JPH118538A - 繰返し信号停止検出回路 - Google Patents

Abstract

(57)【要約】 【課題】 簡単な構成にて、所定周期で繰返し発生され
る信号の発生停止を検出する。 【解決手段】 発振回路３１から発生された信号は、バ
ッファ３２によって矩形波に波形整形される。バッファ
３２からの出力は２分され、一方がディレイ回路３３で
遅延される。排他的論理和ゲート３４は、バッファ３２
からの出力信号とディレイ回路３３で遅延される信号と
の排他的論理和を演算する。排他的論理和ゲート３４の
出力が低レベルのとき、ＮｃｈＭＯＳトランジスタ３５
はオフ状態となってコンデンサ３６は充電され、高レベ
ルのとき、ＮチャネルＦＥＴトランジスタ３５はオン状
態となってコンデンサ３６は放電される。比較回路３８
は、コンデンサ３６の充電電圧を基準電圧と比較し、充
電電圧が基準電圧を越えるとき、繰返し信号の発生停止
信号を導出する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、所定の周期にて繰
返し発生される信号の発生が停止したことを検出する繰
返し信号停止検出回路に関する。

【０００２】

【従来の技術】従来から、時計、カメラ、パーソナルコ
ンピュータ、ＰＤＡ機器などの装置においては、ウォッ
チドッグタイマなどのように、各種回路の動作状態に対
応して周期的に発生される繰返し信号の停止を検出し、
停止検出時に所定の動作を行う回路が一般に用いられ
る。繰返し信号のうち、クロック信号は装置の動作の時
間的な基準となり、装置の精度に重要な影響を及す。繰
返し信号の発生停止を検出する従来技術として、特にク
ロック信号の発振停止検出に関しては、たとえば、特開
平５−１２２０３２や特開平２−２２０５１３に開示さ
れる発振停止検出回路を用いる方法が知られている。

【０００３】図９は、特開平５−１２２０３２公開公報
から図１を引用して示す。この先行技術による発振停止
検出装置では、６段のＤフリップフロップ回路１〜６を
有する。前段のフリップフロップ回路１〜５の出力Ｑ
は、後段のフリップフロップ回路２〜６の入力Ｄに順次
的に入力される。１段目のフリップフロップ回路１の入
力Ｄには、発振停止の検出対象となるクロック信号ＣＬ
Ｋ１が入力される。各フリップフロップ回路１〜６のク
ロック入力ＣＬＯＣＫには、検出対象外のクロック信号
ＣＬＫ２が共通に入力される。各フリップフロップ回路
１〜６の出力Ｑは、論理積を演算する６入力ＡＮＤ回路
７と、否定論理和を演算する６入力ＮＯＲ回路８とに入
力され、それぞれの出力は論理和を計算する２入力ＯＲ
回路９に入力される。

【０００４】クロック信号ＣＬＫ１の発振が停止した場
合、クロック信号ＣＬＫ２の６回目の立上がりでフリッ
プフロップ回路１〜６のすべての出力レベルが高レベル
または低レベルの一方で同一になる。このため、ＡＮＤ
回路７またはＮＯＲ回路８のいずれか一方が高レベルを
出力し、ＯＲ回路９が高レベルを出力する。ＯＲ回路９
の高レベル出力によってクロック信号ＣＬＫ１の発振停
止が検出される。

【０００５】図１０は、特開平２−２２０５１３に掲載
される図１を簡略化して示す。この先行技術による発振
停止検出回路では、発振器１１から発生するクロック信
号がバッファ１２とインバータ１３とに与えられる。そ
れぞれの出力は、１／２に分周するカウンタ１４、１５
および遅延回路１６，１７を介して４つのパルス検出回
路２０に入力される。パルス検出回路２０は、２周期分
のクロック信号の立上がりまたは立ち下がりのパルスエ
ッジをそれぞれ検出する。パルス検出回路２０の出力
は、４つの積分比較回路２１にそれぞれ入力される。発
振器１１の発振が停止すると、いずれか１つの積分比較
回路２１が高レベルを出力する。各積分比較回路２１の
出力は、４入力ＯＲ回路２２に入力されており、ＯＲ回
路２２が高レベルを出力することによって発振停止が検
出される。

【０００６】

【発明が解決しようとする課題】図９に示す発振停止検
出装置では、発振停止の検出対象外の独立したクロック
信号ＣＬＫ２が発振停止する場合が考慮されていない。
クロック信号ＣＬＫ２が発振停止する場合には、検出対
象のクロック信号ＣＬＫ１の発振停止を検出することが
できなくなる。このような検出対象のクロック信号と無
関係のクロック信号を利用する先行技術の構成では、ク
ロック信号が複数種類必要となり、システムのコスト高
になる。加えて、発振停止の検出対象外の独立したクロ
ック信号を利用することのできない装置も多く存在す
る。

【０００７】図１０に示す発振停止検出回路では、独立
したクロック信号は不要となるので、前述の問題は解決
される。しかしながら回路構成上では、４つの積分比較
回路と２つのディレイ回路とを必要とするため、回路規
模が大きくなってしまう。回路規模が大きくなると、発
振停止検出回路を小型化することが困難となり、製造コ
ストも上昇する。

【０００８】本発明の目的は、所定の周期で繰返し発生
される信号の発生停止を、簡単な構成で検出することが
できる繰返し信号停止検出回路を提供することである。

【０００９】

【課題を解決するための手段】本発明は、所定周期で繰
返し発生される信号の発生停止を検出する回路であっ
て、信号の発生に伴うレベル変化を検出する変化検出回
路と、変化検出回路が検出する信号のレベル変化に応答
して、信号レベルが変化する期間は導通状態となり、信
号レベルが変化しない期間は遮断状態となるスイッチン
グ素子と、スイッチング素子の出力側に並列に接続され
るコンデンサと、コンデンサを充電するために、直流電
源とコンデンサの一端との間に接続される抵抗と、コン
デンサの充電電圧を予め設定される基準電圧を越えると
き、繰返し信号の発生停止を表す信号を導出する比較回
路とを含むことを特徴とする繰返し信号停止検出回路で
ある。

【００１０】本発明に従えば、変化検出回路は、繰返し
信号の発生に伴うレベル変化を検出する。スイッチング
素子は、変化検出回路が検出する信号のレベル変化に応
答して、信号レベルが変化する期間は導通状態となり、
信号レベルが変化しない期間は遮断状態となる。スイッ
チング素子の出力側には、コンデンサが並列に接続され
る。コンデンサを充電するために、直流電源とコンデン
サの一端との間には、抵抗が接続される。比較回路は、
コンデンサの充電電圧を予め設定される基準電圧と比較
する。繰返し信号が停止して、信号レベルが変化しなく
なると、スイッチング素子が遮断状態となるので、コン
デンサの充電電圧は上昇する。充電電圧が基準電圧をを
越えるとき、比較回路によって検出され、比較回路は繰
返し信号の発生停止を表す信号を導出する。したがっ
て、簡単な構成でも繰返し信号の発生停止を検出するこ
とができる。発生停止の検出対象の繰返し信号を入力す
れば、検出対象外の繰返し信号を必要としないので、検
出対象外の繰返し信号を発生させる回路を設ける必要が
なく、コストを大幅に削減することができる。また検出
対象外の繰返し信号自体が停止することによる検出不能
という事態を避けることができるので、信頼性を向上さ
せることができる。

【００１１】また本発明で、前記繰返し信号は、発振回
路の出力信号であることを特徴とする。

【００１２】本発明に従えば、繰返し信号は、発振回路
の出力信号であるので、クロック信号など、装置の動作
の時間的基準となるような信号の発生停止を検出するこ
とができる。

【００１３】また本発明で、前記変化検出回路は、繰返
し信号を波形整形して矩形波に変換するバッファと、バ
ッファの出力を遅延させるディレイ回路と、ディレイ回
路の出力およびバッファの出力の排他的論理和を演算す
る排他的論理和ゲートとを含み、前記スイッチング素子
は、ＭＯＳトランジスタであることを特徴とする。

【００１４】本発明に従えば、変化検出回路は、繰返し
信号を波形整形して矩形波に変換するバッファと、バッ
ファの出力を遅延させるディレイ回路と、ディレイ回路
の出力およびバッファの出力の排他的論理和を演算する
排他的論理和ゲートとを含む。スイッチング素子はＭＯ
Ｓトランジスタであるので、導通時と遮断時との抵抗値
の変化を大きくとることができる。繰返し信号の発生の
周期にばらつきがあっても、ある程度のばらつきの範囲
内であれば、繰返し信号の発生停止を検出することがで
きる。

【００１５】また本発明で、前記変化検出回路、前記ス
イッチング素子、および前記比較回路は、半導体集積回
路チップ内に形成され、前記コンデンサおよび抵抗は、
半導体集積回路チップ外に積分回路として形成されるこ
とを特徴とする。

【００１６】本発明に従えば、変化検出回路とスイッチ
ング素子、および比較回路は、半導体集積回路チップ内
に形成される。これに対して、コンデンサおよび抵抗
は、半導体集積回路チップ外に積分回路として形成され
る。したがって、抵抗の抵抗値を大きくし、コンデンサ
の容量値も大きくすれば、積分回路の時定数を大きく設
定することも容易になる。時定数を大きくして、信号の
発生停止検出に至る時間を長くすることによって、大き
な周期の繰返し信号であっても、発生周期とは無関係
に、信号の発生停止を検出することができる。

【００１７】また本発明で、前記繰返し信号は、時計と
しての動作の基準となるクロック信号であることを特徴
とする。

【００１８】本発明に従えば、繰返し信号は、時計とし
ての動作の基準となるクロック信号であるので、たとえ
ば、クロック信号が発生停止して、その後再び信号が発
生するような場合、見かけ上は時計の動作に以上が生じ
ない。比較回路の導出する繰返し信号の発生停止を表す
信号は、少なくとも一時的に時計が止まっていることを
示すフラグなどとして利用することができる。

【００１９】

【発明の実施の形態】図１は、本発明の実施の一形態で
ある繰返し信号停止検出回路の基本的な構成を示す。発
振回路３１から発生する信号は、バッファ３２によって
矩形波に波形整形される。論理回路としてのバッファ３
２は、出力が飽和するまで入力信号の増幅を行うので、
振幅が小さな入力信号でも、増幅して、矩形波に変換す
ることができる。バッファ３２から出力される矩形波は
２つに分岐され、そのうちの一方がディレイ回路３３で
遅延を受ける。２入力の排他的論理和ゲート３４には、
バッファ３２からの出力信号と、ディレイ回路３３で遅
延される信号とが入力される。排他的論理和ゲート３４
からの出力の論理値としてのレベルは、２つの入力信号
のレベルが異なる期間で高レベルになり、レベルが同じ
期間で低レベルになる。

【００２０】ＮチャネルＭＯＳ電界効果トランジスタ
（以下、「ＮｃｈＭＯＳトランジスタ」と略称する）３
５のゲートには、排他的論理和ゲート３４の出力信号が
入力される。ＮｃｈＭＯＳトランジスタ３５のソースは
接地される。たとえば０．１μＦなどの容量値Ｃをとる
コンデンサ３６は、ＮｃｈＭＯＳトランジスタ３５のソ
ース・ドレイン間に並列接続される。抵抗値Ｒの抵抗３
７は、電圧Ｖｃｃの正の直流電源と、ＮｃｈＭＯＳトラ
ンジスタ３５のドレインおよびコンデンサ３６の接続点
との間に接続される。比較回路３８は、コンデンサ３６
の充電電圧を予め設定される基準電圧と比較する。コン
デンサ３６の充電電圧が基準電圧を越えるとき、比較回
路３８は繰返し信号の発生が停止したことを表す信号を
導出する。

【００２１】図２は、図１の実施形態のＮｃｈＭＯＳト
ランジスタ３５が遮断されているオフの状態のときの等
価回路を示す。排他的論理和ゲート３４が低レベルを出
力するとき、ＮｃｈＭＯＳトランジスタ３５はオフの状
態となる。この状態において、ＮｃｈＭＯＳトランジス
タ３５のソース・ドレイン間の抵抗は充分に大きくな
り、たとえば数１００ＭΩとなって、開放状態と等価で
あるとみなすことができる。このとき、コンデンサ３６
は直流電源の電圧Ｖｃｃによって、抵抗３７を介して充
電される。

【００２２】図３は、図１の実施形態のＮｃｈＭＯＳト
ランジスタ３５がオンの状態のときの等価回路を示す。
排他的論理和ゲート３４が高レベルを出力するとき、Ｎ
ｃｈＭＯＳトランジスタ３５はオンの状態となる。この
状態において、ＮｃｈＭＯＳトランジスタ３５のソース
・ドレイン間の抵抗値ｒは、たとえば数１０Ω〜数１０
０Ωとなって、抵抗３７の抵抗値Ｒを数ＭΩ〜数１０Ｍ
Ωとすれば、抵抗値Ｒと比較して充分に小さくなる。こ
のとき、コンデンサ３６はＮｃｈＭＯＳトランジスタ３
５のソース・ドレイン間を通じて放電される。

【００２３】図４は、繰返し信号が正常に発生するとき
の、図１〜３中のａ点、ｂ点、ｃ点、およびｄ点と、比
較回路３８の出力ＯＵＴとについてのタイミングチャー
トを示す。発振回路３１から発生する信号は、バッファ
３２において波形整形されて、ａ点のタイミングチャー
トに示すような矩形波となる。バッファ３２からの出力
は２つに分岐され、そのうちの一方はディレイ回路３３
で遅延されて、ｂ点のタイミングチャートに示すような
波形となる。遅延の程度は、信号の繰返し周期に比較し
て小さくするすることができる。排他的論理和ゲート３
４には、ａ点のタイミングチャートに示すような信号
と、ｂ点のタイミングチャートに示すような信号が入力
される。排他的論理和ゲート３４では、２つの入力信号
のレベルが異なる期間で高レベルを出力し、レベルが同
じ期間で低レベルを出力する。レベルが同じ期間は、元
のａ点の波形の立上がりおよび立ち下がりのエッジの時
点に対応する。その結果、排他的論理和ゲート３４の出
力は、ｃ点のタイミングチャートに示すようなスパイク
波形となり、元の信号の論理レベルが変化するエッジを
検出することになる。

【００２４】ＮｃｈＭＯＳトランジスタ３５は、ｃ点の
タイミングチャートに示すようなスパイク波形の信号を
ゲート電圧として利用する。ゲート電圧が低レベルであ
るとき、ＮｃｈＭＯＳトランジスタ３５はオフの状態と
なり、その遮断状態の抵抗値は抵抗値Ｒよりもかなり大
きい。したがって、図４において、コンデンサ３６の充
電電圧を表すｄ点のタイミングチャートの期間Ｔ１に示
されるように、コンデンサ３６は時定数ＣＲで充電され
るとみなせる。ゲート電圧が高レベルであるとき、Ｎｃ
ｈＭＯＳトランジスタ３５はオンの状態となり、導通状
態の抵抗値ｒはｒ＜＜Ｒである。したがって、ｄ点のタ
イミングチャートの期間Ｔ２に示されるように、コンデ
ンサ３６は時定数Ｃｒで放電される。ここで、期間Ｔ１
に関連する時定数ＣＲは、期間Ｔ２に関連する時定数Ｃ
ｒに比較して充分に大きくなっている。コンデンサ３６
に期間Ｔ１で充電された電荷を、期間Ｔ２で充分に放電
することができるように、回路定数やディレイ回路３３
の遅延時間などを設定しておく。

【００２５】コンデンサ３６が最大限に充電されるとき
のｄ点の電圧をＶＦとし、発振回路３１が正常に信号を
発生するときのコンデンサ３６の最大電荷量に基づくｄ
点の最大電圧をＶ０とすると、正常発生時にｄ点の電圧
Ｖの範囲は、０＜Ｖ＜Ｖ０＜ＶＦである。比較回路３８
の基準電圧ＶＲは、０＜Ｖ０＜ＶＲ＜ＶＦを満たすよう
に設定される。比較回路３８は、比較対象電圧が基準電
圧ＶＲより小さい値であれば低レベルの信号を出力し、
比較対象電圧が基準電圧ＶＲ以上の場合には高レベルの
信号を出力する。信号が発振回路３１から正常に発生す
る場合には、常に０＜Ｖ０＜ＶＲ＜ＶＦが成立するの
で、比較回路３８は、図４の出力ＯＵＴのタイミングチ
ャートに示すように、低レベルＬｏｗの信号を出力す
る。発振回路３１からの信号の発生が停止すると、図１
のａ点は、バッファ３２を介しているために高レベルま
たは低レベルのいずれかのレベルで固定される。

【００２６】図５は、バッファ３２の出力が高レベルで
固定される場合に、図１中のａ点、ｂ点、ｃ点、および
ｄ点と、比較回路３８の出力ＯＵＴとについてのタイミ
ングチャートを示す。ａ点が高レベルで固定されると、
Ｔ２時間遅れてｂ点も高レベルで固定される。その結
果、排他的論理和ゲート３４には２つの高レベルの信号
が入力され、ｃ点のタイミングチャートに示すように、
排他的論理和ゲート３４は常に低レベルを出力する。Ｎ
ｃｈＭＯＳトランジスタ３５は常にオフの状態となり、
ｄ点のタイミングチャートに示されるように、バッファ
３２の最後の出力レベル変化からディレイ回路３３の遅
延時間Ｔ２だけ遅れて、コンデンサ３６の連続的な充電
が開始される。充電開始から、ｄ点の電圧Ｖが比較回路
３８の基準電圧ＶＲ以上となる時間（以降、「停止検出
時間」と称する）ｔを経過すると、比較回路３８は高レ
ベルの信号ＯＵＴを出力する。

【００２７】図６は、バッファ３２の出力が低レベルで
固定される場合に、図１中のａ点、ｂ点、ｃ点、および
ｄ点と、比較回路３８の出力ＯＵＴとについてのタイミ
ングチャートを示す。ａ点が低レベルで固定されると、
ｂ点もＴ２時間遅れて低レベルで固定される。その結
果、排他的論理和ゲート３４には２つの低レベルの信号
が入力され、ｃ点のタイミングチャートに示すように、
排他的論理和ゲート３４は常に低レベルを出力する。Ｎ
ｃｈＭＯＳトランジスタ３５は常にオフの状態となり、
コンデンサ３６の連続的な充電が開始される。充電開始
から停止検出時間ｔを経過すると、ｄ点の電圧Ｖが比較
回路３８の基準電圧ＶＲ以上となり、比較回路３８は高
レベルの信号を出力する。

【００２８】図１の実施形態において、先行する信号の
発生から、図５および図６に示される停止検出時間ｔよ
り短い期間内に後続の信号が発生する場合には、コンデ
ンサ３６の充電電圧は比較回路３８の基準電圧ＶＲを越
えることがない。このため図１の実施形態では、積分回
路信号の停止検出時間ｔを適切に設定することによっ
て、発生の時間間隔が一定でない繰返し信号においても
発生停止検出を行うことができる。

【００２９】図７は、図１の実施形態をＭＯＳ−ＬＳＩ
によって実現する場合の回路例を示す。発振回路３１
は、ＬＳＩ４１に外付けされる帰還抵抗４２と、コンデ
ンサ４３と、水晶振動子などの振動子４４と、ＬＳＩ４
１内部のインバータによって構成される反転増幅器４５
とで構成される。このような発振回路は、一般的に知ら
れている構成である。発振回路３１は、時計用のクロッ
ク信号を発生すると想定する。振動子４４の共振周波数
は、たとえば３２ｋＨｚ程度となる。

【００３０】ＬＳＩ４１内部にディレイ回路３３を構成
する方法としては、本実施形態における遅延時間は数ｎ
〜数１０ｎ（ナノ）秒でよいので、インバータの入出力
間の遅延を利用して、インバータを偶数段直列に接続す
る方法を用いる。この方法は最も簡単で、回路規模を小
さくすることができる。このディレイ回路３３はインバ
ータ４６とインバータ４７とで構成されている。

【００３１】ＬＳＩ４１内部において比較回路３８を簡
単に構成する方法としては、図８に示すような入出力特
性を有するインバータを前段とし、位相合わせ用の奇数
段のインバータ群を後段として、偶数段のインバータ群
によって実現する方法を用いる。比較回路３８は、図８
に示ような入出力特性を有するインバータ４８と位相合
わせ用のインバータ４９とによって構成し、閾値ＶＲを
基準電圧とする。

【００３２】コンデンサ３６と抵抗３７とによって形成
される積分回路は、ＬＳＩ４１に外付けされており、Ｌ
ＳＩ４１内部に実現する場合に比べて、時定数を大きく
することができる。たとえば、時計などの機能では一般
に約３１μｓの発振周期であるので、積分回路の時定数
は比較的大きくなる。図９に示す先行技術では、大きな
時定数の積分比較回路２１を４つ用いる必要があるの
で、回路が大型化し、製造コストも上昇してしまう。本
実施形態では、積分回路が１つでよいので、回路の小型
化や低コスト化を図ることができる。積分回路の時定数
を、クロック信号の周期に合わせて設定し、１回でも発
振停止があれば検出し、たとえばＬＳＩ４１の内部のメ
モリやレジスタなどにフラグとして記憶しておけば、発
振回路３１の異常を容易に確認することができる。一旦
発振停止を検出しても、発振が再開されればコンデンサ
３６は放電され、停止検出機能も再開することができ
る。

【００３３】なお、時計の用途で、数回の発振停止があ
っても、再び正常に発振すれば、この発振停止は機能上
問題とならない場合もある。このような場合、図７に示
すような構成の繰返し信号停止検出回路は、時定数を大
きく設定し、図５および図６に示される繰返し信号の発
生の停止検出時間ｔを長くすることによって、短い期間
の信号の発生停止では停止を検出しないようにすること
もできる。すなわち、時定数を大きく選ぶようにすれ
ば、広い範囲の繰返し信号の発生周期に対して、信号の
発生停止を検出することができる。

【００３４】時計などの動作の基準であるクロック信号
は、たとえば分単位以上の長い信号発生停止の後、再び
正常に信号が発生する場合でも、動作からは時計が止ま
っていたかどうかが判別できない。このような場合にお
いて、比較回路３８の出力信号は、過去に時計が止まっ
ている可能性のあることを示すフラグに用いることがで
きる。

【００３５】以上の説明で繰返し信号は発振回路から発
生されているけれども、コンピュータのプログラムに従
う一連の動作から所定の周期にて発生される信号などで
あっても同様に停止を検出することができる。したがっ
て、本発明を、ウォッチドッグタイマなどにも適用する
ことができる。

【００３６】また以上の説明でスイッチング素子のＭＯ
ＳトランジスタはＮチャネルであるけれども、回路構成
を変更してＰチャネルでも実現することができる。ま
た、ＭＯＳトランジスタばかりではなく、バイポーラト
ランジスタや、サイリスタなど、他のスイッチング素子
でも同様に使用することができる。

【００３７】

【発明の効果】以上のように本発明によれば、スイッチ
ング素子は、変化検出回路が検出する繰返し信号の発生
に伴うレベル変化に応答して、レベルが変化する期間は
導通状態となり、レベルが変化しない期間は遮断状態と
なる。スイッチング素子の出力側には、並列に接続され
るコンデンサと、コンデンサを充電する抵抗とが設けら
れる。比較回路は、コンデンサの充電電圧が予め設定さ
れる基準電圧を越えるとき、繰返し信号の発生停止を表
す信号を導出するので、簡単な構成で繰返し信号を検出
することができる。繰返し信号として、発生停止の検出
対象の信号のみを入力すればよく、検出対象外の繰返し
信号を必要としないため、コストを大幅に削減すること
ができる。検出対象外の繰返し信号を用いると、その信
号自体が停止する恐れがあるけれども、そのような信号
を用いる必要はないので検出の信頼性を向上させること
ができる。

【００３８】また本発明によれば、繰返し信号は、発振
回路の出力信号であるので、一定周期で発生されるクロ
ック信号などの発生停止を、確実に検出することができ
る。

【００３９】また本発明によれば、変化検出回路は、繰
返し信号を矩形波に変換するバッファと、バッファの出
力を遅延させるディレイ回路と、ディレイ回路の出力お
よびバッファの出力の排他的論理和を演算する排他的論
理和ゲートとを含み、簡単に構成することができるむ。
スイッチング素子はＭＯＳトランジスタであるので、導
通状態と遮断状態とで大きな抵抗値の変化を生じさせる
ことができ、検出回路からの論理的出力で容易に駆動す
ることができる。

【００４０】また本発明によれば、変化検出回路とスイ
ッチング素子、および比較回路は、半導体集積回路チッ
プ内に形成されるので、小型に実装することができる。
コンデンサおよび抵抗から構成される積分回路は、半導
体集積回路チップ外に接続されるので、容易に時定数を
大きくすることができる。また時定数を調整して、信号
の発生停止検出時間の調整も容易に行うことができる。

【００４１】また本発明によれば、繰返し信号は、時計
としての動作の基準となるクロック信号であるので、た
とえば、クロック信号が発生停止して、その後再び信号
が発生するような場合に、比較回路の導出する信号を、
過去に時計が止まっている可能性のあることを示すフラ
グとして利用することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態である繰返し信号停止検
出回路の基本的な構成を示すブロック図である。

【図２】図１の実施形態のＮｃｈＭＯＳトランジスタ３
５がオフの状態のときの等価回路を示すブロック図であ
る。

【図３】図１の実施形態のＮｃｈＭＯＳトランジスタ３
５がオンの状態のときの等価回路を示すブロック図であ
る。

【図４】図１の実施形態において、繰返し信号が正常に
発生しているときのタイミングチャートである。

【図５】図１の実施形態において、バッファ３２の出力
が高レベルで固定される場合のタイミングチャートであ
る。

【図６】図１の実施形態において、バッファ３２の出力
が低レベルで固定される場合のタイミングチャートであ
る。

【図７】図１の実施形態をＭＯＳ−ＬＳＩで実現する場
合の回路構成を示す等価的な電気回路図である。

【図８】図７のインバータ４８の入出力特性を示すグラ
フである。

【図９】ある先行技術の論理的構成を示すブロック図で
ある。

【図１０】他の先行技術の論理的構成を示すブロック図
である。

【符号の説明】

３１ 発振回路 ３２ バッファ ３３ ディレイ回路 ３４ 排他的論理和ゲート ３５ ＮｃｈＭＯＳトランジスタ ３６ コンデンサ ３７ 抵抗 ３８ 比較回路 ４１ ＬＳＩ

Claims (5)

【特許請求の範囲】
1. 【請求項１】 所定周期で繰返し発生される信号の発生
   停止を検出する回路であって、 信号の発生に伴うレベル変化を検出する変化検出回路
   と、 変化検出回路が検出する信号のレベル変化に応答して、
   信号レベルが変化する期間は導通状態となり、信号レベ
   ルが変化しない期間は遮断状態となるスイッチング素子
   と、 スイッチング素子の出力側に並列に接続されるコンデン
   サと、 コンデンサを充電するために、直流電源とコンデンサの
   一端との間に接続される抵抗と、 コンデンサの充電電圧を予め設定される基準電圧を越え
   るとき、繰返し信号の発生停止を表す信号を導出する比
   較回路とを含むことを特徴とする繰返し信号停止検出回
   路。
2. 【請求項２】 前記繰返し信号は、発振回路の出力信号
   であることを特徴とする請求項１記載の繰返し信号停止
   検出回路。
3. 【請求項３】 前記変化検出回路は、 繰返し信号を波形整形して矩形波に変換するバッファ
   と、 バッファの出力を遅延させるディレイ回路と、 ディレイ回路の出力およびバッファの出力の排他的論理
   和を演算する排他的論理和ゲートとを含み、 前記スイッチング素子は、ＭＯＳトランジスタであるこ
   とを特徴とする請求項１または２記載の繰返し信号停止
   検出回路。
4. 【請求項４】 前記変化検出回路、前記スイッチング素
   子、および前記比較回路は、半導体集積回路チップ内に
   形成され、 前記コンデンサおよび抵抗は、半導体集積回路チップ外
   に積分回路として形成されることを特徴とする請求項１
   〜３のいずれかに記載の繰返し信号停止検出回路。
5. 【請求項５】 前記繰返し信号は、時計としての動作の
   基準となるクロック信号であることを特徴とする請求項
   １〜４のいずれかに記載の繰返し信号停止検出回路。