JPH118538A - 繰返し信号停止検出回路 - Google Patents
繰返し信号停止検出回路Info
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- JPH118538A JPH118538A JP16025397A JP16025397A JPH118538A JP H118538 A JPH118538 A JP H118538A JP 16025397 A JP16025397 A JP 16025397A JP 16025397 A JP16025397 A JP 16025397A JP H118538 A JPH118538 A JP H118538A
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Abstract
(57)【要約】
【課題】 簡単な構成にて、所定周期で繰返し発生され
る信号の発生停止を検出する。 【解決手段】 発振回路31から発生された信号は、バ
ッファ32によって矩形波に波形整形される。バッファ
32からの出力は2分され、一方がディレイ回路33で
遅延される。排他的論理和ゲート34は、バッファ32
からの出力信号とディレイ回路33で遅延される信号と
の排他的論理和を演算する。排他的論理和ゲート34の
出力が低レベルのとき、NchMOSトランジスタ35
はオフ状態となってコンデンサ36は充電され、高レベ
ルのとき、NチャネルFETトランジスタ35はオン状
態となってコンデンサ36は放電される。比較回路38
は、コンデンサ36の充電電圧を基準電圧と比較し、充
電電圧が基準電圧を越えるとき、繰返し信号の発生停止
信号を導出する。
る信号の発生停止を検出する。 【解決手段】 発振回路31から発生された信号は、バ
ッファ32によって矩形波に波形整形される。バッファ
32からの出力は2分され、一方がディレイ回路33で
遅延される。排他的論理和ゲート34は、バッファ32
からの出力信号とディレイ回路33で遅延される信号と
の排他的論理和を演算する。排他的論理和ゲート34の
出力が低レベルのとき、NchMOSトランジスタ35
はオフ状態となってコンデンサ36は充電され、高レベ
ルのとき、NチャネルFETトランジスタ35はオン状
態となってコンデンサ36は放電される。比較回路38
は、コンデンサ36の充電電圧を基準電圧と比較し、充
電電圧が基準電圧を越えるとき、繰返し信号の発生停止
信号を導出する。
Description
【0001】
【発明の属する技術分野】本発明は、所定の周期にて繰
返し発生される信号の発生が停止したことを検出する繰
返し信号停止検出回路に関する。
返し発生される信号の発生が停止したことを検出する繰
返し信号停止検出回路に関する。
【0002】
【従来の技術】従来から、時計、カメラ、パーソナルコ
ンピュータ、PDA機器などの装置においては、ウォッ
チドッグタイマなどのように、各種回路の動作状態に対
応して周期的に発生される繰返し信号の停止を検出し、
停止検出時に所定の動作を行う回路が一般に用いられ
る。繰返し信号のうち、クロック信号は装置の動作の時
間的な基準となり、装置の精度に重要な影響を及す。繰
返し信号の発生停止を検出する従来技術として、特にク
ロック信号の発振停止検出に関しては、たとえば、特開
平5−122032や特開平2−220513に開示さ
れる発振停止検出回路を用いる方法が知られている。
ンピュータ、PDA機器などの装置においては、ウォッ
チドッグタイマなどのように、各種回路の動作状態に対
応して周期的に発生される繰返し信号の停止を検出し、
停止検出時に所定の動作を行う回路が一般に用いられ
る。繰返し信号のうち、クロック信号は装置の動作の時
間的な基準となり、装置の精度に重要な影響を及す。繰
返し信号の発生停止を検出する従来技術として、特にク
ロック信号の発振停止検出に関しては、たとえば、特開
平5−122032や特開平2−220513に開示さ
れる発振停止検出回路を用いる方法が知られている。
【0003】図9は、特開平5−122032公開公報
から図1を引用して示す。この先行技術による発振停止
検出装置では、6段のDフリップフロップ回路1〜6を
有する。前段のフリップフロップ回路1〜5の出力Q
は、後段のフリップフロップ回路2〜6の入力Dに順次
的に入力される。1段目のフリップフロップ回路1の入
力Dには、発振停止の検出対象となるクロック信号CL
K1が入力される。各フリップフロップ回路1〜6のク
ロック入力CLOCKには、検出対象外のクロック信号
CLK2が共通に入力される。各フリップフロップ回路
1〜6の出力Qは、論理積を演算する6入力AND回路
7と、否定論理和を演算する6入力NOR回路8とに入
力され、それぞれの出力は論理和を計算する2入力OR
回路9に入力される。
から図1を引用して示す。この先行技術による発振停止
検出装置では、6段のDフリップフロップ回路1〜6を
有する。前段のフリップフロップ回路1〜5の出力Q
は、後段のフリップフロップ回路2〜6の入力Dに順次
的に入力される。1段目のフリップフロップ回路1の入
力Dには、発振停止の検出対象となるクロック信号CL
K1が入力される。各フリップフロップ回路1〜6のク
ロック入力CLOCKには、検出対象外のクロック信号
CLK2が共通に入力される。各フリップフロップ回路
1〜6の出力Qは、論理積を演算する6入力AND回路
7と、否定論理和を演算する6入力NOR回路8とに入
力され、それぞれの出力は論理和を計算する2入力OR
回路9に入力される。
【0004】クロック信号CLK1の発振が停止した場
合、クロック信号CLK2の6回目の立上がりでフリッ
プフロップ回路1〜6のすべての出力レベルが高レベル
または低レベルの一方で同一になる。このため、AND
回路7またはNOR回路8のいずれか一方が高レベルを
出力し、OR回路9が高レベルを出力する。OR回路9
の高レベル出力によってクロック信号CLK1の発振停
止が検出される。
合、クロック信号CLK2の6回目の立上がりでフリッ
プフロップ回路1〜6のすべての出力レベルが高レベル
または低レベルの一方で同一になる。このため、AND
回路7またはNOR回路8のいずれか一方が高レベルを
出力し、OR回路9が高レベルを出力する。OR回路9
の高レベル出力によってクロック信号CLK1の発振停
止が検出される。
【0005】図10は、特開平2−220513に掲載
される図1を簡略化して示す。この先行技術による発振
停止検出回路では、発振器11から発生するクロック信
号がバッファ12とインバータ13とに与えられる。そ
れぞれの出力は、1/2に分周するカウンタ14、15
および遅延回路16,17を介して4つのパルス検出回
路20に入力される。パルス検出回路20は、2周期分
のクロック信号の立上がりまたは立ち下がりのパルスエ
ッジをそれぞれ検出する。パルス検出回路20の出力
は、4つの積分比較回路21にそれぞれ入力される。発
振器11の発振が停止すると、いずれか1つの積分比較
回路21が高レベルを出力する。各積分比較回路21の
出力は、4入力OR回路22に入力されており、OR回
路22が高レベルを出力することによって発振停止が検
出される。
される図1を簡略化して示す。この先行技術による発振
停止検出回路では、発振器11から発生するクロック信
号がバッファ12とインバータ13とに与えられる。そ
れぞれの出力は、1/2に分周するカウンタ14、15
および遅延回路16,17を介して4つのパルス検出回
路20に入力される。パルス検出回路20は、2周期分
のクロック信号の立上がりまたは立ち下がりのパルスエ
ッジをそれぞれ検出する。パルス検出回路20の出力
は、4つの積分比較回路21にそれぞれ入力される。発
振器11の発振が停止すると、いずれか1つの積分比較
回路21が高レベルを出力する。各積分比較回路21の
出力は、4入力OR回路22に入力されており、OR回
路22が高レベルを出力することによって発振停止が検
出される。
【0006】
【発明が解決しようとする課題】図9に示す発振停止検
出装置では、発振停止の検出対象外の独立したクロック
信号CLK2が発振停止する場合が考慮されていない。
クロック信号CLK2が発振停止する場合には、検出対
象のクロック信号CLK1の発振停止を検出することが
できなくなる。このような検出対象のクロック信号と無
関係のクロック信号を利用する先行技術の構成では、ク
ロック信号が複数種類必要となり、システムのコスト高
になる。加えて、発振停止の検出対象外の独立したクロ
ック信号を利用することのできない装置も多く存在す
る。
出装置では、発振停止の検出対象外の独立したクロック
信号CLK2が発振停止する場合が考慮されていない。
クロック信号CLK2が発振停止する場合には、検出対
象のクロック信号CLK1の発振停止を検出することが
できなくなる。このような検出対象のクロック信号と無
関係のクロック信号を利用する先行技術の構成では、ク
ロック信号が複数種類必要となり、システムのコスト高
になる。加えて、発振停止の検出対象外の独立したクロ
ック信号を利用することのできない装置も多く存在す
る。
【0007】図10に示す発振停止検出回路では、独立
したクロック信号は不要となるので、前述の問題は解決
される。しかしながら回路構成上では、4つの積分比較
回路と2つのディレイ回路とを必要とするため、回路規
模が大きくなってしまう。回路規模が大きくなると、発
振停止検出回路を小型化することが困難となり、製造コ
ストも上昇する。
したクロック信号は不要となるので、前述の問題は解決
される。しかしながら回路構成上では、4つの積分比較
回路と2つのディレイ回路とを必要とするため、回路規
模が大きくなってしまう。回路規模が大きくなると、発
振停止検出回路を小型化することが困難となり、製造コ
ストも上昇する。
【0008】本発明の目的は、所定の周期で繰返し発生
される信号の発生停止を、簡単な構成で検出することが
できる繰返し信号停止検出回路を提供することである。
される信号の発生停止を、簡単な構成で検出することが
できる繰返し信号停止検出回路を提供することである。
【0009】
【課題を解決するための手段】本発明は、所定周期で繰
返し発生される信号の発生停止を検出する回路であっ
て、信号の発生に伴うレベル変化を検出する変化検出回
路と、変化検出回路が検出する信号のレベル変化に応答
して、信号レベルが変化する期間は導通状態となり、信
号レベルが変化しない期間は遮断状態となるスイッチン
グ素子と、スイッチング素子の出力側に並列に接続され
るコンデンサと、コンデンサを充電するために、直流電
源とコンデンサの一端との間に接続される抵抗と、コン
デンサの充電電圧を予め設定される基準電圧を越えると
き、繰返し信号の発生停止を表す信号を導出する比較回
路とを含むことを特徴とする繰返し信号停止検出回路で
ある。
返し発生される信号の発生停止を検出する回路であっ
て、信号の発生に伴うレベル変化を検出する変化検出回
路と、変化検出回路が検出する信号のレベル変化に応答
して、信号レベルが変化する期間は導通状態となり、信
号レベルが変化しない期間は遮断状態となるスイッチン
グ素子と、スイッチング素子の出力側に並列に接続され
るコンデンサと、コンデンサを充電するために、直流電
源とコンデンサの一端との間に接続される抵抗と、コン
デンサの充電電圧を予め設定される基準電圧を越えると
き、繰返し信号の発生停止を表す信号を導出する比較回
路とを含むことを特徴とする繰返し信号停止検出回路で
ある。
【0010】本発明に従えば、変化検出回路は、繰返し
信号の発生に伴うレベル変化を検出する。スイッチング
素子は、変化検出回路が検出する信号のレベル変化に応
答して、信号レベルが変化する期間は導通状態となり、
信号レベルが変化しない期間は遮断状態となる。スイッ
チング素子の出力側には、コンデンサが並列に接続され
る。コンデンサを充電するために、直流電源とコンデン
サの一端との間には、抵抗が接続される。比較回路は、
コンデンサの充電電圧を予め設定される基準電圧と比較
する。繰返し信号が停止して、信号レベルが変化しなく
なると、スイッチング素子が遮断状態となるので、コン
デンサの充電電圧は上昇する。充電電圧が基準電圧をを
越えるとき、比較回路によって検出され、比較回路は繰
返し信号の発生停止を表す信号を導出する。したがっ
て、簡単な構成でも繰返し信号の発生停止を検出するこ
とができる。発生停止の検出対象の繰返し信号を入力す
れば、検出対象外の繰返し信号を必要としないので、検
出対象外の繰返し信号を発生させる回路を設ける必要が
なく、コストを大幅に削減することができる。また検出
対象外の繰返し信号自体が停止することによる検出不能
という事態を避けることができるので、信頼性を向上さ
せることができる。
信号の発生に伴うレベル変化を検出する。スイッチング
素子は、変化検出回路が検出する信号のレベル変化に応
答して、信号レベルが変化する期間は導通状態となり、
信号レベルが変化しない期間は遮断状態となる。スイッ
チング素子の出力側には、コンデンサが並列に接続され
る。コンデンサを充電するために、直流電源とコンデン
サの一端との間には、抵抗が接続される。比較回路は、
コンデンサの充電電圧を予め設定される基準電圧と比較
する。繰返し信号が停止して、信号レベルが変化しなく
なると、スイッチング素子が遮断状態となるので、コン
デンサの充電電圧は上昇する。充電電圧が基準電圧をを
越えるとき、比較回路によって検出され、比較回路は繰
返し信号の発生停止を表す信号を導出する。したがっ
て、簡単な構成でも繰返し信号の発生停止を検出するこ
とができる。発生停止の検出対象の繰返し信号を入力す
れば、検出対象外の繰返し信号を必要としないので、検
出対象外の繰返し信号を発生させる回路を設ける必要が
なく、コストを大幅に削減することができる。また検出
対象外の繰返し信号自体が停止することによる検出不能
という事態を避けることができるので、信頼性を向上さ
せることができる。
【0011】また本発明で、前記繰返し信号は、発振回
路の出力信号であることを特徴とする。
路の出力信号であることを特徴とする。
【0012】本発明に従えば、繰返し信号は、発振回路
の出力信号であるので、クロック信号など、装置の動作
の時間的基準となるような信号の発生停止を検出するこ
とができる。
の出力信号であるので、クロック信号など、装置の動作
の時間的基準となるような信号の発生停止を検出するこ
とができる。
【0013】また本発明で、前記変化検出回路は、繰返
し信号を波形整形して矩形波に変換するバッファと、バ
ッファの出力を遅延させるディレイ回路と、ディレイ回
路の出力およびバッファの出力の排他的論理和を演算す
る排他的論理和ゲートとを含み、前記スイッチング素子
は、MOSトランジスタであることを特徴とする。
し信号を波形整形して矩形波に変換するバッファと、バ
ッファの出力を遅延させるディレイ回路と、ディレイ回
路の出力およびバッファの出力の排他的論理和を演算す
る排他的論理和ゲートとを含み、前記スイッチング素子
は、MOSトランジスタであることを特徴とする。
【0014】本発明に従えば、変化検出回路は、繰返し
信号を波形整形して矩形波に変換するバッファと、バッ
ファの出力を遅延させるディレイ回路と、ディレイ回路
の出力およびバッファの出力の排他的論理和を演算する
排他的論理和ゲートとを含む。スイッチング素子はMO
Sトランジスタであるので、導通時と遮断時との抵抗値
の変化を大きくとることができる。繰返し信号の発生の
周期にばらつきがあっても、ある程度のばらつきの範囲
内であれば、繰返し信号の発生停止を検出することがで
きる。
信号を波形整形して矩形波に変換するバッファと、バッ
ファの出力を遅延させるディレイ回路と、ディレイ回路
の出力およびバッファの出力の排他的論理和を演算する
排他的論理和ゲートとを含む。スイッチング素子はMO
Sトランジスタであるので、導通時と遮断時との抵抗値
の変化を大きくとることができる。繰返し信号の発生の
周期にばらつきがあっても、ある程度のばらつきの範囲
内であれば、繰返し信号の発生停止を検出することがで
きる。
【0015】また本発明で、前記変化検出回路、前記ス
イッチング素子、および前記比較回路は、半導体集積回
路チップ内に形成され、前記コンデンサおよび抵抗は、
半導体集積回路チップ外に積分回路として形成されるこ
とを特徴とする。
イッチング素子、および前記比較回路は、半導体集積回
路チップ内に形成され、前記コンデンサおよび抵抗は、
半導体集積回路チップ外に積分回路として形成されるこ
とを特徴とする。
【0016】本発明に従えば、変化検出回路とスイッチ
ング素子、および比較回路は、半導体集積回路チップ内
に形成される。これに対して、コンデンサおよび抵抗
は、半導体集積回路チップ外に積分回路として形成され
る。したがって、抵抗の抵抗値を大きくし、コンデンサ
の容量値も大きくすれば、積分回路の時定数を大きく設
定することも容易になる。時定数を大きくして、信号の
発生停止検出に至る時間を長くすることによって、大き
な周期の繰返し信号であっても、発生周期とは無関係
に、信号の発生停止を検出することができる。
ング素子、および比較回路は、半導体集積回路チップ内
に形成される。これに対して、コンデンサおよび抵抗
は、半導体集積回路チップ外に積分回路として形成され
る。したがって、抵抗の抵抗値を大きくし、コンデンサ
の容量値も大きくすれば、積分回路の時定数を大きく設
定することも容易になる。時定数を大きくして、信号の
発生停止検出に至る時間を長くすることによって、大き
な周期の繰返し信号であっても、発生周期とは無関係
に、信号の発生停止を検出することができる。
【0017】また本発明で、前記繰返し信号は、時計と
しての動作の基準となるクロック信号であることを特徴
とする。
しての動作の基準となるクロック信号であることを特徴
とする。
【0018】本発明に従えば、繰返し信号は、時計とし
ての動作の基準となるクロック信号であるので、たとえ
ば、クロック信号が発生停止して、その後再び信号が発
生するような場合、見かけ上は時計の動作に以上が生じ
ない。比較回路の導出する繰返し信号の発生停止を表す
信号は、少なくとも一時的に時計が止まっていることを
示すフラグなどとして利用することができる。
ての動作の基準となるクロック信号であるので、たとえ
ば、クロック信号が発生停止して、その後再び信号が発
生するような場合、見かけ上は時計の動作に以上が生じ
ない。比較回路の導出する繰返し信号の発生停止を表す
信号は、少なくとも一時的に時計が止まっていることを
示すフラグなどとして利用することができる。
【0019】
【発明の実施の形態】図1は、本発明の実施の一形態で
ある繰返し信号停止検出回路の基本的な構成を示す。発
振回路31から発生する信号は、バッファ32によって
矩形波に波形整形される。論理回路としてのバッファ3
2は、出力が飽和するまで入力信号の増幅を行うので、
振幅が小さな入力信号でも、増幅して、矩形波に変換す
ることができる。バッファ32から出力される矩形波は
2つに分岐され、そのうちの一方がディレイ回路33で
遅延を受ける。2入力の排他的論理和ゲート34には、
バッファ32からの出力信号と、ディレイ回路33で遅
延される信号とが入力される。排他的論理和ゲート34
からの出力の論理値としてのレベルは、2つの入力信号
のレベルが異なる期間で高レベルになり、レベルが同じ
期間で低レベルになる。
ある繰返し信号停止検出回路の基本的な構成を示す。発
振回路31から発生する信号は、バッファ32によって
矩形波に波形整形される。論理回路としてのバッファ3
2は、出力が飽和するまで入力信号の増幅を行うので、
振幅が小さな入力信号でも、増幅して、矩形波に変換す
ることができる。バッファ32から出力される矩形波は
2つに分岐され、そのうちの一方がディレイ回路33で
遅延を受ける。2入力の排他的論理和ゲート34には、
バッファ32からの出力信号と、ディレイ回路33で遅
延される信号とが入力される。排他的論理和ゲート34
からの出力の論理値としてのレベルは、2つの入力信号
のレベルが異なる期間で高レベルになり、レベルが同じ
期間で低レベルになる。
【0020】NチャネルMOS電界効果トランジスタ
(以下、「NchMOSトランジスタ」と略称する)3
5のゲートには、排他的論理和ゲート34の出力信号が
入力される。NchMOSトランジスタ35のソースは
接地される。たとえば0.1μFなどの容量値Cをとる
コンデンサ36は、NchMOSトランジスタ35のソ
ース・ドレイン間に並列接続される。抵抗値Rの抵抗3
7は、電圧Vccの正の直流電源と、NchMOSトラ
ンジスタ35のドレインおよびコンデンサ36の接続点
との間に接続される。比較回路38は、コンデンサ36
の充電電圧を予め設定される基準電圧と比較する。コン
デンサ36の充電電圧が基準電圧を越えるとき、比較回
路38は繰返し信号の発生が停止したことを表す信号を
導出する。
(以下、「NchMOSトランジスタ」と略称する)3
5のゲートには、排他的論理和ゲート34の出力信号が
入力される。NchMOSトランジスタ35のソースは
接地される。たとえば0.1μFなどの容量値Cをとる
コンデンサ36は、NchMOSトランジスタ35のソ
ース・ドレイン間に並列接続される。抵抗値Rの抵抗3
7は、電圧Vccの正の直流電源と、NchMOSトラ
ンジスタ35のドレインおよびコンデンサ36の接続点
との間に接続される。比較回路38は、コンデンサ36
の充電電圧を予め設定される基準電圧と比較する。コン
デンサ36の充電電圧が基準電圧を越えるとき、比較回
路38は繰返し信号の発生が停止したことを表す信号を
導出する。
【0021】図2は、図1の実施形態のNchMOSト
ランジスタ35が遮断されているオフの状態のときの等
価回路を示す。排他的論理和ゲート34が低レベルを出
力するとき、NchMOSトランジスタ35はオフの状
態となる。この状態において、NchMOSトランジス
タ35のソース・ドレイン間の抵抗は充分に大きくな
り、たとえば数100MΩとなって、開放状態と等価で
あるとみなすことができる。このとき、コンデンサ36
は直流電源の電圧Vccによって、抵抗37を介して充
電される。
ランジスタ35が遮断されているオフの状態のときの等
価回路を示す。排他的論理和ゲート34が低レベルを出
力するとき、NchMOSトランジスタ35はオフの状
態となる。この状態において、NchMOSトランジス
タ35のソース・ドレイン間の抵抗は充分に大きくな
り、たとえば数100MΩとなって、開放状態と等価で
あるとみなすことができる。このとき、コンデンサ36
は直流電源の電圧Vccによって、抵抗37を介して充
電される。
【0022】図3は、図1の実施形態のNchMOSト
ランジスタ35がオンの状態のときの等価回路を示す。
排他的論理和ゲート34が高レベルを出力するとき、N
chMOSトランジスタ35はオンの状態となる。この
状態において、NchMOSトランジスタ35のソース
・ドレイン間の抵抗値rは、たとえば数10Ω〜数10
0Ωとなって、抵抗37の抵抗値Rを数MΩ〜数10M
Ωとすれば、抵抗値Rと比較して充分に小さくなる。こ
のとき、コンデンサ36はNchMOSトランジスタ3
5のソース・ドレイン間を通じて放電される。
ランジスタ35がオンの状態のときの等価回路を示す。
排他的論理和ゲート34が高レベルを出力するとき、N
chMOSトランジスタ35はオンの状態となる。この
状態において、NchMOSトランジスタ35のソース
・ドレイン間の抵抗値rは、たとえば数10Ω〜数10
0Ωとなって、抵抗37の抵抗値Rを数MΩ〜数10M
Ωとすれば、抵抗値Rと比較して充分に小さくなる。こ
のとき、コンデンサ36はNchMOSトランジスタ3
5のソース・ドレイン間を通じて放電される。
【0023】図4は、繰返し信号が正常に発生するとき
の、図1〜3中のa点、b点、c点、およびd点と、比
較回路38の出力OUTとについてのタイミングチャー
トを示す。発振回路31から発生する信号は、バッファ
32において波形整形されて、a点のタイミングチャー
トに示すような矩形波となる。バッファ32からの出力
は2つに分岐され、そのうちの一方はディレイ回路33
で遅延されて、b点のタイミングチャートに示すような
波形となる。遅延の程度は、信号の繰返し周期に比較し
て小さくするすることができる。排他的論理和ゲート3
4には、a点のタイミングチャートに示すような信号
と、b点のタイミングチャートに示すような信号が入力
される。排他的論理和ゲート34では、2つの入力信号
のレベルが異なる期間で高レベルを出力し、レベルが同
じ期間で低レベルを出力する。レベルが同じ期間は、元
のa点の波形の立上がりおよび立ち下がりのエッジの時
点に対応する。その結果、排他的論理和ゲート34の出
力は、c点のタイミングチャートに示すようなスパイク
波形となり、元の信号の論理レベルが変化するエッジを
検出することになる。
の、図1〜3中のa点、b点、c点、およびd点と、比
較回路38の出力OUTとについてのタイミングチャー
トを示す。発振回路31から発生する信号は、バッファ
32において波形整形されて、a点のタイミングチャー
トに示すような矩形波となる。バッファ32からの出力
は2つに分岐され、そのうちの一方はディレイ回路33
で遅延されて、b点のタイミングチャートに示すような
波形となる。遅延の程度は、信号の繰返し周期に比較し
て小さくするすることができる。排他的論理和ゲート3
4には、a点のタイミングチャートに示すような信号
と、b点のタイミングチャートに示すような信号が入力
される。排他的論理和ゲート34では、2つの入力信号
のレベルが異なる期間で高レベルを出力し、レベルが同
じ期間で低レベルを出力する。レベルが同じ期間は、元
のa点の波形の立上がりおよび立ち下がりのエッジの時
点に対応する。その結果、排他的論理和ゲート34の出
力は、c点のタイミングチャートに示すようなスパイク
波形となり、元の信号の論理レベルが変化するエッジを
検出することになる。
【0024】NchMOSトランジスタ35は、c点の
タイミングチャートに示すようなスパイク波形の信号を
ゲート電圧として利用する。ゲート電圧が低レベルであ
るとき、NchMOSトランジスタ35はオフの状態と
なり、その遮断状態の抵抗値は抵抗値Rよりもかなり大
きい。したがって、図4において、コンデンサ36の充
電電圧を表すd点のタイミングチャートの期間T1に示
されるように、コンデンサ36は時定数CRで充電され
るとみなせる。ゲート電圧が高レベルであるとき、Nc
hMOSトランジスタ35はオンの状態となり、導通状
態の抵抗値rはr<<Rである。したがって、d点のタ
イミングチャートの期間T2に示されるように、コンデ
ンサ36は時定数Crで放電される。ここで、期間T1
に関連する時定数CRは、期間T2に関連する時定数C
rに比較して充分に大きくなっている。コンデンサ36
に期間T1で充電された電荷を、期間T2で充分に放電
することができるように、回路定数やディレイ回路33
の遅延時間などを設定しておく。
タイミングチャートに示すようなスパイク波形の信号を
ゲート電圧として利用する。ゲート電圧が低レベルであ
るとき、NchMOSトランジスタ35はオフの状態と
なり、その遮断状態の抵抗値は抵抗値Rよりもかなり大
きい。したがって、図4において、コンデンサ36の充
電電圧を表すd点のタイミングチャートの期間T1に示
されるように、コンデンサ36は時定数CRで充電され
るとみなせる。ゲート電圧が高レベルであるとき、Nc
hMOSトランジスタ35はオンの状態となり、導通状
態の抵抗値rはr<<Rである。したがって、d点のタ
イミングチャートの期間T2に示されるように、コンデ
ンサ36は時定数Crで放電される。ここで、期間T1
に関連する時定数CRは、期間T2に関連する時定数C
rに比較して充分に大きくなっている。コンデンサ36
に期間T1で充電された電荷を、期間T2で充分に放電
することができるように、回路定数やディレイ回路33
の遅延時間などを設定しておく。
【0025】コンデンサ36が最大限に充電されるとき
のd点の電圧をVFとし、発振回路31が正常に信号を
発生するときのコンデンサ36の最大電荷量に基づくd
点の最大電圧をV0とすると、正常発生時にd点の電圧
Vの範囲は、0<V<V0<VFである。比較回路38
の基準電圧VRは、0<V0<VR<VFを満たすよう
に設定される。比較回路38は、比較対象電圧が基準電
圧VRより小さい値であれば低レベルの信号を出力し、
比較対象電圧が基準電圧VR以上の場合には高レベルの
信号を出力する。信号が発振回路31から正常に発生す
る場合には、常に0<V0<VR<VFが成立するの
で、比較回路38は、図4の出力OUTのタイミングチ
ャートに示すように、低レベルLowの信号を出力す
る。発振回路31からの信号の発生が停止すると、図1
のa点は、バッファ32を介しているために高レベルま
たは低レベルのいずれかのレベルで固定される。
のd点の電圧をVFとし、発振回路31が正常に信号を
発生するときのコンデンサ36の最大電荷量に基づくd
点の最大電圧をV0とすると、正常発生時にd点の電圧
Vの範囲は、0<V<V0<VFである。比較回路38
の基準電圧VRは、0<V0<VR<VFを満たすよう
に設定される。比較回路38は、比較対象電圧が基準電
圧VRより小さい値であれば低レベルの信号を出力し、
比較対象電圧が基準電圧VR以上の場合には高レベルの
信号を出力する。信号が発振回路31から正常に発生す
る場合には、常に0<V0<VR<VFが成立するの
で、比較回路38は、図4の出力OUTのタイミングチ
ャートに示すように、低レベルLowの信号を出力す
る。発振回路31からの信号の発生が停止すると、図1
のa点は、バッファ32を介しているために高レベルま
たは低レベルのいずれかのレベルで固定される。
【0026】図5は、バッファ32の出力が高レベルで
固定される場合に、図1中のa点、b点、c点、および
d点と、比較回路38の出力OUTとについてのタイミ
ングチャートを示す。a点が高レベルで固定されると、
T2時間遅れてb点も高レベルで固定される。その結
果、排他的論理和ゲート34には2つの高レベルの信号
が入力され、c点のタイミングチャートに示すように、
排他的論理和ゲート34は常に低レベルを出力する。N
chMOSトランジスタ35は常にオフの状態となり、
d点のタイミングチャートに示されるように、バッファ
32の最後の出力レベル変化からディレイ回路33の遅
延時間T2だけ遅れて、コンデンサ36の連続的な充電
が開始される。充電開始から、d点の電圧Vが比較回路
38の基準電圧VR以上となる時間(以降、「停止検出
時間」と称する)tを経過すると、比較回路38は高レ
ベルの信号OUTを出力する。
固定される場合に、図1中のa点、b点、c点、および
d点と、比較回路38の出力OUTとについてのタイミ
ングチャートを示す。a点が高レベルで固定されると、
T2時間遅れてb点も高レベルで固定される。その結
果、排他的論理和ゲート34には2つの高レベルの信号
が入力され、c点のタイミングチャートに示すように、
排他的論理和ゲート34は常に低レベルを出力する。N
chMOSトランジスタ35は常にオフの状態となり、
d点のタイミングチャートに示されるように、バッファ
32の最後の出力レベル変化からディレイ回路33の遅
延時間T2だけ遅れて、コンデンサ36の連続的な充電
が開始される。充電開始から、d点の電圧Vが比較回路
38の基準電圧VR以上となる時間(以降、「停止検出
時間」と称する)tを経過すると、比較回路38は高レ
ベルの信号OUTを出力する。
【0027】図6は、バッファ32の出力が低レベルで
固定される場合に、図1中のa点、b点、c点、および
d点と、比較回路38の出力OUTとについてのタイミ
ングチャートを示す。a点が低レベルで固定されると、
b点もT2時間遅れて低レベルで固定される。その結
果、排他的論理和ゲート34には2つの低レベルの信号
が入力され、c点のタイミングチャートに示すように、
排他的論理和ゲート34は常に低レベルを出力する。N
chMOSトランジスタ35は常にオフの状態となり、
コンデンサ36の連続的な充電が開始される。充電開始
から停止検出時間tを経過すると、d点の電圧Vが比較
回路38の基準電圧VR以上となり、比較回路38は高
レベルの信号を出力する。
固定される場合に、図1中のa点、b点、c点、および
d点と、比較回路38の出力OUTとについてのタイミ
ングチャートを示す。a点が低レベルで固定されると、
b点もT2時間遅れて低レベルで固定される。その結
果、排他的論理和ゲート34には2つの低レベルの信号
が入力され、c点のタイミングチャートに示すように、
排他的論理和ゲート34は常に低レベルを出力する。N
chMOSトランジスタ35は常にオフの状態となり、
コンデンサ36の連続的な充電が開始される。充電開始
から停止検出時間tを経過すると、d点の電圧Vが比較
回路38の基準電圧VR以上となり、比較回路38は高
レベルの信号を出力する。
【0028】図1の実施形態において、先行する信号の
発生から、図5および図6に示される停止検出時間tよ
り短い期間内に後続の信号が発生する場合には、コンデ
ンサ36の充電電圧は比較回路38の基準電圧VRを越
えることがない。このため図1の実施形態では、積分回
路信号の停止検出時間tを適切に設定することによっ
て、発生の時間間隔が一定でない繰返し信号においても
発生停止検出を行うことができる。
発生から、図5および図6に示される停止検出時間tよ
り短い期間内に後続の信号が発生する場合には、コンデ
ンサ36の充電電圧は比較回路38の基準電圧VRを越
えることがない。このため図1の実施形態では、積分回
路信号の停止検出時間tを適切に設定することによっ
て、発生の時間間隔が一定でない繰返し信号においても
発生停止検出を行うことができる。
【0029】図7は、図1の実施形態をMOS−LSI
によって実現する場合の回路例を示す。発振回路31
は、LSI41に外付けされる帰還抵抗42と、コンデ
ンサ43と、水晶振動子などの振動子44と、LSI4
1内部のインバータによって構成される反転増幅器45
とで構成される。このような発振回路は、一般的に知ら
れている構成である。発振回路31は、時計用のクロッ
ク信号を発生すると想定する。振動子44の共振周波数
は、たとえば32kHz程度となる。
によって実現する場合の回路例を示す。発振回路31
は、LSI41に外付けされる帰還抵抗42と、コンデ
ンサ43と、水晶振動子などの振動子44と、LSI4
1内部のインバータによって構成される反転増幅器45
とで構成される。このような発振回路は、一般的に知ら
れている構成である。発振回路31は、時計用のクロッ
ク信号を発生すると想定する。振動子44の共振周波数
は、たとえば32kHz程度となる。
【0030】LSI41内部にディレイ回路33を構成
する方法としては、本実施形態における遅延時間は数n
〜数10n(ナノ)秒でよいので、インバータの入出力
間の遅延を利用して、インバータを偶数段直列に接続す
る方法を用いる。この方法は最も簡単で、回路規模を小
さくすることができる。このディレイ回路33はインバ
ータ46とインバータ47とで構成されている。
する方法としては、本実施形態における遅延時間は数n
〜数10n(ナノ)秒でよいので、インバータの入出力
間の遅延を利用して、インバータを偶数段直列に接続す
る方法を用いる。この方法は最も簡単で、回路規模を小
さくすることができる。このディレイ回路33はインバ
ータ46とインバータ47とで構成されている。
【0031】LSI41内部において比較回路38を簡
単に構成する方法としては、図8に示すような入出力特
性を有するインバータを前段とし、位相合わせ用の奇数
段のインバータ群を後段として、偶数段のインバータ群
によって実現する方法を用いる。比較回路38は、図8
に示ような入出力特性を有するインバータ48と位相合
わせ用のインバータ49とによって構成し、閾値VRを
基準電圧とする。
単に構成する方法としては、図8に示すような入出力特
性を有するインバータを前段とし、位相合わせ用の奇数
段のインバータ群を後段として、偶数段のインバータ群
によって実現する方法を用いる。比較回路38は、図8
に示ような入出力特性を有するインバータ48と位相合
わせ用のインバータ49とによって構成し、閾値VRを
基準電圧とする。
【0032】コンデンサ36と抵抗37とによって形成
される積分回路は、LSI41に外付けされており、L
SI41内部に実現する場合に比べて、時定数を大きく
することができる。たとえば、時計などの機能では一般
に約31μsの発振周期であるので、積分回路の時定数
は比較的大きくなる。図9に示す先行技術では、大きな
時定数の積分比較回路21を4つ用いる必要があるの
で、回路が大型化し、製造コストも上昇してしまう。本
実施形態では、積分回路が1つでよいので、回路の小型
化や低コスト化を図ることができる。積分回路の時定数
を、クロック信号の周期に合わせて設定し、1回でも発
振停止があれば検出し、たとえばLSI41の内部のメ
モリやレジスタなどにフラグとして記憶しておけば、発
振回路31の異常を容易に確認することができる。一旦
発振停止を検出しても、発振が再開されればコンデンサ
36は放電され、停止検出機能も再開することができ
る。
される積分回路は、LSI41に外付けされており、L
SI41内部に実現する場合に比べて、時定数を大きく
することができる。たとえば、時計などの機能では一般
に約31μsの発振周期であるので、積分回路の時定数
は比較的大きくなる。図9に示す先行技術では、大きな
時定数の積分比較回路21を4つ用いる必要があるの
で、回路が大型化し、製造コストも上昇してしまう。本
実施形態では、積分回路が1つでよいので、回路の小型
化や低コスト化を図ることができる。積分回路の時定数
を、クロック信号の周期に合わせて設定し、1回でも発
振停止があれば検出し、たとえばLSI41の内部のメ
モリやレジスタなどにフラグとして記憶しておけば、発
振回路31の異常を容易に確認することができる。一旦
発振停止を検出しても、発振が再開されればコンデンサ
36は放電され、停止検出機能も再開することができ
る。
【0033】なお、時計の用途で、数回の発振停止があ
っても、再び正常に発振すれば、この発振停止は機能上
問題とならない場合もある。このような場合、図7に示
すような構成の繰返し信号停止検出回路は、時定数を大
きく設定し、図5および図6に示される繰返し信号の発
生の停止検出時間tを長くすることによって、短い期間
の信号の発生停止では停止を検出しないようにすること
もできる。すなわち、時定数を大きく選ぶようにすれ
ば、広い範囲の繰返し信号の発生周期に対して、信号の
発生停止を検出することができる。
っても、再び正常に発振すれば、この発振停止は機能上
問題とならない場合もある。このような場合、図7に示
すような構成の繰返し信号停止検出回路は、時定数を大
きく設定し、図5および図6に示される繰返し信号の発
生の停止検出時間tを長くすることによって、短い期間
の信号の発生停止では停止を検出しないようにすること
もできる。すなわち、時定数を大きく選ぶようにすれ
ば、広い範囲の繰返し信号の発生周期に対して、信号の
発生停止を検出することができる。
【0034】時計などの動作の基準であるクロック信号
は、たとえば分単位以上の長い信号発生停止の後、再び
正常に信号が発生する場合でも、動作からは時計が止ま
っていたかどうかが判別できない。このような場合にお
いて、比較回路38の出力信号は、過去に時計が止まっ
ている可能性のあることを示すフラグに用いることがで
きる。
は、たとえば分単位以上の長い信号発生停止の後、再び
正常に信号が発生する場合でも、動作からは時計が止ま
っていたかどうかが判別できない。このような場合にお
いて、比較回路38の出力信号は、過去に時計が止まっ
ている可能性のあることを示すフラグに用いることがで
きる。
【0035】以上の説明で繰返し信号は発振回路から発
生されているけれども、コンピュータのプログラムに従
う一連の動作から所定の周期にて発生される信号などで
あっても同様に停止を検出することができる。したがっ
て、本発明を、ウォッチドッグタイマなどにも適用する
ことができる。
生されているけれども、コンピュータのプログラムに従
う一連の動作から所定の周期にて発生される信号などで
あっても同様に停止を検出することができる。したがっ
て、本発明を、ウォッチドッグタイマなどにも適用する
ことができる。
【0036】また以上の説明でスイッチング素子のMO
SトランジスタはNチャネルであるけれども、回路構成
を変更してPチャネルでも実現することができる。ま
た、MOSトランジスタばかりではなく、バイポーラト
ランジスタや、サイリスタなど、他のスイッチング素子
でも同様に使用することができる。
SトランジスタはNチャネルであるけれども、回路構成
を変更してPチャネルでも実現することができる。ま
た、MOSトランジスタばかりではなく、バイポーラト
ランジスタや、サイリスタなど、他のスイッチング素子
でも同様に使用することができる。
【0037】
【発明の効果】以上のように本発明によれば、スイッチ
ング素子は、変化検出回路が検出する繰返し信号の発生
に伴うレベル変化に応答して、レベルが変化する期間は
導通状態となり、レベルが変化しない期間は遮断状態と
なる。スイッチング素子の出力側には、並列に接続され
るコンデンサと、コンデンサを充電する抵抗とが設けら
れる。比較回路は、コンデンサの充電電圧が予め設定さ
れる基準電圧を越えるとき、繰返し信号の発生停止を表
す信号を導出するので、簡単な構成で繰返し信号を検出
することができる。繰返し信号として、発生停止の検出
対象の信号のみを入力すればよく、検出対象外の繰返し
信号を必要としないため、コストを大幅に削減すること
ができる。検出対象外の繰返し信号を用いると、その信
号自体が停止する恐れがあるけれども、そのような信号
を用いる必要はないので検出の信頼性を向上させること
ができる。
ング素子は、変化検出回路が検出する繰返し信号の発生
に伴うレベル変化に応答して、レベルが変化する期間は
導通状態となり、レベルが変化しない期間は遮断状態と
なる。スイッチング素子の出力側には、並列に接続され
るコンデンサと、コンデンサを充電する抵抗とが設けら
れる。比較回路は、コンデンサの充電電圧が予め設定さ
れる基準電圧を越えるとき、繰返し信号の発生停止を表
す信号を導出するので、簡単な構成で繰返し信号を検出
することができる。繰返し信号として、発生停止の検出
対象の信号のみを入力すればよく、検出対象外の繰返し
信号を必要としないため、コストを大幅に削減すること
ができる。検出対象外の繰返し信号を用いると、その信
号自体が停止する恐れがあるけれども、そのような信号
を用いる必要はないので検出の信頼性を向上させること
ができる。
【0038】また本発明によれば、繰返し信号は、発振
回路の出力信号であるので、一定周期で発生されるクロ
ック信号などの発生停止を、確実に検出することができ
る。
回路の出力信号であるので、一定周期で発生されるクロ
ック信号などの発生停止を、確実に検出することができ
る。
【0039】また本発明によれば、変化検出回路は、繰
返し信号を矩形波に変換するバッファと、バッファの出
力を遅延させるディレイ回路と、ディレイ回路の出力お
よびバッファの出力の排他的論理和を演算する排他的論
理和ゲートとを含み、簡単に構成することができるむ。
スイッチング素子はMOSトランジスタであるので、導
通状態と遮断状態とで大きな抵抗値の変化を生じさせる
ことができ、検出回路からの論理的出力で容易に駆動す
ることができる。
返し信号を矩形波に変換するバッファと、バッファの出
力を遅延させるディレイ回路と、ディレイ回路の出力お
よびバッファの出力の排他的論理和を演算する排他的論
理和ゲートとを含み、簡単に構成することができるむ。
スイッチング素子はMOSトランジスタであるので、導
通状態と遮断状態とで大きな抵抗値の変化を生じさせる
ことができ、検出回路からの論理的出力で容易に駆動す
ることができる。
【0040】また本発明によれば、変化検出回路とスイ
ッチング素子、および比較回路は、半導体集積回路チッ
プ内に形成されるので、小型に実装することができる。
コンデンサおよび抵抗から構成される積分回路は、半導
体集積回路チップ外に接続されるので、容易に時定数を
大きくすることができる。また時定数を調整して、信号
の発生停止検出時間の調整も容易に行うことができる。
ッチング素子、および比較回路は、半導体集積回路チッ
プ内に形成されるので、小型に実装することができる。
コンデンサおよび抵抗から構成される積分回路は、半導
体集積回路チップ外に接続されるので、容易に時定数を
大きくすることができる。また時定数を調整して、信号
の発生停止検出時間の調整も容易に行うことができる。
【0041】また本発明によれば、繰返し信号は、時計
としての動作の基準となるクロック信号であるので、た
とえば、クロック信号が発生停止して、その後再び信号
が発生するような場合に、比較回路の導出する信号を、
過去に時計が止まっている可能性のあることを示すフラ
グとして利用することができる。
としての動作の基準となるクロック信号であるので、た
とえば、クロック信号が発生停止して、その後再び信号
が発生するような場合に、比較回路の導出する信号を、
過去に時計が止まっている可能性のあることを示すフラ
グとして利用することができる。
【図1】本発明の実施の一形態である繰返し信号停止検
出回路の基本的な構成を示すブロック図である。
出回路の基本的な構成を示すブロック図である。
【図2】図1の実施形態のNchMOSトランジスタ3
5がオフの状態のときの等価回路を示すブロック図であ
る。
5がオフの状態のときの等価回路を示すブロック図であ
る。
【図3】図1の実施形態のNchMOSトランジスタ3
5がオンの状態のときの等価回路を示すブロック図であ
る。
5がオンの状態のときの等価回路を示すブロック図であ
る。
【図4】図1の実施形態において、繰返し信号が正常に
発生しているときのタイミングチャートである。
発生しているときのタイミングチャートである。
【図5】図1の実施形態において、バッファ32の出力
が高レベルで固定される場合のタイミングチャートであ
る。
が高レベルで固定される場合のタイミングチャートであ
る。
【図6】図1の実施形態において、バッファ32の出力
が低レベルで固定される場合のタイミングチャートであ
る。
が低レベルで固定される場合のタイミングチャートであ
る。
【図7】図1の実施形態をMOS−LSIで実現する場
合の回路構成を示す等価的な電気回路図である。
合の回路構成を示す等価的な電気回路図である。
【図8】図7のインバータ48の入出力特性を示すグラ
フである。
フである。
【図9】ある先行技術の論理的構成を示すブロック図で
ある。
ある。
【図10】他の先行技術の論理的構成を示すブロック図
である。
である。
31 発振回路 32 バッファ 33 ディレイ回路 34 排他的論理和ゲート 35 NchMOSトランジスタ 36 コンデンサ 37 抵抗 38 比較回路 41 LSI
Claims (5)
- 【請求項1】 所定周期で繰返し発生される信号の発生
停止を検出する回路であって、 信号の発生に伴うレベル変化を検出する変化検出回路
と、 変化検出回路が検出する信号のレベル変化に応答して、
信号レベルが変化する期間は導通状態となり、信号レベ
ルが変化しない期間は遮断状態となるスイッチング素子
と、 スイッチング素子の出力側に並列に接続されるコンデン
サと、 コンデンサを充電するために、直流電源とコンデンサの
一端との間に接続される抵抗と、 コンデンサの充電電圧を予め設定される基準電圧を越え
るとき、繰返し信号の発生停止を表す信号を導出する比
較回路とを含むことを特徴とする繰返し信号停止検出回
路。 - 【請求項2】 前記繰返し信号は、発振回路の出力信号
であることを特徴とする請求項1記載の繰返し信号停止
検出回路。 - 【請求項3】 前記変化検出回路は、 繰返し信号を波形整形して矩形波に変換するバッファ
と、 バッファの出力を遅延させるディレイ回路と、 ディレイ回路の出力およびバッファの出力の排他的論理
和を演算する排他的論理和ゲートとを含み、 前記スイッチング素子は、MOSトランジスタであるこ
とを特徴とする請求項1または2記載の繰返し信号停止
検出回路。 - 【請求項4】 前記変化検出回路、前記スイッチング素
子、および前記比較回路は、半導体集積回路チップ内に
形成され、 前記コンデンサおよび抵抗は、半導体集積回路チップ外
に積分回路として形成されることを特徴とする請求項1
〜3のいずれかに記載の繰返し信号停止検出回路。 - 【請求項5】 前記繰返し信号は、時計としての動作の
基準となるクロック信号であることを特徴とする請求項
1〜4のいずれかに記載の繰返し信号停止検出回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16025397A JPH118538A (ja) | 1997-06-17 | 1997-06-17 | 繰返し信号停止検出回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16025397A JPH118538A (ja) | 1997-06-17 | 1997-06-17 | 繰返し信号停止検出回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH118538A true JPH118538A (ja) | 1999-01-12 |
Family
ID=15711016
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16025397A Pending JPH118538A (ja) | 1997-06-17 | 1997-06-17 | 繰返し信号停止検出回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH118538A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
JP2008252261A (ja) * | 2007-03-29 | 2008-10-16 | Seiko Epson Corp | 異常検出回路 |
-
1997
- 1997-06-17 JP JP16025397A patent/JPH118538A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007207229A (ja) * | 2006-02-01 | 2007-08-16 | Samsung Electronics Co Ltd | メモリカード、メモリカードのデータ駆動方法、及びメモリカードシステム |
JP2008153718A (ja) * | 2006-12-14 | 2008-07-03 | Meidensha Corp | クロック信号停止判定回路 |
JP2008252261A (ja) * | 2007-03-29 | 2008-10-16 | Seiko Epson Corp | 異常検出回路 |
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