JPH05315906A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH05315906A JPH05315906A JP6291892A JP6291892A JPH05315906A JP H05315906 A JPH05315906 A JP H05315906A JP 6291892 A JP6291892 A JP 6291892A JP 6291892 A JP6291892 A JP 6291892A JP H05315906 A JPH05315906 A JP H05315906A
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- signal
- circuit
- oscillation
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Abstract
(57)【要約】 （修正有）
【目的】 拡散状態、振動子等の変動によりデューティ
に影響を受けないシステム・クロックを生成する半導体
集積回路を実現する。 【構成】 システム・クロックを発生する発振回路１
と、発振出力信号１０１と、その反転発振出力信号１０
２とを入力して、充電作用を行い、発振出力信号１０１
に対応する充電電圧出力１０３と、反転発振出力信号１
０２に対応する充電電圧出力１０４とを出力する充電回
路３と、充電電圧出力１０３を正相入力端に入力し、充
電電圧出力１０４を逆相入力端に入力して、これらの充
電電圧レベルを比較して比較出力信号１０５，１０６を
出力する比較器４，５と、補正開始信号１０７を入力
し、比較器４，５の比較出力信号１０５，１０６を介し
て、デューティ補正信号１１３を出力して、発振回路１
に送出するデューティ補正回路６とを備えて、システム
・クロックを生成、出力する。
に影響を受けないシステム・クロックを生成する半導体
集積回路を実現する。 【構成】 システム・クロックを発生する発振回路１
と、発振出力信号１０１と、その反転発振出力信号１０
２とを入力して、充電作用を行い、発振出力信号１０１
に対応する充電電圧出力１０３と、反転発振出力信号１
０２に対応する充電電圧出力１０４とを出力する充電回
路３と、充電電圧出力１０３を正相入力端に入力し、充
電電圧出力１０４を逆相入力端に入力して、これらの充
電電圧レベルを比較して比較出力信号１０５，１０６を
出力する比較器４，５と、補正開始信号１０７を入力
し、比較器４，５の比較出力信号１０５，１０６を介し
て、デューティ補正信号１１３を出力して、発振回路１
に送出するデューティ補正回路６とを備えて、システム
・クロックを生成、出力する。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積回路に関し、
特にシステム・クロックを生成して出力する回路を構成
する半導体集積回路に関する。
特にシステム・クロックを生成して出力する回路を構成
する半導体集積回路に関する。
【０００２】
【従来の技術】従来のシステム・クロックを生成して出
力する半導体集積回路においては、図４に示されるよう
に、発振子入力端子５４、発振子出力端子５５および出
力端子５６に対応して、システム・クロックの周波数を
規制する発振回路３０と、インバータ３１と、バイナリ
・カウンタ３２とを備えて構成されており、発振回路３
０からは、システム・クロックの周波数の２倍の周波数
の信号が出力され、一つは直接バイナリ・カウンタ３２
に入力され、もう一つは、インバータ３１を経由してバ
イナリ・カウンタ３２に入力されており、バイナリ・カ
ウンタ３２からは発振回路３０の周波数が２分周されて
システム・クロックとして出力される。
力する半導体集積回路においては、図４に示されるよう
に、発振子入力端子５４、発振子出力端子５５および出
力端子５６に対応して、システム・クロックの周波数を
規制する発振回路３０と、インバータ３１と、バイナリ
・カウンタ３２とを備えて構成されており、発振回路３
０からは、システム・クロックの周波数の２倍の周波数
の信号が出力され、一つは直接バイナリ・カウンタ３２
に入力され、もう一つは、インバータ３１を経由してバ
イナリ・カウンタ３２に入力されており、バイナリ・カ
ウンタ３２からは発振回路３０の周波数が２分周されて
システム・クロックとして出力される。
【０００３】
【発明が解決しようとする課題】上述した従来のシステ
ム・クロックを生成して出力する半導体集積回路におい
ては、発振器の発振周波数としては、必らずシステム・
クロックの２倍の周波数に設定しなければならず、当該
システム・クロックとして、より高い周波数のシステム
・クロックが必要とされるシステムにおいては、その分
だけより発振周波数の高い発振子が必要となり、当該発
振子のコストが増大するとともに、発振周波数精度が相
対的に劣化し、これによりシステム・クロック自体の周
波数精度も劣化するという欠点があり、更に、発振周波
数を２分周するバイナリ・カウンタの機能の限界によ
り、拡散状態などがばらついた場合には、システム・ク
ロックが、正確に５０％のデューティを保持する状態で
得られないという欠点がある。
ム・クロックを生成して出力する半導体集積回路におい
ては、発振器の発振周波数としては、必らずシステム・
クロックの２倍の周波数に設定しなければならず、当該
システム・クロックとして、より高い周波数のシステム
・クロックが必要とされるシステムにおいては、その分
だけより発振周波数の高い発振子が必要となり、当該発
振子のコストが増大するとともに、発振周波数精度が相
対的に劣化し、これによりシステム・クロック自体の周
波数精度も劣化するという欠点があり、更に、発振周波
数を２分周するバイナリ・カウンタの機能の限界によ
り、拡散状態などがばらついた場合には、システム・ク
ロックが、正確に５０％のデューティを保持する状態で
得られないという欠点がある。
【０００４】
【課題を解決するための手段】本発明の半導体集積回路
は、所定のシステム・クロックを発生する発振回路と、
前記発振回路より出力される発振出力信号と、当該発振
出力信号の反転信号とを入力して、前記発振出力信号お
よび前記反転信号のそれぞれに対応する充電作用を行
い、前記発振出力信号に対応する第１の充電電圧と、前
記反転信号に対応する第２の充電電圧とを出力する充電
回路と、それぞれ、前記前記第１の充電電圧を正相入力
端に入力し、前記第２の充電電圧を逆相入力端に入力し
て、当該第１および第２の充電電圧のレベルを比較照合
して比較出力信号を出力する第１および第２の比較器
と、所定の補正開始信号を入力し、前記第１および第２
の比較器の比較出力信号を介して前記発振出力信号のデ
ューティを補正するためのデューティ補正信号を出力し
て、前記発振回路に送出するデューティ補正回路とを備
え、前記システム・クロックを生成して出力することを
特徴としている。
は、所定のシステム・クロックを発生する発振回路と、
前記発振回路より出力される発振出力信号と、当該発振
出力信号の反転信号とを入力して、前記発振出力信号お
よび前記反転信号のそれぞれに対応する充電作用を行
い、前記発振出力信号に対応する第１の充電電圧と、前
記反転信号に対応する第２の充電電圧とを出力する充電
回路と、それぞれ、前記前記第１の充電電圧を正相入力
端に入力し、前記第２の充電電圧を逆相入力端に入力し
て、当該第１および第２の充電電圧のレベルを比較照合
して比較出力信号を出力する第１および第２の比較器
と、所定の補正開始信号を入力し、前記第１および第２
の比較器の比較出力信号を介して前記発振出力信号のデ
ューティを補正するためのデューティ補正信号を出力し
て、前記発振回路に送出するデューティ補正回路とを備
え、前記システム・クロックを生成して出力することを
特徴としている。
【０００５】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【０００６】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、発振子入
力端子５１、発振子出力端子５２および補正開始信号入
力端子５３に対応して、発振回路１と、インバータ２
と、充電回路３と、比較器４および５と、デューティ補
正回路６とを備えて構成される。発振回路１の発振周波
数は、システム・クロックの周波数と同一の周波数に設
定されており、当該発振回路１より出力される発振出力
信号１０１は、直接充電回路３に入力されるとともに、
もう一方においてはインバータ２を経由して反転された
発振出力信号１０２が、同様に充電回路３に入力され
る。充電回路３においては、発振出力信号１０１および
１０２の入力に対して、それぞれの発振出力信号の立上
りに対応して充電作用が行われる。この充電作用は、発
振出力信号１０１の整数倍の周期において行われる間欠
的なリセット作用を介して、充電と放電とが繰返して実
行される。上記の充電作用を介して、充電回路３より
は、一対の充電出力１０３および１０４が出力され、比
較器４および５に入力される。
である。図１に示されるように、本実施例は、発振子入
力端子５１、発振子出力端子５２および補正開始信号入
力端子５３に対応して、発振回路１と、インバータ２
と、充電回路３と、比較器４および５と、デューティ補
正回路６とを備えて構成される。発振回路１の発振周波
数は、システム・クロックの周波数と同一の周波数に設
定されており、当該発振回路１より出力される発振出力
信号１０１は、直接充電回路３に入力されるとともに、
もう一方においてはインバータ２を経由して反転された
発振出力信号１０２が、同様に充電回路３に入力され
る。充電回路３においては、発振出力信号１０１および
１０２の入力に対して、それぞれの発振出力信号の立上
りに対応して充電作用が行われる。この充電作用は、発
振出力信号１０１の整数倍の周期において行われる間欠
的なリセット作用を介して、充電と放電とが繰返して実
行される。上記の充電作用を介して、充電回路３より
は、一対の充電出力１０３および１０４が出力され、比
較器４および５に入力される。
【０００７】図２（ａ）、（ｂ）、（ｃ）および（ｄ）
に示されるのは、それぞれ、発振出力信号１０１、発振
出力信号１０２、発振出力信号１０１に対応する充電出
力１０３、および発振出力信号１０２に対応する充電出
力１０４の動作波形を示すタイミング図である。図２
（ａ）、（ｂ）、（ｃ）および（ｄ）において、Ｔr と
して示されるのは前述のリセットのタイミングであり、
ΔＴr として示されるのぱ、リセット期間である。時刻
Ｔr において開始されるリセットの期間ΔＴr が過ぎる
と、時刻Ｔ1 において、発振出力信号１０１の立上りに
対応して充電作用が開始され、その充電出力１０３とし
て、図２（ｃ）に示される電圧Ｖ1 が出力され、比較器
４および５の正相入力端に入力される。また、他方、時
刻Ｔ2 においては、発振出力信号１０２の立上りに対応
して充電作用が開始され、その充電出力１０４として、
図２（ｄ）に示される電圧Ｖ2 が出力されて、比較器４
および５の逆相入力端に入力される。
に示されるのは、それぞれ、発振出力信号１０１、発振
出力信号１０２、発振出力信号１０１に対応する充電出
力１０３、および発振出力信号１０２に対応する充電出
力１０４の動作波形を示すタイミング図である。図２
（ａ）、（ｂ）、（ｃ）および（ｄ）において、Ｔr と
して示されるのは前述のリセットのタイミングであり、
ΔＴr として示されるのぱ、リセット期間である。時刻
Ｔr において開始されるリセットの期間ΔＴr が過ぎる
と、時刻Ｔ1 において、発振出力信号１０１の立上りに
対応して充電作用が開始され、その充電出力１０３とし
て、図２（ｃ）に示される電圧Ｖ1 が出力され、比較器
４および５の正相入力端に入力される。また、他方、時
刻Ｔ2 においては、発振出力信号１０２の立上りに対応
して充電作用が開始され、その充電出力１０４として、
図２（ｄ）に示される電圧Ｖ2 が出力されて、比較器４
および５の逆相入力端に入力される。
【０００８】比較器４および５の相違点は、比較器４に
おいては、正相入力端および逆相入力端の双方に等電位
レベルが入力された時に“Ｈ”レベルが出力され、比較
器５においては、正相入力端および逆相入力端の双方に
等電位レベルが入力された時に“Ｌ”レベルが出力され
ように回路設定が為されていることである。そして、そ
れぞれの比較器４および５の入力端におけるオフセット
電圧が２０ｍＶ以内の範囲においては、上記の“Ｈ”レ
ベルおよび“Ｌ”レベルの出力される状態に変わりがな
い。即ち、充電出力１０３および１０４における電圧レ
ベル差異がオフセットを考慮して２０ｍＶ以内であれ
ば、上記の比較器４の出力として“Ｈ”レベルが出力さ
れ、比較器５の出力として“Ｌ”レベルが出力される状
態に変わりがない。そして、充電回路３の充電出力１０
３（電圧Ｖ1 ）と充電出力１０４（電圧Ｖ2 ）との電圧
レベル差において、Ｖ1 ＞Ｖ2 ＋２０ｍＶの状態であれ
ば、比較器４および５よりは共に“Ｈ”レベルが出力さ
れ、また、Ｖ1 ＋２０ｍＶ＜Ｖ2 の状態であれば、比較
器４および５よりは共に“Ｌ”レベルが出力される。
おいては、正相入力端および逆相入力端の双方に等電位
レベルが入力された時に“Ｈ”レベルが出力され、比較
器５においては、正相入力端および逆相入力端の双方に
等電位レベルが入力された時に“Ｌ”レベルが出力され
ように回路設定が為されていることである。そして、そ
れぞれの比較器４および５の入力端におけるオフセット
電圧が２０ｍＶ以内の範囲においては、上記の“Ｈ”レ
ベルおよび“Ｌ”レベルの出力される状態に変わりがな
い。即ち、充電出力１０３および１０４における電圧レ
ベル差異がオフセットを考慮して２０ｍＶ以内であれ
ば、上記の比較器４の出力として“Ｈ”レベルが出力さ
れ、比較器５の出力として“Ｌ”レベルが出力される状
態に変わりがない。そして、充電回路３の充電出力１０
３（電圧Ｖ1 ）と充電出力１０４（電圧Ｖ2 ）との電圧
レベル差において、Ｖ1 ＞Ｖ2 ＋２０ｍＶの状態であれ
ば、比較器４および５よりは共に“Ｈ”レベルが出力さ
れ、また、Ｖ1 ＋２０ｍＶ＜Ｖ2 の状態であれば、比較
器４および５よりは共に“Ｌ”レベルが出力される。
【０００９】次いで、比較器４および５より出力される
比較出力１０５および１０６はデューティ補正回路６に
入力される。当該デューティ補正回路６には、補正開始
信号入力端子５３を介して、外部よりデューティ補正開
始信号１０７も入力されており、発振回路１より出力さ
れる発振出力信号１０１によって規制されるシステム・
クロックのデューティ比を補正するデューティ補正信号
１１３が出力されて、発振回路１に送られる。
比較出力１０５および１０６はデューティ補正回路６に
入力される。当該デューティ補正回路６には、補正開始
信号入力端子５３を介して、外部よりデューティ補正開
始信号１０７も入力されており、発振回路１より出力さ
れる発振出力信号１０１によって規制されるシステム・
クロックのデューティ比を補正するデューティ補正信号
１１３が出力されて、発振回路１に送られる。
【００１０】デューティ補正回路６は、図３のブロック
図に示されるように、ＡＮＤ回路７と、ＮＯＲ回路８
と、初期値データ出力回路９と、シフトダウン・レジス
タ１０と、シフトアップ・レジスタ１１と、マルチプレ
クサ１２とを備えて構成される。先ず、補正開始信号１
０７が、初期値データ出力回路９に入力されると、一般
的にはｎ（正整数）ビットの初期値データ１１０が、初
期値データ出力回路９において生成されて出力される。
なお以下の説明においては、一例として、ｎ＝６ビット
の場合について説明するものとし、初期値データ出力回
路９よりは、（１、１、１、０、０、０）の初期値デー
タ１１０が出力されるものとする。この初期値データ１
１０は、シフトダウン・レジスタ１０、シフトアップ・
レジスタ１１およびマルチプレクサ１２に入力される。
図に示されるように、ＡＮＤ回路７と、ＮＯＲ回路８
と、初期値データ出力回路９と、シフトダウン・レジス
タ１０と、シフトアップ・レジスタ１１と、マルチプレ
クサ１２とを備えて構成される。先ず、補正開始信号１
０７が、初期値データ出力回路９に入力されると、一般
的にはｎ（正整数）ビットの初期値データ１１０が、初
期値データ出力回路９において生成されて出力される。
なお以下の説明においては、一例として、ｎ＝６ビット
の場合について説明するものとし、初期値データ出力回
路９よりは、（１、１、１、０、０、０）の初期値デー
タ１１０が出力されるものとする。この初期値データ１
１０は、シフトダウン・レジスタ１０、シフトアップ・
レジスタ１１およびマルチプレクサ１２に入力される。
【００１１】続いて、比較器４の出力１０５および比較
器４の出力１０６として、それぞれ“Ｌ”レベルの信号
がデューティ補正回路６に入力されるものとすると、図
３において、ＡＮＤ回路７より出力されるアップ信号１
０８は“Ｌ”レベルの信号として出力され、また、ＮＯ
Ｒ回路８より出力されるダウン信号１０９は“Ｈ”レベ
ルの信号として出力される。この場合には、“Ｈ”レベ
ルのダウン信号１０９がアクティブな信号として作用
し、シフトダウン・レジスタ１０およびマルチプレクサ
１２に送られる。これにより、シフトダウン・レジスタ
１０が動作を開始し、当該シフトダウン・レジスタ１０
に入力されている初期値データ１１０（１、１、１、
０、０、０）はシフトダウンされて、（１、１、０、
０、０、０）にて示されるデータ１１１として出力さ
れ、マルチプレクサ１２に入力される。また、同様に、
比較器４および５の出力１０５おりび１０６として、共
に“Ｈ”レベルの信号が入力される場合には、図３にお
いて、ＡＮＤ回路７より出力されるアップ信号１０８は
“Ｈ”レベルの信号として出力され、ＮＯＲ回路８より
出力されるダウン信号１０９は“Ｌ”レベルの信号とし
て出力される。この場合には、“Ｈ”レベルのアップ信
号１０８がアクティブな信号として作用し、シフトアッ
プ・レジスタ１１およびマルチプレクサ１２に送られ
る。これにより、シフトアップ・レジスタ１０が動作を
開始して、当該シフトアップ・レジスタ１０に入力され
ている初期値データ１１０（１、１、１、０、０、０）
はシフトアップされて、（１、１、１、１、０、０）に
て示されるデータ１１２として出力され、マルチプレク
サ１２に入力される。
器４の出力１０６として、それぞれ“Ｌ”レベルの信号
がデューティ補正回路６に入力されるものとすると、図
３において、ＡＮＤ回路７より出力されるアップ信号１
０８は“Ｌ”レベルの信号として出力され、また、ＮＯ
Ｒ回路８より出力されるダウン信号１０９は“Ｈ”レベ
ルの信号として出力される。この場合には、“Ｈ”レベ
ルのダウン信号１０９がアクティブな信号として作用
し、シフトダウン・レジスタ１０およびマルチプレクサ
１２に送られる。これにより、シフトダウン・レジスタ
１０が動作を開始し、当該シフトダウン・レジスタ１０
に入力されている初期値データ１１０（１、１、１、
０、０、０）はシフトダウンされて、（１、１、０、
０、０、０）にて示されるデータ１１１として出力さ
れ、マルチプレクサ１２に入力される。また、同様に、
比較器４および５の出力１０５おりび１０６として、共
に“Ｈ”レベルの信号が入力される場合には、図３にお
いて、ＡＮＤ回路７より出力されるアップ信号１０８は
“Ｈ”レベルの信号として出力され、ＮＯＲ回路８より
出力されるダウン信号１０９は“Ｌ”レベルの信号とし
て出力される。この場合には、“Ｈ”レベルのアップ信
号１０８がアクティブな信号として作用し、シフトアッ
プ・レジスタ１１およびマルチプレクサ１２に送られ
る。これにより、シフトアップ・レジスタ１０が動作を
開始して、当該シフトアップ・レジスタ１０に入力され
ている初期値データ１１０（１、１、１、０、０、０）
はシフトアップされて、（１、１、１、１、０、０）に
て示されるデータ１１２として出力され、マルチプレク
サ１２に入力される。
【００１２】マルチプレクサ１２においては、上述のダ
ウン信号１０９が“Ｈ”レベルの時には、シフトダウン
・レジスタ１０より入力されるシフトダウン後のデータ
１１１が選択され、アップ信号１０８が“Ｈ”レベルの
時には、シフトアップ・レジスタ１１より入力されるシ
フトアップ後のデータ１１２が選択され、また、ダウン
信号１０９およびアップ信号１０８が共に“Ｌ”レベル
の場合には、初期値データ出力回路９より直接入力され
る初期値データ１１０（１、１、１、０、０、０）が、
そのまま選択される。これらの選択されたデータは、そ
れぞれ単独で、そのままデューティ補正信号１１３とし
て出力され、前述のように、発振回路１に送られる。
ウン信号１０９が“Ｈ”レベルの時には、シフトダウン
・レジスタ１０より入力されるシフトダウン後のデータ
１１１が選択され、アップ信号１０８が“Ｈ”レベルの
時には、シフトアップ・レジスタ１１より入力されるシ
フトアップ後のデータ１１２が選択され、また、ダウン
信号１０９およびアップ信号１０８が共に“Ｌ”レベル
の場合には、初期値データ出力回路９より直接入力され
る初期値データ１１０（１、１、１、０、０、０）が、
そのまま選択される。これらの選択されたデータは、そ
れぞれ単独で、そのままデューティ補正信号１１３とし
て出力され、前述のように、発振回路１に送られる。
【００１３】発振回路１は、一例として、図４に示され
るように、コンデンサ１３および２９と、ＰＭＯＳトラ
ンジスタ１４および２３〜２８と、ＮＭＯＳトランジス
タ１５と、抵抗１６と、トランスファ・ゲート１７〜２
２とにより構成されており、ＰＭＯＳトランジスタ１４
およびＮＭＯＳトランジスタ１５のサイズは、それぞれ
Ｗ／Ｌ＝４１／７およびＷ／Ｌ＝２５／７に選択されて
いる。またＰＭＯＳトランジスタ２３〜２８のサイズ
は、全てＷ／Ｌ＝３／７に設定されている。これによ
り、標準拡散状態の場合、即ちティピカルな使用状態
（使用時における電源電圧が５．１Ｖ、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのしきい値電圧が共
に０．７Ｖで、プロセス利得係数が、ＰＭＯＳトランジ
スタの場合に２０μＡ／Ｖ2 で、ＮＭＯＳトランジスタ
の場合に４０μＡ／Ｖ2 の状態）にある場合に、デュー
ティ補正信号１１３として（１、１、１、０、０、０）
が入力される場合には、トランスファ・ゲート１７〜１
９はオンし、トランスファ・ゲート２０〜２２はオフの
状態となる。これにより、ＰＯＭＳトランジスタ１４お
よび２３〜２５を含むサイズは、Ｗ／Ｌ＝５０／７とな
り、結果的に、動作状態にあるＰＯＭＳトンラジスタと
ＮＭＯＳトランジスタ１５の利得は一致し、ＣＭＯＳの
スレッショールド電圧は、電源電圧５Ｖの１／２の２．
５Ｖとなり、発振出力信号１０１のデューティは、所望
の５０％に設定される。
るように、コンデンサ１３および２９と、ＰＭＯＳトラ
ンジスタ１４および２３〜２８と、ＮＭＯＳトランジス
タ１５と、抵抗１６と、トランスファ・ゲート１７〜２
２とにより構成されており、ＰＭＯＳトランジスタ１４
およびＮＭＯＳトランジスタ１５のサイズは、それぞれ
Ｗ／Ｌ＝４１／７およびＷ／Ｌ＝２５／７に選択されて
いる。またＰＭＯＳトランジスタ２３〜２８のサイズ
は、全てＷ／Ｌ＝３／７に設定されている。これによ
り、標準拡散状態の場合、即ちティピカルな使用状態
（使用時における電源電圧が５．１Ｖ、ＰＭＯＳトラン
ジスタおよびＮＭＯＳトランジスタのしきい値電圧が共
に０．７Ｖで、プロセス利得係数が、ＰＭＯＳトランジ
スタの場合に２０μＡ／Ｖ2 で、ＮＭＯＳトランジスタ
の場合に４０μＡ／Ｖ2 の状態）にある場合に、デュー
ティ補正信号１１３として（１、１、１、０、０、０）
が入力される場合には、トランスファ・ゲート１７〜１
９はオンし、トランスファ・ゲート２０〜２２はオフの
状態となる。これにより、ＰＯＭＳトランジスタ１４お
よび２３〜２５を含むサイズは、Ｗ／Ｌ＝５０／７とな
り、結果的に、動作状態にあるＰＯＭＳトンラジスタと
ＮＭＯＳトランジスタ１５の利得は一致し、ＣＭＯＳの
スレッショールド電圧は、電源電圧５Ｖの１／２の２．
５Ｖとなり、発振出力信号１０１のデューティは、所望
の５０％に設定される。
【００１４】しかしながら、ＰＭＯＳトランジスタとＮ
ＭＯＳトランジスタとのしきい値電圧が、上述のティピ
カルな使用状態とは異なる場合、例えば、ＰＭＯＳトラ
ンジスタのしきい値電圧が０．８Ｖ、ＮＭＯＳトランジ
スタのしきい値電圧が０．６Ｖになった場合には、初期
状態（初期値データの値が、１、１、１、０、０、０の
場合）においては、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタの双方の利得が一致せず、ＰＭＯＳトラ
ンジスタ側の利得の方が低くなり、ＣＭＯＳのスレッシ
ョールド電圧は２．４Ｖとなって、システム・クロック
のデューティは、マイナス側４０％、プラウス側６０％
となる。
ＭＯＳトランジスタとのしきい値電圧が、上述のティピ
カルな使用状態とは異なる場合、例えば、ＰＭＯＳトラ
ンジスタのしきい値電圧が０．８Ｖ、ＮＭＯＳトランジ
スタのしきい値電圧が０．６Ｖになった場合には、初期
状態（初期値データの値が、１、１、１、０、０、０の
場合）においては、ＰＭＯＳトランジスタおよびＮＭＯ
Ｓトランジスタの双方の利得が一致せず、ＰＭＯＳトラ
ンジスタ側の利得の方が低くなり、ＣＭＯＳのスレッシ
ョールド電圧は２．４Ｖとなって、システム・クロック
のデューティは、マイナス側４０％、プラウス側６０％
となる。
【００１５】この場合に対応するシステム・クロックが
充電回路３に入力され、充電回路３、比較器４および５
ならびにデューティ補正回路６の動作が開始されると、
デューティ補正信号１１３は、（１、１、１、１、０、
０）となり、トランスファ・ゲート１７〜２０はオンの
状態となり、これにより、ＰＭＯＳトランジスタ側のサ
イズはＷ／Ｌ＝５３／７となり、利得が上昇してＣＭＯ
Ｓのスレッショルド電圧は２．４Ｖよりも高くなる。従
って、拡散状態により、ＭＯＳトランジスタの特性が変
化し、システム・クロックのデューティが５０％よりず
れることがあっても、上述のように、充電回路３、比較
器４および５、ならびにデューディ補正回路６の動作を
介して、システム・クロックのデューティが、５０％に
収斂するように制御調整される。なお、発振回路１に対
応する発振子の特性の変化によっても、システム・クロ
ックのデューティが影響されるが、この場合に対して
も、本発明は有効に作用する。
充電回路３に入力され、充電回路３、比較器４および５
ならびにデューティ補正回路６の動作が開始されると、
デューティ補正信号１１３は、（１、１、１、１、０、
０）となり、トランスファ・ゲート１７〜２０はオンの
状態となり、これにより、ＰＭＯＳトランジスタ側のサ
イズはＷ／Ｌ＝５３／７となり、利得が上昇してＣＭＯ
Ｓのスレッショルド電圧は２．４Ｖよりも高くなる。従
って、拡散状態により、ＭＯＳトランジスタの特性が変
化し、システム・クロックのデューティが５０％よりず
れることがあっても、上述のように、充電回路３、比較
器４および５、ならびにデューディ補正回路６の動作を
介して、システム・クロックのデューティが、５０％に
収斂するように制御調整される。なお、発振回路１に対
応する発振子の特性の変化によっても、システム・クロ
ックのデューティが影響されるが、この場合に対して
も、本発明は有効に作用する。
【００１６】なお、図３に示されるデューティ補正回路
の構成として、シフトダウン・レジスタ１０およびシフ
トアップ・レジスタ１１の代りに、それぞれダウンカウ
ンタおよびアップカウンタを用いることによっても本発
明は有効に作用する。
の構成として、シフトダウン・レジスタ１０およびシフ
トアップ・レジスタ１１の代りに、それぞれダウンカウ
ンタおよびアップカウンタを用いることによっても本発
明は有効に作用する。
【００１７】
【発明の効果】以上説明したように、本発明は、発振回
路より出力されるシステム・クロックおよび当該システ
ム・クロックの反転クロックを受けて、それぞれの充電
作用を介してデューティのアンバランスを検出して出力
する充電回路と、当該充電回路の一対の充電出力電圧の
レベルを比較する回路とを備え、この比較出力を介して
前記発振回路のデューティを補正制御することにより、
拡散状態ならびに振動子におけるばらつきにより、当該
デューティに影響を受けることのないシステム・クロッ
クを生成して出力する半導体集積回路を提供することが
できるという効果がある。
路より出力されるシステム・クロックおよび当該システ
ム・クロックの反転クロックを受けて、それぞれの充電
作用を介してデューティのアンバランスを検出して出力
する充電回路と、当該充電回路の一対の充電出力電圧の
レベルを比較する回路とを備え、この比較出力を介して
前記発振回路のデューティを補正制御することにより、
拡散状態ならびに振動子におけるばらつきにより、当該
デューティに影響を受けることのないシステム・クロッ
クを生成して出力する半導体集積回路を提供することが
できるという効果がある。
【図１】本発明の一実施例を示すブロック図である。
【図２】本実施例における動作信号のタイミング図であ
る。
る。
【図３】本実施例におけるデューティ補正回路を示すブ
ロック図である。
ロック図である。
【図４】本実施例における発振回路を示すブロック図で
ある。
ある。
【図５】従来例を示すブロック図である。
１、３０ 発振回路 ２、３１ インバータ ３ 充電回路 ４、５ 比較回路 ６ デューティ補正回路 ７ ＡＮＤ回路 ８ ＮＯＲ回路 ９ 初期値データ出力回路 １０ シフトダウン・レジスタ １１ シフトアップ・レジスタ １２ マルチプレクサ １３、２９ コンデンサ １４、２３〜２８ ＰＭＯＳトランジスタ １５ ＮＭＯＳトランジスタ １６ 抵抗 １７〜２２ トランスファ・ゲート ３２ バイナリ・カウンタ
Claims (1)
- 【請求項１】 所定のシステム・クロックを発生する発
振回路と、 前記発振回路より出力される発振出力信号と、当該発振
出力信号の反転信号とを入力して、前記発振出力信号お
よび前記反転信号のそれぞれに対応する充電作用を行
い、前記発振出力信号に対応する第１の充電電圧と、前
記反転信号に対応する第２の充電電圧とを出力する充電
回路と、 それぞれ、前記前記第１の充電電圧を正相入力端に入力
し、前記第２の充電電圧を逆相入力端に入力して、当該
第１および第２の充電電圧のレベルを比較照合して比較
出力信号を出力する第１および第２の比較器と、 所定の補正開始信号を入力し、前記第１および第２の比
較器の比較出力信号を介して前記発振出力信号のデュー
ティを補正するためのデューティ補正信号を出力して、
前記発振回路に送出するデューティ補正回路と、 を備え、前記システム・クロックを生成して出力するこ
とを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291892A JPH05315906A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6291892A JPH05315906A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05315906A true JPH05315906A (ja) | 1993-11-26 |
Family
ID=13214119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6291892A Pending JPH05315906A (ja) | 1992-03-19 | 1992-03-19 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05315906A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040757A (ja) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | スイッチングポイント感知回路及びそれを用いた半導体装置 |
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
-
1992
- 1992-03-19 JP JP6291892A patent/JPH05315906A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004040757A (ja) * | 2002-06-29 | 2004-02-05 | Hynix Semiconductor Inc | スイッチングポイント感知回路及びそれを用いた半導体装置 |
| US7078949B2 (en) | 2003-01-10 | 2006-07-18 | Hynix Semiconductor Inc. | Analog delay locked loop having duty cycle correction circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20010508 |