JPH0473891B2 - - Google Patents
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- JPH0473891B2 JPH0473891B2 JP61284647A JP28464786A JPH0473891B2 JP H0473891 B2 JPH0473891 B2 JP H0473891B2 JP 61284647 A JP61284647 A JP 61284647A JP 28464786 A JP28464786 A JP 28464786A JP H0473891 B2 JPH0473891 B2 JP H0473891B2
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- 230000000737 periodic effect Effects 0.000 claims description 20
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 9
- 230000003111 delayed effect Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 4
- 230000007257 malfunction Effects 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/15—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors
- H03K5/151—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs
- H03K5/1515—Arrangements in which pulses are delivered at different times at several outputs, i.e. pulse distributors with two complementary outputs non-overlapping
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- Nonlinear Science (AREA)
- Manipulation Of Pulses (AREA)
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、1つの周期信号から複数の周期信
号を発生する周期信号発生回路に関するものであ
る。
号を発生する周期信号発生回路に関するものであ
る。
[従来の技術]
第3図は、半導体集積回路装置において用いら
れている従来のクロツク信号発生回路である。
れている従来のクロツク信号発生回路である。
このクロツク信号発生回路は1つのクロツク信
号から複数のクロツク信号を発生するものであ
り、主として第1の論理積ゲート回路1、第2の
論理積ゲート回路2、第1のインバータ30、第
2のインバータ40、および第3のインバータ5
から構成されている。
号から複数のクロツク信号を発生するものであ
り、主として第1の論理積ゲート回路1、第2の
論理積ゲート回路2、第1のインバータ30、第
2のインバータ40、および第3のインバータ5
から構成されている。
第1の論理積ゲート回路1は、2つのNAND
回路11,12と4つのインバータ13,14,
5,25とpチヤネル形トランジスタ17とnチ
ヤネル形トランジスタ18とで構成されている。
インバータ5の入力端子とNAND回路12の一
方の入力端子との接続点a1、および、インバー
タ13の入力端子とNAND回路12の他方の入
力端子との接続点b1を入力端子とし、トランジ
スタ17のドレインとトランジスタ18のドレイ
ンとの接続点c1を出力端子としている。
回路11,12と4つのインバータ13,14,
5,25とpチヤネル形トランジスタ17とnチ
ヤネル形トランジスタ18とで構成されている。
インバータ5の入力端子とNAND回路12の一
方の入力端子との接続点a1、および、インバー
タ13の入力端子とNAND回路12の他方の入
力端子との接続点b1を入力端子とし、トランジ
スタ17のドレインとトランジスタ18のドレイ
ンとの接続点c1を出力端子としている。
第2の論理積ゲート回路2も同様に2つの
NAND回路21,22と4つのインバータ回路
23,24,25,26とpチヤネル形トランジ
スタ27とnチヤネル形トランジスタ28とで構
成されている。インバータ25の入力端子と
NAND回路22の一方の入力端子との接続点a
2、および、インバータ23の入力端子と
NAND回路22の他方の入力端子との接続点b
2を入力端子とし、トランジスタ27のドレイン
とトランジスタ28のドレインとの接続点c2を
出力端子としている。
NAND回路21,22と4つのインバータ回路
23,24,25,26とpチヤネル形トランジ
スタ27とnチヤネル形トランジスタ28とで構
成されている。インバータ25の入力端子と
NAND回路22の一方の入力端子との接続点a
2、および、インバータ23の入力端子と
NAND回路22の他方の入力端子との接続点b
2を入力端子とし、トランジスタ27のドレイン
とトランジスタ28のドレインとの接続点c2を
出力端子としている。
第1の論理積ゲート回路1については、入力端
子a1および入力端子b1の両方が「H」レベル
となつたときのみ出力端子c1が「H」レベルと
なり、それ以外の場合には出力端子c1は「L」
レベルとなる。同様に、第2の論理積ゲート回路
2については、入力端子a2および入力端子b2
の両方が「H」レベルとなつたときのみ、出力端
子c2が「H」レベルとなり、それ以外の場合に
は出力端子c2は「L」レベルとなる。
子a1および入力端子b1の両方が「H」レベル
となつたときのみ出力端子c1が「H」レベルと
なり、それ以外の場合には出力端子c1は「L」
レベルとなる。同様に、第2の論理積ゲート回路
2については、入力端子a2および入力端子b2
の両方が「H」レベルとなつたときのみ、出力端
子c2が「H」レベルとなり、それ以外の場合に
は出力端子c2は「L」レベルとなる。
第1の論理積ゲート回路1の出力端子c1は第
1のインバータ30を介して第2の論理積ゲート
回路2の一方の入力端子b2に接続されている。
また第2の論理積ゲート回路2の出力端子c2は
第2のインバータ40を介して第1の論理積ゲー
ト1の一方の入力端子b1に接続されている。第
1の論理積ゲート回路1の他方の入力端子a1に
はインバータ61,62を介してクロツク信号線
CLKが接続され、第2の論理積ゲート回路2の
他方の入力端子a2には第3のインバータ5およ
びインバータ61,62を介してクロツク信号線
CLKが接続されている。第3のインバータ5は
第1の論理積ゲート回路1の一部を構成するとと
もにクロツク信号を反転して第1の論理積ゲート
回路2の入力端子a2に入力する働きをする。
1のインバータ30を介して第2の論理積ゲート
回路2の一方の入力端子b2に接続されている。
また第2の論理積ゲート回路2の出力端子c2は
第2のインバータ40を介して第1の論理積ゲー
ト1の一方の入力端子b1に接続されている。第
1の論理積ゲート回路1の他方の入力端子a1に
はインバータ61,62を介してクロツク信号線
CLKが接続され、第2の論理積ゲート回路2の
他方の入力端子a2には第3のインバータ5およ
びインバータ61,62を介してクロツク信号線
CLKが接続されている。第3のインバータ5は
第1の論理積ゲート回路1の一部を構成するとと
もにクロツク信号を反転して第1の論理積ゲート
回路2の入力端子a2に入力する働きをする。
第4図に示すように、クロツク信号線CLKに、
「H」レベルと「L」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第1の論
理積ゲート回路1の出力端子c1にはクロツク信
号の少しなまつた波形の信号が現われ、第2の論
理積ゲート回路2の出力端子c2にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。
「H」レベルと「L」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第1の論
理積ゲート回路1の出力端子c1にはクロツク信
号の少しなまつた波形の信号が現われ、第2の論
理積ゲート回路2の出力端子c2にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。
クロツク信号が「H」レベルから「L」レベル
に変化し、第1の論理積ゲート回路1の出力端子
c1の信号が「H」レベルから「L」レベルに変
化したとき、インバータ30の論理が出力端子c
1の信号の31aにおける論理しきい値において
反転することによつて、第2の論理積ゲート回路
2の出力端子c2の信号が31bにおいて「L」
レベルから「H」レベルに反転する。また、クロ
ツク信号が「L」レベルから「H」レベルに変化
し、第2の論理積ゲート回路2の出力端子c2の
信号が「H」レベルから「L」レベルに変化した
とき、インバータ40の論理が出力端子c2の信
号の41aにおける論理しきい値において反転す
ることによつて、第1の論理積ゲート回路1の出
力端子c1の信号は41bにおいて「L」レベル
から「H」レベルに反転する。通常、インバータ
30および40の論理しきい値は、電源電圧VCC
の1/2である。
に変化し、第1の論理積ゲート回路1の出力端子
c1の信号が「H」レベルから「L」レベルに変
化したとき、インバータ30の論理が出力端子c
1の信号の31aにおける論理しきい値において
反転することによつて、第2の論理積ゲート回路
2の出力端子c2の信号が31bにおいて「L」
レベルから「H」レベルに反転する。また、クロ
ツク信号が「L」レベルから「H」レベルに変化
し、第2の論理積ゲート回路2の出力端子c2の
信号が「H」レベルから「L」レベルに変化した
とき、インバータ40の論理が出力端子c2の信
号の41aにおける論理しきい値において反転す
ることによつて、第1の論理積ゲート回路1の出
力端子c1の信号は41bにおいて「L」レベル
から「H」レベルに反転する。通常、インバータ
30および40の論理しきい値は、電源電圧VCC
の1/2である。
このように出力端子c2およびc1の信号は、
互いの信号が「H」レベルから「L」レベルに変
化してインバータ30および40の論理しきい値
に達したときに「L」レベルから「H」レベルに
反転するので、図に示すように、0レベルでない
時間が2つの信号波形で重なり合う部分が生じて
くる。第4図において、T2は出力端子c1およ
びc2の信号の0レベルでない部分がオーバラツ
プする時間を示している。
互いの信号が「H」レベルから「L」レベルに変
化してインバータ30および40の論理しきい値
に達したときに「L」レベルから「H」レベルに
反転するので、図に示すように、0レベルでない
時間が2つの信号波形で重なり合う部分が生じて
くる。第4図において、T2は出力端子c1およ
びc2の信号の0レベルでない部分がオーバラツ
プする時間を示している。
[発明が解決しようとする問題点]
半導体集積回路装置においては、出力端子c1
およびc2には長い配線が接続されるのが普通で
あり、これは大きな容量性負荷が接続されるのと
同じことになる。この容量が大きくなるに従つて
波形のなまり具合も大きくなり、0レベルでない
部分が互いにオーバラツプする時間T2が大きく
なつてくるため、出力端子c1およびc2に発生
するクロツク信号により制御される回路が誤動作
を起こす等の問題があつた。
およびc2には長い配線が接続されるのが普通で
あり、これは大きな容量性負荷が接続されるのと
同じことになる。この容量が大きくなるに従つて
波形のなまり具合も大きくなり、0レベルでない
部分が互いにオーバラツプする時間T2が大きく
なつてくるため、出力端子c1およびc2に発生
するクロツク信号により制御される回路が誤動作
を起こす等の問題があつた。
この発明は上記のような問題点を解消するため
になされたもので、発生する複数の周期信号の互
いにオーバラツプする時間を低減することができ
る周期信号発生回路を得ることを目的とする。
になされたもので、発生する複数の周期信号の互
いにオーバラツプする時間を低減することができ
る周期信号発生回路を得ることを目的とする。
[問題点を解決するための手段]
この発明に係る周期信号発生回路は、第1の論
理積ゲート回路の出力信号を反転させて第2の論
理積ゲート回路に入力する反転回路および第2の
論理積ゲート回路の出力信号を反転させて第1の
論理積ゲート回路に入力する反転回路の論理しき
い値を低くまたは高く設定することにより、互い
に、一方の論理積ゲート回路の出力信号の反転に
よる他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
理積ゲート回路の出力信号を反転させて第2の論
理積ゲート回路に入力する反転回路および第2の
論理積ゲート回路の出力信号を反転させて第1の
論理積ゲート回路に入力する反転回路の論理しき
い値を低くまたは高く設定することにより、互い
に、一方の論理積ゲート回路の出力信号の反転に
よる他方の論理積ゲート回路の出力信号の反転時
期を遅らせたものである。
[作用]
この発明に係る周期信号発生回路においては、
反転回路の論理しきい値を低くまたは高く設定す
ることによつて、互いに、一方の論理積ゲート回
路の出力信号の反転による他方の論理積ゲート回
路の反転時期を遅らせているので、互いの出力信
号がオーバラツプする時間が短縮される。
反転回路の論理しきい値を低くまたは高く設定す
ることによつて、互いに、一方の論理積ゲート回
路の出力信号の反転による他方の論理積ゲート回
路の反転時期を遅らせているので、互いの出力信
号がオーバラツプする時間が短縮される。
[実施例]
以下、この発明の一実施例を図面を用いて説明
する。
する。
第1図はこの発明によるクロツク信号発生回路
であり、クロツク信号線CLKに入力される1つ
のクロツク信号から出力端子c1およびc2に2
つのクロツク信号を発生するものである。このク
ロツク信号発生回路は、主として第1の論理積ゲ
ート回路1、第2の論理積ゲート回路2、第1の
インバータ3、第2のインバータ4、および第3
のインバータ5から構成されている。第1の論理
積ゲート回路1および第2の論理積ゲート回路2
は第3図の従来の回路と全く同様に構成されてい
る。
であり、クロツク信号線CLKに入力される1つ
のクロツク信号から出力端子c1およびc2に2
つのクロツク信号を発生するものである。このク
ロツク信号発生回路は、主として第1の論理積ゲ
ート回路1、第2の論理積ゲート回路2、第1の
インバータ3、第2のインバータ4、および第3
のインバータ5から構成されている。第1の論理
積ゲート回路1および第2の論理積ゲート回路2
は第3図の従来の回路と全く同様に構成されてい
る。
すなわち、第1の論理積ゲート回路1は2つの
NAND回路11,12と4つのインバータ13,
14,5,25と2つのトランジスタ17,18
とで構成されており、また、第2の論理積ゲート
回路2は2つのNAND回路21,22と4つの
インバータ23,24,25,26と2つのトラ
ンジスタ27,28とで構成されている。
NAND回路11,12と4つのインバータ13,
14,5,25と2つのトランジスタ17,18
とで構成されており、また、第2の論理積ゲート
回路2は2つのNAND回路21,22と4つの
インバータ23,24,25,26と2つのトラ
ンジスタ27,28とで構成されている。
第1の論理積ゲート回路1については、入力端
子a1および入力端子b1の両方が「H」レベル
となつたときのみ出力端子c1が「H」レベルと
なり、それ以外の場合には出力端子c1は「L」
レベルとなる。同様に、第2の論理積ゲート回路
2については、入力端子a2および入力端子b2
の両方が「H」レベルとなつたときのみ出力端子
c2が「H」レベルとなり、それ以外の場合には
出力端子c2は「L」レベルとなる。
子a1および入力端子b1の両方が「H」レベル
となつたときのみ出力端子c1が「H」レベルと
なり、それ以外の場合には出力端子c1は「L」
レベルとなる。同様に、第2の論理積ゲート回路
2については、入力端子a2および入力端子b2
の両方が「H」レベルとなつたときのみ出力端子
c2が「H」レベルとなり、それ以外の場合には
出力端子c2は「L」レベルとなる。
第1の論理積ゲート回路1の出力端子c1は第
1のインバータ3を介して第2の論理積ゲート回
路2の一方の入力端子b2に接続されている。ま
た、第2の論理積ゲート回路2の出力端子c2は
第2のインバータ4を介して第1の論理積ゲート
回路1の一方の入力端子b1に接続されている。
これらのインバータ3および4は、たとえばその
インバータ回路を構成するnチヤネル形トランジ
スタのチヤネル幅を大きく、またpチヤネル形ト
ランジスタのチヤネル幅を小さくすることによつ
て論理しきい値が低く設定されたものである。た
とえばこの論理しきい値は、電源電圧をVCCとす
ると、0.3VCCに設定されている。
1のインバータ3を介して第2の論理積ゲート回
路2の一方の入力端子b2に接続されている。ま
た、第2の論理積ゲート回路2の出力端子c2は
第2のインバータ4を介して第1の論理積ゲート
回路1の一方の入力端子b1に接続されている。
これらのインバータ3および4は、たとえばその
インバータ回路を構成するnチヤネル形トランジ
スタのチヤネル幅を大きく、またpチヤネル形ト
ランジスタのチヤネル幅を小さくすることによつ
て論理しきい値が低く設定されたものである。た
とえばこの論理しきい値は、電源電圧をVCCとす
ると、0.3VCCに設定されている。
第1の論理積ゲート回路1の他方の入力端子a
1にはインバータ61,62を介してクロツク信
号線CLKが接続され、第2の論理積ゲート回路
2の他方の入力端子a2には第3のインバータ5
およびインバータ61,62を介してクロツク信
号線CLKが接続されている。
1にはインバータ61,62を介してクロツク信
号線CLKが接続され、第2の論理積ゲート回路
2の他方の入力端子a2には第3のインバータ5
およびインバータ61,62を介してクロツク信
号線CLKが接続されている。
第2図に示すように、クロツク信号線CLKに、
「H」レベルと「L」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第1の論
理積ゲート回路1の出力端子c1にはクロツク信
号の少しなまつた波形の信号が現われ、第2の論
理積ゲート回路2の出力端子c2にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。これらの信号の発生の原理は従来例と同様で
あるが、インバータ3の論理しきい値3aが低い
ので、インバータ3が出力端子c1の信号の低い
レベルにおいて反転し、このため、出力端子c2
の信号の「L」レベルから「H」レベルへの反転
が遅延し、3bにおいて反転する。また、インバ
ータ4の論理しきい値4aが低いので、インバー
タ4が出力端子c2の信号の低いレベルにおいて
反転し、このため、出力端子c1の信号の「L」
レベルから「H」レベルへの反転が遅延し、4b
において反転する。
「H」レベルと「L」レベルが同時間ずつ交互に
繰返されるクロツク信号を入力すると、第1の論
理積ゲート回路1の出力端子c1にはクロツク信
号の少しなまつた波形の信号が現われ、第2の論
理積ゲート回路2の出力端子c2にはクロツク信
号を反転した波形の少しなまつた信号が現われ
る。これらの信号の発生の原理は従来例と同様で
あるが、インバータ3の論理しきい値3aが低い
ので、インバータ3が出力端子c1の信号の低い
レベルにおいて反転し、このため、出力端子c2
の信号の「L」レベルから「H」レベルへの反転
が遅延し、3bにおいて反転する。また、インバ
ータ4の論理しきい値4aが低いので、インバー
タ4が出力端子c2の信号の低いレベルにおいて
反転し、このため、出力端子c1の信号の「L」
レベルから「H」レベルへの反転が遅延し、4b
において反転する。
このようにインバータ3および4の論理しきい
値を低く設定して出力端子c1の信号および出力
端子c2の信号の「L」レベルから「H」レベル
への反転を遅らせることによつて、両信号の0レ
ベルでない部分がオーバラツプする時間T1を短
縮することができ、互いにオーバラツプする時間
が短い理想的なクロツク信号を発生させることが
できる。
値を低く設定して出力端子c1の信号および出力
端子c2の信号の「L」レベルから「H」レベル
への反転を遅らせることによつて、両信号の0レ
ベルでない部分がオーバラツプする時間T1を短
縮することができ、互いにオーバラツプする時間
が短い理想的なクロツク信号を発生させることが
できる。
なお、上記実施例においては、インバータ3,
4を構成するトランジスタのチヤネル幅を変える
ことでインバータ3,4の論理しきい値を低く設
定しているが、チヤネル長を変える等、他の方法
によつて論理しきい値を低く設定してもよい。
4を構成するトランジスタのチヤネル幅を変える
ことでインバータ3,4の論理しきい値を低く設
定しているが、チヤネル長を変える等、他の方法
によつて論理しきい値を低く設定してもよい。
また、上記実施例においては、1つのクロツク
信号から2つのクロツク信号を発生する回路につ
いて示したが、論理積ゲート回路を3つ以上設
け、インバータを4つ以上設けて、3つ以上のク
ロツク信号を発生する回路としてもよい。
信号から2つのクロツク信号を発生する回路につ
いて示したが、論理積ゲート回路を3つ以上設
け、インバータを4つ以上設けて、3つ以上のク
ロツク信号を発生する回路としてもよい。
さらに、この発明は、クロツク信号を発生する
場合に限らず、クロツク信号以外の周期信号を発
生する場合にも適用される。
場合に限らず、クロツク信号以外の周期信号を発
生する場合にも適用される。
[発明の効果]
以上のようにこの発明によれば、反転回路の論
理しきい値を変えることによつて出力信号が互い
にオーバラツプする時間が短縮されるので、発生
する周期信号で制御される回路の誤動作が低減さ
れる。
理しきい値を変えることによつて出力信号が互い
にオーバラツプする時間が短縮されるので、発生
する周期信号で制御される回路の誤動作が低減さ
れる。
第1図はこの発明の一実施例の回路図、第2図
は同実施例の入力信号および出力信号の波形図、
第3図は従来のクロツク信号発生回路の回路図、
第4図は従来のクロツク信号発生回路の入力信号
および出力信号の波形図である。 図において、1は第1の論理積ゲート回路、2
は第2の論理積ゲート回路、3は第1のインバー
タ、4は第2のインバータ、5は第3のインバー
タ、CLKはクロツク信号線、c1,c2は出力
端子である。なお、各図中同一符号は同一または
相当部分を示す。
は同実施例の入力信号および出力信号の波形図、
第3図は従来のクロツク信号発生回路の回路図、
第4図は従来のクロツク信号発生回路の入力信号
および出力信号の波形図である。 図において、1は第1の論理積ゲート回路、2
は第2の論理積ゲート回路、3は第1のインバー
タ、4は第2のインバータ、5は第3のインバー
タ、CLKはクロツク信号線、c1,c2は出力
端子である。なお、各図中同一符号は同一または
相当部分を示す。
Claims (1)
- 【特許請求の範囲】 1 第1の論理積ゲート回路、第2の論理積ゲー
ト回路、第1の反転回路、第2の反転回路、およ
び第3の反転回路を少なくとも有し、前記第1の
論理積ゲート回路には前記第2の論理積ゲート回
路の出力信号が前記第2の反転回路を介して入力
されるとともに周期信号が入力され、また前記第
2の論理積ゲート回路には前記第1の論理積ゲー
ト回路の出力信号が前記第1の反転回路を介して
入力されるとともに前記周期信号が前記第3の反
転回路を介して入力され、互いに一方の論理積ゲ
ート回路の出力信号の反転により他方の論理積ゲ
ート回路の出力信号を反転させることによつて、
前記第1の論理積ゲート回路および前記第2の論
理積ゲート回路から互いに反転した周期信号が出
力される周期信号発生回路において、 前記第1の反転回路および第2の反転回路の論
理しきい値を低くまたは高く設定することによつ
て、互いに一方の論理積ゲート回路の出力信号の
反転による他方の論理積ゲート回路の出力信号の
反転時期を遅らせたことを特徴とする周期信号発
生回路。 2 前記第1の論理積ゲート回路および第2の論
理積ゲート回路は、互いに一方の論理積ゲート回
路の出力信号が高レベルから低レベルに変化する
ことによつて他方の論理積ゲート回路の出力信号
が低レベルから高レベルに変化するものであり、
前記第1の反転回路および第2の反転回路の論理
しきい値は低く設定されていることを特徴とする
特許請求の範囲第1項記載の周期信号発生回路。 3 前記第1の反転回路および第2の反転回路の
論理しきい値は、電源電圧をVCCとすると、
0.3VCCに設定されていることを特徴とする特許請
求の範囲第1項または第2項記載の周期信号発生
回路。 4 前記周期信号はクロツク信号であることを特
徴とする特許請求の範囲第1項ないし第3項のい
ずれかに記載の周期信号発生回路。
Priority Applications (3)
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JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
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Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP61284647A JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
Publications (2)
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JPS63136815A JPS63136815A (ja) | 1988-06-09 |
JPH0473891B2 true JPH0473891B2 (ja) | 1992-11-24 |
Family
ID=17681173
Family Applications (1)
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JP61284647A Granted JPS63136815A (ja) | 1986-11-28 | 1986-11-28 | 周期信号発生回路 |
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- 1987-11-27 DE DE19873740362 patent/DE3740362A1/de active Granted
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