JPH063869B2 - パルス幅制御回路 - Google Patents
パルス幅制御回路Info
- Publication number
- JPH063869B2 JPH063869B2 JP60257148A JP25714885A JPH063869B2 JP H063869 B2 JPH063869 B2 JP H063869B2 JP 60257148 A JP60257148 A JP 60257148A JP 25714885 A JP25714885 A JP 25714885A JP H063869 B2 JPH063869 B2 JP H063869B2
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- JP
- Japan
- Prior art keywords
- pulse width
- channel transistor
- control circuit
- inverter
- width control
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はパルス幅制御回路に関し、特に相補形(以下C
MOS)インバータを用いたパルス幅制御回路に関す
る。
MOS)インバータを用いたパルス幅制御回路に関す
る。
従来、この種のパルス幅制御回路、特にパルス信号を入
力としそのパルス幅を広げることを目的とするパルス幅
制御回路は、通常、第4図に示す様に構成されている。
力としそのパルス幅を広げることを目的とするパルス幅
制御回路は、通常、第4図に示す様に構成されている。
第4図は従来のパルス幅制御回路の一例を示す回路図で
ある。同図において、入力信号は2入力ノア回路40の
一方の入力端に印加されると共に、偶数段(ここでは2
段)縦続接続されたインバータ列41にも印加され、こ
のインバータ列41の出力は2入力ノア回路40のもう
一方の入力端に接続される。2入力ノア回路40の出力
は更にインバータ42に接続され、出力信号を発生す
る。
ある。同図において、入力信号は2入力ノア回路40の
一方の入力端に印加されると共に、偶数段(ここでは2
段)縦続接続されたインバータ列41にも印加され、こ
のインバータ列41の出力は2入力ノア回路40のもう
一方の入力端に接続される。2入力ノア回路40の出力
は更にインバータ42に接続され、出力信号を発生す
る。
第5図は第4図のパルス幅制御回路の一使用例の動作を
示すタイミングチャートである。第4図におけるインバ
ータ列41出力の節点Bの電位波形は、入力信号のパル
スをインバータ列41による遅延時間分シフトした形で
表わされ、この信号と入力信号とのノア論理をとること
によってパルス幅は広げられ、更にインバータ42を通
すことにより、入力信号と同相でパルス幅の広げられた
出力信号を作ることができる。
示すタイミングチャートである。第4図におけるインバ
ータ列41出力の節点Bの電位波形は、入力信号のパル
スをインバータ列41による遅延時間分シフトした形で
表わされ、この信号と入力信号とのノア論理をとること
によってパルス幅は広げられ、更にインバータ42を通
すことにより、入力信号と同相でパルス幅の広げられた
出力信号を作ることができる。
なお、上述した従来回路において、逆相のパルスを入力
信号とする場合は、第4図におけるノア回路の部分をナ
ンド回路に置き換えることによって、同様にパルス幅を
広げることができる。
信号とする場合は、第4図におけるノア回路の部分をナ
ンド回路に置き換えることによって、同様にパルス幅を
広げることができる。
従来、パルス幅を広げるために用いるパルス幅制御回路
をCMOS回路で構成した場合、少なくとも10個のト
ランジスタを使用しなければならない。従って、より高
い集積度が要求されるLSIにおいては、パターン面積
が過大になるという欠点がある。
をCMOS回路で構成した場合、少なくとも10個のト
ランジスタを使用しなければならない。従って、より高
い集積度が要求されるLSIにおいては、パターン面積
が過大になるという欠点がある。
本発明によれば、入力信号が印加される第1の相補型イ
ンバータと、この第1の相補型インバータに縦続接続さ
れ出力信号を発生する第2の相補型インバータと、前記
入力信号が各各のゲートに印加されたPチャンネルトラ
ンジスタとNチャンネルトランジスタとを備え、前記P
チャンネルトランジスタとNチャンネルトランジスタの
各各のドレインは共通に容量負荷に接続され、前記Pチ
ャンネルトランジスタのソースは前記第1の相補型イン
バータの出力に接続され、前記Nチャンネルトランジス
タのソースは接地されたことを特徴とするパルス幅制御
回路、または前記Pチャンネルトランジスタのソースを
電源に接続し、前記Nチャンネルトランジスタのソース
を前記第1の相補型インバータの出力に接続したことを
特徴とするパルス幅制御回路が得られる。
ンバータと、この第1の相補型インバータに縦続接続さ
れ出力信号を発生する第2の相補型インバータと、前記
入力信号が各各のゲートに印加されたPチャンネルトラ
ンジスタとNチャンネルトランジスタとを備え、前記P
チャンネルトランジスタとNチャンネルトランジスタの
各各のドレインは共通に容量負荷に接続され、前記Pチ
ャンネルトランジスタのソースは前記第1の相補型イン
バータの出力に接続され、前記Nチャンネルトランジス
タのソースは接地されたことを特徴とするパルス幅制御
回路、または前記Pチャンネルトランジスタのソースを
電源に接続し、前記Nチャンネルトランジスタのソース
を前記第1の相補型インバータの出力に接続したことを
特徴とするパルス幅制御回路が得られる。
次に、本発明について、第1図,〜第3図を参照して説
明する。
明する。
第1図は本発明の第1の実施例を示す回路図、第2図は
第1の実施例の動作を示すタイミングチャート、第3図
は本発明の第2の実施例を示す回路図である。
第1の実施例の動作を示すタイミングチャート、第3図
は本発明の第2の実施例を示す回路図である。
第1の実施例は第1図に示すように、第1,第2のCM
OSインバータ1,2と、負荷容量可変回路3と、CM
OSインバータ3の出力端に接続されたコンデンサ(以
下C)4とからなる。CMOSインバータ1,負荷容量
可変回路3には共に入力信号が入力され、CMOSイン
バータ2は節点Aを通してCMOSインバータ1と縦続
接続され出力信号を発生する。また節点Aは負荷容量可
変回路3の電源電位供給源となっている。なおCMOS
インバータ1,2,3はそれぞれPチャンネルMOSF
ET(以下TP)とNチャンネルMOSFET(以下T
N)からなる一般的な回路で、例えばCMOSインバー
タ1はTP10とTN11とからなる。
OSインバータ1,2と、負荷容量可変回路3と、CM
OSインバータ3の出力端に接続されたコンデンサ(以
下C)4とからなる。CMOSインバータ1,負荷容量
可変回路3には共に入力信号が入力され、CMOSイン
バータ2は節点Aを通してCMOSインバータ1と縦続
接続され出力信号を発生する。また節点Aは負荷容量可
変回路3の電源電位供給源となっている。なおCMOS
インバータ1,2,3はそれぞれPチャンネルMOSF
ET(以下TP)とNチャンネルMOSFET(以下T
N)からなる一般的な回路で、例えばCMOSインバー
タ1はTP10とTN11とからなる。
続いて第2図を併用して第1の実施例の動作について説
明する。
明する。
入力信号の初期状態がローレベル0の場合、TP10,
TP30がオン状態、TN11,TN31がオフ状態と
なり、CMOSインバータ1出力の節点Aの電位はハイ
レベルVCCになっており、TP30を通してC4は充電
状態になっている。また、TN21はオン状態、TP2
0はオフ状態であるため出力信号はローレベル0になっ
ている。次に、入力信号がハイレベルVCCに変化する
と、それに追随してTN11とTP20およびTN31
がオンして、出力信号は速やかにハイレベルVCCとな
る。この時、C4に充電されていた電荷は、TN31が
オンするため速やかに接地電位へと放電される。再び入
力信号がローレベル0に変化すると、TP10とTP3
0がオンするためC4に電荷を充電し始める。このため
節点Aの電位はゆっくりとハイレベルVCCへと移行し、
CMOSインバータ2のしきい値電位まで上昇すると、
出力信号はローレベル0に変化する。つまり、本実施例
によれば、入力信号のパルスの上昇端では遅延時間が小
さく、入力信号のパルスの下降端では容量負荷に応じた
遅延時間を経て出力信号が下降するので大きな遅延時間
を得ることができる。
TP30がオン状態、TN11,TN31がオフ状態と
なり、CMOSインバータ1出力の節点Aの電位はハイ
レベルVCCになっており、TP30を通してC4は充電
状態になっている。また、TN21はオン状態、TP2
0はオフ状態であるため出力信号はローレベル0になっ
ている。次に、入力信号がハイレベルVCCに変化する
と、それに追随してTN11とTP20およびTN31
がオンして、出力信号は速やかにハイレベルVCCとな
る。この時、C4に充電されていた電荷は、TN31が
オンするため速やかに接地電位へと放電される。再び入
力信号がローレベル0に変化すると、TP10とTP3
0がオンするためC4に電荷を充電し始める。このため
節点Aの電位はゆっくりとハイレベルVCCへと移行し、
CMOSインバータ2のしきい値電位まで上昇すると、
出力信号はローレベル0に変化する。つまり、本実施例
によれば、入力信号のパルスの上昇端では遅延時間が小
さく、入力信号のパルスの下降端では容量負荷に応じた
遅延時間を経て出力信号が下降するので大きな遅延時間
を得ることができる。
次に、上述の入力信号と逆相のパルス信号を入力信号と
した第2の実施例について説明する。
した第2の実施例について説明する。
第2の実施例が上述の第1の実施例と異なる点は、第3
図に示すようにCMOSインバータ1出力の節点A′を
負荷容量可変回路3の接地電位供給源として接続した点
である。第2の実施例の回路動作は、上述の第1の実施
例の説明においてハイレベルとローレベル、TP10と
TN11、TP20とTN21、TP30とTN31、
充電と放電、電源と接地をそれぞれ置き換えることによ
って説明でき、入力信号のパルスの上昇端での遅延時間
は大きく、入力信号のパルスの下降端での遅延時間は小
さいものとなることは明らかである。
図に示すようにCMOSインバータ1出力の節点A′を
負荷容量可変回路3の接地電位供給源として接続した点
である。第2の実施例の回路動作は、上述の第1の実施
例の説明においてハイレベルとローレベル、TP10と
TN11、TP20とTN21、TP30とTN31、
充電と放電、電源と接地をそれぞれ置き換えることによ
って説明でき、入力信号のパルスの上昇端での遅延時間
は大きく、入力信号のパルスの下降端での遅延時間は小
さいものとなることは明らかである。
以上説明した様に本発明は、6個のトランジスタと1個
のコンデンサを用いるだけで従来例と同様にパルス幅を
広げる機能を持った遅延回路を構成することができ、ま
た容量負荷の大きさを適宜調整することによって任意の
幅をもつパルス信号を出力することができるので、CM
OSLSIにおいてパターンの縮小化の面で非常に大き
い効果がある。
のコンデンサを用いるだけで従来例と同様にパルス幅を
広げる機能を持った遅延回路を構成することができ、ま
た容量負荷の大きさを適宜調整することによって任意の
幅をもつパルス信号を出力することができるので、CM
OSLSIにおいてパターンの縮小化の面で非常に大き
い効果がある。
第1図は本発明の第1の実施例を示す回路図、第2図は
第1の実施例の動作を示すタイミングチャート、第3図
は本発明の第2の実施例を示す回路図、第4図は従来の
パルス幅制御回路の一例を示す回路図、第5図は第4図
のパルス幅制御回路の一使用例の動作を示すタイミング
チャートである。 1,2…CMOSインバータ、3…負荷容量可変回路、
4…コンデンサ(C)、10,20,30…Pチャンネ
ルMOSFET(TP)、11,21,31…Nチャン
ネルMOSFET(TN)、40…2入力ノア回路、4
1…インバータ列、42…インバータ。
第1の実施例の動作を示すタイミングチャート、第3図
は本発明の第2の実施例を示す回路図、第4図は従来の
パルス幅制御回路の一例を示す回路図、第5図は第4図
のパルス幅制御回路の一使用例の動作を示すタイミング
チャートである。 1,2…CMOSインバータ、3…負荷容量可変回路、
4…コンデンサ(C)、10,20,30…Pチャンネ
ルMOSFET(TP)、11,21,31…Nチャン
ネルMOSFET(TN)、40…2入力ノア回路、4
1…インバータ列、42…インバータ。
Claims (2)
- 【請求項1】入力信号が印加される第1の相補型インバ
ータと、この第1の相補型インバータに縦続接続され出
力信号を発生する第2の相補型インバータと、前記入力
信号が各各のゲートに印加されたPチャンネルトランジ
スタとNチャンネルトランジスタとを備え、前記Pチャ
ンネルトランジスタとNチャンネルトランジスタの各各
のドレインは共通に容量負荷に接続され、前記Pチャン
ネルトランジスタのソースは前記第1の相補型インバー
タの出力に接続され、前記Nチャンネルトランジスタの
ソースは接地されたことを特徴とするパルス幅制御回
路。 - 【請求項2】特許請求の範囲第(1)項記載のパルス幅制
御回路において、前記Pチャンネルトランジスタのソー
スを電源に接続し、前記Nチャンネルトランジスタのソ
ースを前記第1の相補型インバータの出力に接続したこ
とを特徴とするパルス幅制御回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60257148A JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62117411A JPS62117411A (ja) | 1987-05-28 |
JPH063869B2 true JPH063869B2 (ja) | 1994-01-12 |
Family
ID=17302377
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60257148A Expired - Lifetime JPH063869B2 (ja) | 1985-11-15 | 1985-11-15 | パルス幅制御回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH063869B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH02189020A (ja) * | 1989-01-18 | 1990-07-25 | Mitsubishi Electric Corp | 遅延素子 |
CN115913173B (zh) * | 2023-02-07 | 2023-05-23 | 成都明夷电子科技有限公司 | 一种消除切换过冲的衰减器及方法 |
-
1985
- 1985-11-15 JP JP60257148A patent/JPH063869B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPS62117411A (ja) | 1987-05-28 |
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