JPH04348611A - パルス発生回路 - Google Patents
パルス発生回路Info
- Publication number
- JPH04348611A JPH04348611A JP3120617A JP12061791A JPH04348611A JP H04348611 A JPH04348611 A JP H04348611A JP 3120617 A JP3120617 A JP 3120617A JP 12061791 A JP12061791 A JP 12061791A JP H04348611 A JPH04348611 A JP H04348611A
- Authority
- JP
- Japan
- Prior art keywords
- power supply
- supply voltage
- signal
- channel mosfet
- output
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000001514 detection method Methods 0.000 claims abstract description 11
- 239000004065 semiconductor Substances 0.000 claims abstract description 5
- 101150103383 phiA gene Proteins 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 7
- 230000008094 contradictory effect Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 230000001052 transient effect Effects 0.000 description 1
Landscapes
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明はパルス発生回路に関し、
特に、１パルス信号入力に対応して、相互にアクティブ
期間の異なる複数のパルス信号を出力するパルス発生回
路に関する。
特に、１パルス信号入力に対応して、相互にアクティブ
期間の異なる複数のパルス信号を出力するパルス発生回
路に関する。
【０００２】
【従来の技術】従来の、この種のパルス発生回路の回路
図を図３に示す。また、図４に示されるのは、この従来
のパルス発生回路の動作を示すタイミング図である。
図を図３に示す。また、図４に示されるのは、この従来
のパルス発生回路の動作を示すタイミング図である。
【０００３】図３に示されるように、このパルス発生回
路はインバータ１４および１７〜２１と、ＮＡＮＤ回路
１５および１６とにより構成されており、入力信号φが
ハイレベルの時には、出力信号φＡ はハイレベル、出
力信号φＢ はロウレベルとなっている。
路はインバータ１４および１７〜２１と、ＮＡＮＤ回路
１５および１６とにより構成されており、入力信号φが
ハイレベルの時には、出力信号φＡ はハイレベル、出
力信号φＢ はロウレベルとなっている。
【０００４】入力信号φがハイレベルからロウレベルに
変化する時には、出力信号φＡ は、ＮＡＮＤ回路１５
およびインバータ１７による信号伝播時間を介して、時
間Ｔ１ だけ遅延してロウレベルに変化し、また、出力
信号φＢ は、インバータ１８、１９および２０とＮＡ
ＮＤ回路１６による信号伝播時間を介して、出力信号φ
Ａ よりも更に時間Ｔ２ だけ遅延してハイレベルに変
化する。同様に、入力信号φがロウレベルからハイレベ
ルに変化する時には、出力信号φＢ は、時間Ｔ１ だ
け遅延してロウレベルに変化し、出力信号φＡ は、出
力信号φＢ よりも更に時間Ｔ２ だけ遅延してハイレ
ベルに変化する。この場合における入力信号φ、出力信
号φＡ およびφＢ のタイミング関係は、図４のタイ
ミング図に明示されているとうりである。
変化する時には、出力信号φＡ は、ＮＡＮＤ回路１５
およびインバータ１７による信号伝播時間を介して、時
間Ｔ１ だけ遅延してロウレベルに変化し、また、出力
信号φＢ は、インバータ１８、１９および２０とＮＡ
ＮＤ回路１６による信号伝播時間を介して、出力信号φ
Ａ よりも更に時間Ｔ２ だけ遅延してハイレベルに変
化する。同様に、入力信号φがロウレベルからハイレベ
ルに変化する時には、出力信号φＢ は、時間Ｔ１ だ
け遅延してロウレベルに変化し、出力信号φＡ は、出
力信号φＢ よりも更に時間Ｔ２ だけ遅延してハイレ
ベルに変化する。この場合における入力信号φ、出力信
号φＡ およびφＢ のタイミング関係は、図４のタイ
ミング図に明示されているとうりである。
【０００５】以上のように、従来のパルス発生回路にお
いては、入力信号φに対応して、出力信号φＡ および
φＢ は、時間帯Ｔ２ の間においては、共にロウレベ
ルの状態を保持しており、相互にハイレベルの状態とな
ることはない。
いては、入力信号φに対応して、出力信号φＡ および
φＢ は、時間帯Ｔ２ の間においては、共にロウレベ
ルの状態を保持しており、相互にハイレベルの状態とな
ることはない。
【０００６】
【発明が解決しようとする課題】上述した従来のパルス
発生回路においては、その出力信号を他の論理回路に対
する制御信号として用いた場合には、出力信号が共にア
クティブでない時間区間を長くとると、出力信号のアク
ティブ期間が短かくなり、電源電圧が低電圧の状態にお
いては、前記論理回路を高周波にて動作させることが困
難となる。
発生回路においては、その出力信号を他の論理回路に対
する制御信号として用いた場合には、出力信号が共にア
クティブでない時間区間を長くとると、出力信号のアク
ティブ期間が短かくなり、電源電圧が低電圧の状態にお
いては、前記論理回路を高周波にて動作させることが困
難となる。
【０００７】また、逆に、出力信号が共にアクティブで
ない期間が短かくなると、前記論理回路内の過渡特性に
より、パルス発生回路の出力信号が、論理回路内で共に
アクティブである期間が存在するようになる。この場合
、電源電圧が高くなると、論理回路を構成するトランジ
スタの信号伝播時間が短かくなるため、前述の出力信号
が共にアクティブである期間に、論理回路内でデータの
突抜けなどの誤動作が発生する。
ない期間が短かくなると、前記論理回路内の過渡特性に
より、パルス発生回路の出力信号が、論理回路内で共に
アクティブである期間が存在するようになる。この場合
、電源電圧が高くなると、論理回路を構成するトランジ
スタの信号伝播時間が短かくなるため、前述の出力信号
が共にアクティブである期間に、論理回路内でデータの
突抜けなどの誤動作が発生する。
【０００８】このように、従来のパルス発生回路におい
ては、その出力信号を他の論理回路の制御信号として使
用する場合、低電圧動作時においては、出力信号が共に
アクティブでない時間帯を短かくし、高電圧動作時にお
いては、出力信号が共にアクティブでない時間帯を長く
する方がよいという、相互に、相反する条件が要求され
るという欠点がある。
ては、その出力信号を他の論理回路の制御信号として使
用する場合、低電圧動作時においては、出力信号が共に
アクティブでない時間帯を短かくし、高電圧動作時にお
いては、出力信号が共にアクティブでない時間帯を長く
する方がよいという、相互に、相反する条件が要求され
るという欠点がある。
【０００９】
【課題を解決するための手段】本発明のパルス発生回路
は、入力パルス信号を受けて、半導体回路素子の信号伝
播時間に起因する遅延特性を利用し、相互にアクティブ
の状態となる時間帯が異なる複数のパルス信号を生成し
て出力するパルス発生回路において、電源電圧のレベル
変動を検出して、所定のレベル検出信号を出力する電源
電圧検出回路と、前記レベル検出信号の入力に対応して
、前記入力パルス信号に対する半導体回路素子の信号伝
播時間に起因する遅延特性を、適宜に切替制御する手段
とを備えて構成される。
は、入力パルス信号を受けて、半導体回路素子の信号伝
播時間に起因する遅延特性を利用し、相互にアクティブ
の状態となる時間帯が異なる複数のパルス信号を生成し
て出力するパルス発生回路において、電源電圧のレベル
変動を検出して、所定のレベル検出信号を出力する電源
電圧検出回路と、前記レベル検出信号の入力に対応して
、前記入力パルス信号に対する半導体回路素子の信号伝
播時間に起因する遅延特性を、適宜に切替制御する手段
とを備えて構成される。
【００１０】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１１】図１は本発明の一実施例を示すブロック図
である。図１に示されるように、本実施例は、インバー
タ１、３、８および１０〜１２と、ＮＡＮＤ回路２およ
び９と、ＰチャネルＭＯＳＦＥＴ４と、ＮチャネルＭＯ
ＳＦＥＴ５〜７と、電源電圧検出回路１３とを備えて構
成される。また、図２（ａ）および（ｂ）に示されるの
は、本実施例の動作を示す入出力信号のタイミング図で
ある。
である。図１に示されるように、本実施例は、インバー
タ１、３、８および１０〜１２と、ＮＡＮＤ回路２およ
び９と、ＰチャネルＭＯＳＦＥＴ４と、ＮチャネルＭＯ
ＳＦＥＴ５〜７と、電源電圧検出回路１３とを備えて構
成される。また、図２（ａ）および（ｂ）に示されるの
は、本実施例の動作を示す入出力信号のタイミング図で
ある。
【００１２】図１において、電源電圧の高い場合には、
電源電圧検出回路１３において当該電源電圧レベルが検
出されており、電源電圧検出回路１３の出力はロウレベ
ルにて出力され、ＮチャネルＭＯＳＦＥＴ７のゲートに
入力される。これにより、ＮチャネルＭＯＳＦＥＴ７は
オフ状態となり、ＰチャネルＭＯＳＦＥＴ４およびＮチ
ャネルＭＯＳＦＥＴ５のみが動作状態となって、これら
のＭＯＳＦＥＴによりインバータが構成される。
電源電圧検出回路１３において当該電源電圧レベルが検
出されており、電源電圧検出回路１３の出力はロウレベ
ルにて出力され、ＮチャネルＭＯＳＦＥＴ７のゲートに
入力される。これにより、ＮチャネルＭＯＳＦＥＴ７は
オフ状態となり、ＰチャネルＭＯＳＦＥＴ４およびＮチ
ャネルＭＯＳＦＥＴ５のみが動作状態となって、これら
のＭＯＳＦＥＴによりインバータが構成される。
【００１３】従って、入力信号φがハイレベルの時には
、出力信号φＡ はハイレベル、出力信号φＢ はロウ
レベルとなり、また、入力信号φがロウレベルに変化す
ると、出力信号φＡ は、ＮＡＮＤ回路２およびインバ
ータ３の信号伝播時間を介して、時間Ｔ１ だけ遅延し
てロウレベルとなり、出力信号φＢ は、ＮＡＮＤ回路
９およびインバータ８および９と、ＰチャネルＭＯＳＦ
ＥＴ４およびＮチャネルＭＯＳＦＥＴ５により構成され
るインバータの信号伝播時間を介して、出力信号φＡ
より更に時間Ｔ２ だけ遅延してハイレベルとなる。同
様に、入力信号φがロウレベルからハイレベルに変化す
ると、出力信号φＢ は、時間Ｔ１ だけ遅延してロウ
レベルとなり、出力信号φＡ は、出力信号φＢ より
更に時間Ｔ２ だけ遅延してハイレベルとなる。この時
、出力信号φＡ およびφＢ が、それぞれ個別にハイ
レベルの状態にある時間帯は、図２（ａ）に示されるよ
うに、時間帯Ｔ３ である。
、出力信号φＡ はハイレベル、出力信号φＢ はロウ
レベルとなり、また、入力信号φがロウレベルに変化す
ると、出力信号φＡ は、ＮＡＮＤ回路２およびインバ
ータ３の信号伝播時間を介して、時間Ｔ１ だけ遅延し
てロウレベルとなり、出力信号φＢ は、ＮＡＮＤ回路
９およびインバータ８および９と、ＰチャネルＭＯＳＦ
ＥＴ４およびＮチャネルＭＯＳＦＥＴ５により構成され
るインバータの信号伝播時間を介して、出力信号φＡ
より更に時間Ｔ２ だけ遅延してハイレベルとなる。同
様に、入力信号φがロウレベルからハイレベルに変化す
ると、出力信号φＢ は、時間Ｔ１ だけ遅延してロウ
レベルとなり、出力信号φＡ は、出力信号φＢ より
更に時間Ｔ２ だけ遅延してハイレベルとなる。この時
、出力信号φＡ およびφＢ が、それぞれ個別にハイ
レベルの状態にある時間帯は、図２（ａ）に示されるよ
うに、時間帯Ｔ３ である。
【００１４】次に、電源電圧が低電圧の状態においては
、電源電圧検出回路１３の出力はハイレベルとなり、Ｎ
チャネルＭＯＳＦＥＴ７はオンの状態となって、Ｐチャ
ネルＭＯＳＦＥＴ４、ＮチャネルＭＯＳＦＥＴ５、６お
よび７によりインバータが構成される。このインバータ
は、前述の電源電圧が高電圧の場合に比較して、出力が
ロウレベルに変化する時の能力が向上されており、信号
伝播時間が短かい特性を有している。この場合における
入出力信号φ、φＡ およびφＢ のタイミング関係は
、図２（ｂ）に示されるとうりである。即ち、入力信号
φがハイレベルからロウレベルに変化する場合には、前
述のインバータの信号伝播時間の短縮により、出力信号
φＢ の出力信号φＡに対する遅延時間Ｔ２ａは、前記
遅延時間Ｔ２ よりも小さくなり、出力信号φＢ がハ
イレベルの状態にある時間帯Ｔ３ａは、前記時間帯Ｔ３
よりも大きくなる。
、電源電圧検出回路１３の出力はハイレベルとなり、Ｎ
チャネルＭＯＳＦＥＴ７はオンの状態となって、Ｐチャ
ネルＭＯＳＦＥＴ４、ＮチャネルＭＯＳＦＥＴ５、６お
よび７によりインバータが構成される。このインバータ
は、前述の電源電圧が高電圧の場合に比較して、出力が
ロウレベルに変化する時の能力が向上されており、信号
伝播時間が短かい特性を有している。この場合における
入出力信号φ、φＡ およびφＢ のタイミング関係は
、図２（ｂ）に示されるとうりである。即ち、入力信号
φがハイレベルからロウレベルに変化する場合には、前
述のインバータの信号伝播時間の短縮により、出力信号
φＢ の出力信号φＡに対する遅延時間Ｔ２ａは、前記
遅延時間Ｔ２ よりも小さくなり、出力信号φＢ がハ
イレベルの状態にある時間帯Ｔ３ａは、前記時間帯Ｔ３
よりも大きくなる。
【００１５】以上の動作により、出力信号φＢ は、電
源電圧が低下した場合には、ハイレベルにある時間帯を
長くし、出力信号φＡ およびφＢ を他の論理回路の
制御信号として用いた場合に、より高周波における動作
を容易にすることができるとともに、電源電圧が高くな
った場合には、出力信号φＡ およびφＢ が共にロウ
レベルである時間帯を長くして、前述の論理回路の誤動
作を防止することが可能となる。
源電圧が低下した場合には、ハイレベルにある時間帯を
長くし、出力信号φＡ およびφＢ を他の論理回路の
制御信号として用いた場合に、より高周波における動作
を容易にすることができるとともに、電源電圧が高くな
った場合には、出力信号φＡ およびφＢ が共にロウ
レベルである時間帯を長くして、前述の論理回路の誤動
作を防止することが可能となる。
【００１６】
【発明の効果】以上説明したように、本発明は、相互に
異なる複数のパルス信号を発生するパルス発生回路にお
いて、電源電圧の変動に対応して、出力パルス信号のア
クティブである時間帯を切替制御することにより、この
パルス信号を他の論理回路に対する制御信号として用い
た場合に、当該論理回路の動作電源電圧範囲を拡大させ
、より安定した機能を発揮させることができるという効
果がある。
異なる複数のパルス信号を発生するパルス発生回路にお
いて、電源電圧の変動に対応して、出力パルス信号のア
クティブである時間帯を切替制御することにより、この
パルス信号を他の論理回路に対する制御信号として用い
た場合に、当該論理回路の動作電源電圧範囲を拡大させ
、より安定した機能を発揮させることができるという効
果がある。
【図１】本発明の一実施例を示す回路図である。
【図２】本実施例の動作を示す信号のタイミング図であ
る。
る。
【図３】従来例を示す回路図である。
【図４】従来例の動作を示す信号のタイミング図である
。
。
１、３、８、１０〜１２、１４、１７〜２１ イ
ンバータ ２、９、１５、１６ ＮＡＮＤ回路４ Ｐ
チャネルＭＯＳＦＥＴ ５〜７ ＮチャネルＭＯＳＦＥＴ１３ 電
源電圧検出回路
ンバータ ２、９、１５、１６ ＮＡＮＤ回路４ Ｐ
チャネルＭＯＳＦＥＴ ５〜７ ＮチャネルＭＯＳＦＥＴ１３ 電
源電圧検出回路
Claims (1)
- 【請求項１】 入力パルス信号を受けて、半導体回路
素子の信号伝播時間に起因する遅延特性を利用し、相互
にアクティブの状態となる時間帯が異なる複数のパルス
信号を生成して出力するパルス発生回路において、電源
電圧のレベル変動を検出して、所定のレベル検出信号を
出力する電源電圧検出回路と、前記レベル検出信号の入
力に対応して、前記入力パルス信号に対する半導体回路
素子の信号伝播時間に起因する遅延特性を、適宜に切替
制御する手段と、を備えることを特徴とするパルス発生
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120617A JPH04348611A (ja) | 1991-05-27 | 1991-05-27 | パルス発生回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3120617A JPH04348611A (ja) | 1991-05-27 | 1991-05-27 | パルス発生回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04348611A true JPH04348611A (ja) | 1992-12-03 |
Family
ID=14790679
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3120617A Pending JPH04348611A (ja) | 1991-05-27 | 1991-05-27 | パルス発生回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04348611A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180321A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | クロック信号発生回路 |
| JPH03102911A (ja) * | 1989-09-18 | 1991-04-30 | Nec Corp | クロック信号発生回路 |
-
1991
- 1991-05-27 JP JP3120617A patent/JPH04348611A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60180321A (ja) * | 1984-02-28 | 1985-09-14 | Nec Corp | クロック信号発生回路 |
| JPH03102911A (ja) * | 1989-09-18 | 1991-04-30 | Nec Corp | クロック信号発生回路 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970805 |