JPH0280985A - デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在lsiテスタ - Google Patents
デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在lsiテスタInfo
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- JPH0280985A JPH0280985A JP63232432A JP23243288A JPH0280985A JP H0280985 A JPH0280985 A JP H0280985A JP 63232432 A JP63232432 A JP 63232432A JP 23243288 A JP23243288 A JP 23243288A JP H0280985 A JPH0280985 A JP H0280985A
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- control circuit
- phase control
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はLSIテスタのタイミング発生器に係り、特に
、アナログ・ディジタル混在LSIを試験するのに好適
なデュアルレートタイミング発生器の位相制御回路に関
する。
、アナログ・ディジタル混在LSIを試験するのに好適
なデュアルレートタイミング発生器の位相制御回路に関
する。
アナログ・デジタル混在LSIを試験するアナディジテ
スタには、異なる周波数を高分解能で設定できる2台以
上のタイミング発生器(クロック発生器でもよい)が必
要である。しかし、従来は、2台のタイミング発生器間
の位相関係を制御していなかったため、被試験ICから
テスタに取り込まれるデータの位相が毎回具なり、デー
タ処理が煩雑であった。
スタには、異なる周波数を高分解能で設定できる2台以
上のタイミング発生器(クロック発生器でもよい)が必
要である。しかし、従来は、2台のタイミング発生器間
の位相関係を制御していなかったため、被試験ICから
テスタに取り込まれるデータの位相が毎回具なり、デー
タ処理が煩雑であった。
例えば、1987年アイ・イー・イー・イー・インター
ナショナル・テスト・カンフアレシス1122頁の「同
期試験システム構成を使用した擬似非同期試験」 (I
EEE Te5t Conferencre、”P
SEUDO−ASYNCHRONOUS TESTI
NG USING ASYNCHRONOUS
TEST SYSTEM ARCHITECTUR
E”)に記載されている従来技術では、1台のマスター
クロックを分周して複数のレー1−(RATE)を発生
している。この方式では、各々のレートの位相を制御す
ることは容易であるが、各々のレートの周波数を細かく
設定することが困難である。すなわち、マスタークロッ
クの周期の整数倍が各レートの周期分解能となるため、
たとえばマスタークロックの周波数が1GHzであった
としても周期分解能は1闇となる。この場合、発生した
い周波数をIOM服近辺とするなら、この分解能で設定
可能な値は、100n100n5=10,99ns=1
0.101101O−,101ns=9.900990
0−のみで。
ナショナル・テスト・カンフアレシス1122頁の「同
期試験システム構成を使用した擬似非同期試験」 (I
EEE Te5t Conferencre、”P
SEUDO−ASYNCHRONOUS TESTI
NG USING ASYNCHRONOUS
TEST SYSTEM ARCHITECTUR
E”)に記載されている従来技術では、1台のマスター
クロックを分周して複数のレー1−(RATE)を発生
している。この方式では、各々のレートの位相を制御す
ることは容易であるが、各々のレートの周波数を細かく
設定することが困難である。すなわち、マスタークロッ
クの周期の整数倍が各レートの周期分解能となるため、
たとえばマスタークロックの周波数が1GHzであった
としても周期分解能は1闇となる。この場合、発生した
い周波数をIOM服近辺とするなら、この分解能で設定
可能な値は、100n100n5=10,99ns=1
0.101101O−,101ns=9.900990
0−のみで。
この間の周波数は発生することができない。アナ・ディ
ジテスタにおいては、周期分解能より周波数分解能が重
要であり、上述のような方式では不十分である。第4図
はA/D変換器を試験する場合の入力波形(f□)とク
ロック(f2)の関係を示したものである。この場合、
入力波形の周波数とクロックの周波数を f□= (M/N)f、 ・・・(1)
M:サイフル数 N:サンプリング数(M、Nは互いに 素な自然数) 数Nを16点で示しているが、実使用の場合では。
ジテスタにおいては、周期分解能より周波数分解能が重
要であり、上述のような方式では不十分である。第4図
はA/D変換器を試験する場合の入力波形(f□)とク
ロック(f2)の関係を示したものである。この場合、
入力波形の周波数とクロックの周波数を f□= (M/N)f、 ・・・(1)
M:サイフル数 N:サンプリング数(M、Nは互いに 素な自然数) 数Nを16点で示しているが、実使用の場合では。
より多くの点数を必要とするため、fl、 f2に設定
する周波数は、多くの端数が出る。したがって。
する周波数は、多くの端数が出る。したがって。
アナディジテスタにおける各々のタイミング発生器では
、高分解能な周波数設定が必要となることがわかる。
、高分解能な周波数設定が必要となることがわかる。
1987年アイ・イー・イー・イー・インターナショナ
ル・テスト・カンフアレシス3フ0頁〜375頁「高速
ミックストシグナルデバイス用のダイナミック試験シス
テムJ (IEEE Te5t Confere
nce “DynamicTest System
for High 5peed Mixed
Signal DevIQ e5 ” )記載の
別の従来技術では、2台のタイミング発生器(以下、T
Oという。)に夫々別個の周波数シンセサイザを設けて
、異なるマスタークロックを設定可能としている。しか
しながら、2台のTO間の位相制御に関しては考慮がな
されていない。すなわち、第3図の例において、テスタ
からの起動が■の時点でかかると、並べ換えたデータは
、立上りのゼロクロス点から始まるが、00のような時
点で起動がかかると、予想しにくい点で始まってしまう
ことになり、取込んだデータの位相が不明となる。よっ
て、データ処理の過程で位相状態を問題とするような試
験を行なう場合、余計な処理を行なう必要があり、テス
トが煩雑化してしまう。
ル・テスト・カンフアレシス3フ0頁〜375頁「高速
ミックストシグナルデバイス用のダイナミック試験シス
テムJ (IEEE Te5t Confere
nce “DynamicTest System
for High 5peed Mixed
Signal DevIQ e5 ” )記載の
別の従来技術では、2台のタイミング発生器(以下、T
Oという。)に夫々別個の周波数シンセサイザを設けて
、異なるマスタークロックを設定可能としている。しか
しながら、2台のTO間の位相制御に関しては考慮がな
されていない。すなわち、第3図の例において、テスタ
からの起動が■の時点でかかると、並べ換えたデータは
、立上りのゼロクロス点から始まるが、00のような時
点で起動がかかると、予想しにくい点で始まってしまう
ことになり、取込んだデータの位相が不明となる。よっ
て、データ処理の過程で位相状態を問題とするような試
験を行なう場合、余計な処理を行なう必要があり、テス
トが煩雑化してしまう。
上述した従来技術のうち、前者は、アナディジテスタの
周波数発生に対し細かい周波数設定が困難であるという
問題がある。また後者は、周波数設定に対する考慮はな
されているが、2台のTG間の位相制御に対しては配慮
がされておらず、取込まれたデータの位相が不定であり
、処理が混雑となる問題がある。
周波数発生に対し細かい周波数設定が困難であるという
問題がある。また後者は、周波数設定に対する考慮はな
されているが、2台のTG間の位相制御に対しては配慮
がされておらず、取込まれたデータの位相が不定であり
、処理が混雑となる問題がある。
本発明の課題は、上述した従来技術の問題点を解決し、
2台のTG間の位相検出を行ない取り込みデータの位相
制御を実現するデュアルレートタイミング発生器の位相
制御回路及びこれを使用したアナログ・ディジタル混在
LSIテスタを提供することにある。
2台のTG間の位相検出を行ない取り込みデータの位相
制御を実現するデュアルレートタイミング発生器の位相
制御回路及びこれを使用したアナログ・ディジタル混在
LSIテスタを提供することにある。
上記課題は、各々異なる周波数を発生する2台のタイミ
ング発生手段を備えるデュアルレートタイミング発生器
において、各タイミング発生手段の出力信号の立ち上が
りエツジによって相互の論理レベルを夫々トリガリング
する第1のトリガリング手段と、各タイミング発生手段
の出力信号の論理積をとる論理積手段と、前記第1のト
リガリング手段の各々の出力信号を前記論理積手段の出
力信号の立ち上がりエツジでトリガリングする第2のト
リガリング手段とで、位相制御回路を構成し、2台のタ
イミング発生手段の出力相互間の位相差を検出すること
で、達成される。
ング発生手段を備えるデュアルレートタイミング発生器
において、各タイミング発生手段の出力信号の立ち上が
りエツジによって相互の論理レベルを夫々トリガリング
する第1のトリガリング手段と、各タイミング発生手段
の出力信号の論理積をとる論理積手段と、前記第1のト
リガリング手段の各々の出力信号を前記論理積手段の出
力信号の立ち上がりエツジでトリガリングする第2のト
リガリング手段とで、位相制御回路を構成し、2台のタ
イミング発生手段の出力相互間の位相差を検出すること
で、達成される。
第1のトリガリング手段の出力を、第2のトリガリング
手段において論理積手段でトリガリングすると、第2の
トリガリング手段からは、2台のタイミング発生手段の
出力信号間の位相差が0となる時点を示す信号が出力さ
れる。従って、この位相差Oの検出信号を使用すること
で、各タイミング発生手段からパターン発生器等の後段
の装置へ出力されるタイミング信号が制御できる。例え
ば、各タイミング発生手段と後段のパターン発生器等と
の間に夫々ゲートを設け、これらのゲートを前記位相差
0検出信号で開く様にすると、後段のパターン発生器等
に位相の揃ったタイミング信号が伝達されることになる
。
手段において論理積手段でトリガリングすると、第2の
トリガリング手段からは、2台のタイミング発生手段の
出力信号間の位相差が0となる時点を示す信号が出力さ
れる。従って、この位相差Oの検出信号を使用すること
で、各タイミング発生手段からパターン発生器等の後段
の装置へ出力されるタイミング信号が制御できる。例え
ば、各タイミング発生手段と後段のパターン発生器等と
の間に夫々ゲートを設け、これらのゲートを前記位相差
0検出信号で開く様にすると、後段のパターン発生器等
に位相の揃ったタイミング信号が伝達されることになる
。
以下本発明の一実施例を第1図〜第3図を参照して説明
する。
する。
第3図は、本発明の一実施例に係るデュアルレートタイ
ミング発生器の位相制御回路を使用したアナ・ディジテ
スタのタイミング発生系のブロック構成図である。周波
数標準器17の出力信号は2台の周波数シンセサイザ1
8.19に入力され、各周波数シンセサイザ18.19
の出力信号(夫々周波数f1. f、)は夫々タイミン
グ発生器(TG)20.21に入力される0周波数シン
セサイザ18.19は1台の周波数標準器17により同
期がとられるため、各々の出力信号の周波数fitf2
は、相対的な変動が無いように設定される。
ミング発生器の位相制御回路を使用したアナ・ディジテ
スタのタイミング発生系のブロック構成図である。周波
数標準器17の出力信号は2台の周波数シンセサイザ1
8.19に入力され、各周波数シンセサイザ18.19
の出力信号(夫々周波数f1. f、)は夫々タイミン
グ発生器(TG)20.21に入力される0周波数シン
セサイザ18.19は1台の周波数標準器17により同
期がとられるため、各々の出力信号の周波数fitf2
は、相対的な変動が無いように設定される。
また、各TG20.21は夫々周波数シンセサイザ18
.19によって単独にマスタロック周波数f1. f2
を設定できるので、前記第(1)式の関係を容易に実現
できる。
.19によって単独にマスタロック周波数f1. f2
を設定できるので、前記第(1)式の関係を容易に実現
できる。
2台のTG20.21の間には、位相検出/スタート回
路22が設けられ、この位相検出/スタート回路22に
、TO20からRatel信号(”f□/niI n、
は自然数)が入力し、TG21からRa t e 2信
号(”f21 nil n、は自然数)が入力する。位
相検出/スタート回路22は。
路22が設けられ、この位相検出/スタート回路22に
、TO20からRatel信号(”f□/niI n、
は自然数)が入力し、TG21からRa t e 2信
号(”f21 nil n、は自然数)が入力する。位
相検出/スタート回路22は。
後述する様に、Ratel、2信号からGatel、2
信号を作成し、これをTO20,21内に設けた2人カ
アンドゲート10,11の一方の入力端子に夫々入力す
る。各アンドゲート10,11の他方の入力端子には夫
々Ratel、2信号が入力され、このアンドゲート1
0,11がGatel、2信号により開かれたとき、夫
々同期するRate’ 1.2信号を後段に配置された
DUTやパターン発生器、信号発生器等タイミング発生
器20.21と同期して動作させる必要がある装置に伝
達する。
信号を作成し、これをTO20,21内に設けた2人カ
アンドゲート10,11の一方の入力端子に夫々入力す
る。各アンドゲート10,11の他方の入力端子には夫
々Ratel、2信号が入力され、このアンドゲート1
0,11がGatel、2信号により開かれたとき、夫
々同期するRate’ 1.2信号を後段に配置された
DUTやパターン発生器、信号発生器等タイミング発生
器20.21と同期して動作させる必要がある装置に伝
達する。
第1図は1位相検出/スタート回路22の詳細構成図で
ある。位相検出/スタート回路22は、5個のD形フリ
ップフロップ(以下、FFと略す。
ある。位相検出/スタート回路22は、5個のD形フリ
ップフロップ(以下、FFと略す。
)1,2,3,4,5と、アンドゲート6と、オアゲー
ト7で構成される。尚、FFI〜5の信号伝播遅延時間
は夫々”I” p d 1〜5どし、テート(つ。
ト7で構成される。尚、FFI〜5の信号伝播遅延時間
は夫々”I” p d 1〜5どし、テート(つ。
7の信号伝播遅延時間は夫々T P d G。、′とす
る。、RateL(!号は、I? F 1の9人プロ・
]゛1人力アンドゲート6の一力の入力と、F F’
>−のグロ・・7り入力に印加され、Ra t a
2信号は、F F lのクロシ・り入力と、2人力アン
ドゲート(jの他方の入力ど、I=’ F 2の0人力
に印加される、第]−のトリガリング手段であるF J
’ ]とFFX−’ 2゜の次段には、第2のトリガリ
ング手I没であるF i−3と1?F4が配置され、両
F’F3,4・・9′、朔」ソン入力にはアンドゲート
6の出力信号がI−a 、jya 入れ、I” F 3
のD入力にはFFIのQ1出力、がV”lJ h+I
iされ、FF4のD入力にはF F’ 2のQ2出力が
111加さ、1シる。FF3.4の出力は選択手段であ
る2人勾オアゲーiへ7に入力される。F F E5の
人力にはハイレベル信号Hが印加されており、r; F
パ5のクロック人力にオアゲート7の出力が印加す、t
l、ζ、1、\る。
る。、RateL(!号は、I? F 1の9人プロ・
]゛1人力アンドゲート6の一力の入力と、F F’
>−のグロ・・7り入力に印加され、Ra t a
2信号は、F F lのクロシ・り入力と、2人力アン
ドゲート(jの他方の入力ど、I=’ F 2の0人力
に印加される、第]−のトリガリング手段であるF J
’ ]とFFX−’ 2゜の次段には、第2のトリガリ
ング手I没であるF i−3と1?F4が配置され、両
F’F3,4・・9′、朔」ソン入力にはアンドゲート
6の出力信号がI−a 、jya 入れ、I” F 3
のD入力にはFFIのQ1出力、がV”lJ h+I
iされ、FF4のD入力にはF F’ 2のQ2出力が
111加さ、1シる。FF3.4の出力は選択手段であ
る2人勾オアゲーiへ7に入力される。F F E5の
人力にはハイレベル信号Hが印加されており、r; F
パ5のクロック人力にオアゲート7の出力が印加す、t
l、ζ、1、\る。
このF F 5のリセッ1一端子には外部から起勅信号
(START/5TOPイa号)が印加されるようにな
っているa F F5のQ5出力は、(U a t e
l 。
(START/5TOPイa号)が印加されるようにな
っているa F F5のQ5出力は、(U a t e
l 。
2信号として前記アンドゲート10,11に供給される
。
。
第:3図の1”lU 20 、21内において、Rat
sl、2信号は、大々第1図に示す様に、遅延回路12
.13を介してアンドゲート10,11に印加される様
になっている。そして、遅延回路12゜1−3の遅延時
間1) L Yは。
sl、2信号は、大々第1図に示す様に、遅延回路12
.13を介してアンドゲート10,11に印加される様
になっている。そして、遅延回路12゜1−3の遅延時
間1) L Yは。
1) L Y > Top d 6+ (Tp、 d、
3.4のおおきいほう) +”rp d 7+Tp
d 5の様に設定さtL 6゜尚、アンドゲート6の遅
延時間T p d 6は、i;’Fl、2の遅延時間”
I’ p d l 。
3.4のおおきいほう) +”rp d 7+Tp
d 5の様に設定さtL 6゜尚、アンドゲート6の遅
延時間T p d 6は、i;’Fl、2の遅延時間”
I’ p d l 。
2より小さい必要があるが、通常の素子はそのようにな
っている。
っている。
次に、第2図のタイミングチャートにより、第1図に示
す回路の動作を説明する。
す回路の動作を説明する。
第2図のRa t、 e 、1−、2の周波数の相互関
係は(1)式に従い、M=3.N=8の例で示している
。すなわち、Ratelが3回発生する毎に。
係は(1)式に従い、M=3.N=8の例で示している
。すなわち、Ratelが3回発生する毎に。
Rate2が8回発生するパターンを繰り返すものであ
る。従って、Ratelが3回、Ra t e2が8回
発生する毎に位相差が0になる一域娠が現われる。
る。従って、Ratelが3回、Ra t e2が8回
発生する毎に位相差が0になる一域娠が現われる。
ます、FFIの出力Q1は、Ra t e 2の立上り
エツジが発生するタイミングでRatelのレベルがH
j、 K hの時にHi g hとなる。1なわち第2
図のt2+ t34 tar tar tarの時点て
Highになる。但しS L2? t5j taの時
点、゛は。
エツジが発生するタイミングでRatelのレベルがH
j、 K hの時にHi g hとなる。1なわち第2
図のt2+ t34 tar tar tarの時点て
Highになる。但しS L2? t5j taの時
点、゛は。
フリップフロップのセットアツプ/ホールド時間を満た
せないとき、どちらの論理を示すかは不確定となりうる
。
せないとき、どちらの論理を示すかは不確定となりうる
。
同時に、FF2の出力Q、は、Ra t t:i 、1
− t));1上リエツジが発生するタイミングでRa
t: a 2のレベルがHigh時にHi g hと
なる。1’ 1:r)わち。
− t));1上リエツジが発生するタイミングでRa
t: a 2のレベルがHigh時にHi g hと
なる。1’ 1:r)わち。
tip tar t4+ tst t1+ taの時点
でt(ighとなる。但しt21 ””=T taの時
点では、FF Fの時と同様に不確定となりうる。
でt(ighとなる。但しt21 ””=T taの時
点では、FF Fの時と同様に不確定となりうる。
また7アンドゲート6は、Ratel、2、かいずれも
Highレベルの時、すなわちパルス@は異なるがt8
・−・tl、の時点である6次に、FFI、 2の出力
Q、、 Q2は、?、)、−&「役のFF3.4のD入
力に印加され、アンドゲート6の出力のケ上りエツジに
よって各々トリガリングされる。尚、第2図のタイミン
グチャートは示していないが、−船釣に、FFL、2の
伝播遅延時間Tpdl、2は、アンドゲート6の伝播遅
延時間T p d E5より長い。従って、アンドゲー
ト6の立上りエツジは、FFI、2の状態が変化するタ
イミングより〒い時点にある。このことから、1” F
3の出力Q、は常にLowレベルとなる。また、Fド
ア4の出力Q、は、tar tst tsの時点でH3
gItどなり−tjl t、の時点でT−o wとな
る。
Highレベルの時、すなわちパルス@は異なるがt8
・−・tl、の時点である6次に、FFI、 2の出力
Q、、 Q2は、?、)、−&「役のFF3.4のD入
力に印加され、アンドゲート6の出力のケ上りエツジに
よって各々トリガリングされる。尚、第2図のタイミン
グチャートは示していないが、−船釣に、FFL、2の
伝播遅延時間Tpdl、2は、アンドゲート6の伝播遅
延時間T p d E5より長い。従って、アンドゲー
ト6の立上りエツジは、FFI、2の状態が変化するタ
イミングより〒い時点にある。このことから、1” F
3の出力Q、は常にLowレベルとなる。また、Fド
ア4の出力Q、は、tar tst tsの時点でH3
gItどなり−tjl t、の時点でT−o wとな
る。
このI=’ F 4の出力Q4の立」−リエッジ貫;2
1 js+16.は、Ratsi、2の位相差がゼロと
なる一致点を示している。
1 js+16.は、Ratsi、2の位相差がゼロと
なる一致点を示している。
この状態で、1・’ p 5のリセット人力の5TAR
’r / S T OP信(がLowになると、FF5
はアクティブ状態どなり、第2図のタイミングチャート
にはル己し7′いン゛Cいが、FF4の出力Q、がオア
ゲ・−ドアを介し′i:’ F F 5のクロック入力
端子に入力され、1.sの時4%1’lでFF5の出力
Q5がHi g hとなり、Ra t e出力ゲーティ
ング用アンドゲート10.11をアクティブ状態にする
。そして、位相検出/スタート回路22の構成素子の伝
播遅延時間T p d 6 + (T p d 3 、
4のおおきいほう)+Tpd7+Tpd5だけ遅延回路
12.13によってRatel、2のタイミングを遅ら
せ、出力の開始時点を制御してRatc’ 1.2信号
とする。
’r / S T OP信(がLowになると、FF5
はアクティブ状態どなり、第2図のタイミングチャート
にはル己し7′いン゛Cいが、FF4の出力Q、がオア
ゲ・−ドアを介し′i:’ F F 5のクロック入力
端子に入力され、1.sの時4%1’lでFF5の出力
Q5がHi g hとなり、Ra t e出力ゲーティ
ング用アンドゲート10.11をアクティブ状態にする
。そして、位相検出/スタート回路22の構成素子の伝
播遅延時間T p d 6 + (T p d 3 、
4のおおきいほう)+Tpd7+Tpd5だけ遅延回路
12.13によってRatel、2のタイミングを遅ら
せ、出力の開始時点を制御してRatc’ 1.2信号
とする。
尚、第1図に示す回路において、誤動作を防ぐ為にRa
tel、2信号のパルス幅を第2図に示す様に、τ、〈
τ2.τ。くτ、とする必要がある。
tel、2信号のパルス幅を第2図に示す様に、τ、〈
τ2.τ。くτ、とする必要がある。
本発明によれば、良好でない周波数設定条件の下でも位
相制御が可能であり、取り込んだデータのプログラムに
よる位相検出が不要なので、データ処理が簡単となり、
データ処理プログラムの簡略化が図れると共にテストの
スループットが向上する。
相制御が可能であり、取り込んだデータのプログラムに
よる位相検出が不要なので、データ処理が簡単となり、
データ処理プログラムの簡略化が図れると共にテストの
スループットが向上する。
第1図は本発明の一実施例に係る位相制御回路(位相検
出/スタート回路)の構成図、第2図は第1図に示す回
路の動作を説明するタイミングチャート、第3図は第1
図に示す位相検出/スター]−回路を使用したアナ・デ
ィジテスタのタイミング発生系のブロック構成図、第4
図は従来技術の問題点を説明するタイミングチャートで
ある。 1.2,3,4,5・・・D形フリップフロップ、6゜
10.11・・・アンドゲート、7・・・オアゲート、
12.13・・・遅延回路、20.11・・・タイミン
グ発生器、22・・・位相検出/スター1〜回路。
出/スタート回路)の構成図、第2図は第1図に示す回
路の動作を説明するタイミングチャート、第3図は第1
図に示す位相検出/スター]−回路を使用したアナ・デ
ィジテスタのタイミング発生系のブロック構成図、第4
図は従来技術の問題点を説明するタイミングチャートで
ある。 1.2,3,4,5・・・D形フリップフロップ、6゜
10.11・・・アンドゲート、7・・・オアゲート、
12.13・・・遅延回路、20.11・・・タイミン
グ発生器、22・・・位相検出/スター1〜回路。
Claims (1)
- 【特許請求の範囲】 1、各々異なる周波数を発生する2台のタイミング発生
手段を備えるデュアルレートタイミング発生器において
、各タイミング発生手段の出力信号の立ち上がりエッジ
によって相互の理論レベルを夫々トリガリングする第1
のトリガリング手段と、各タイミング発生手段の出力信
号の論理積をとる論理積手段と、前記第1のトリガリン
グ手段の各々の出力信号を前記論理積手段の出力信号の
立ち上がりエッジでトリガリングする第2のトリガリン
グ手段とを備えてなることを特徴とするデュアルレート
タイミング発生器の位相制御回路。 2、請求項1において、前記第2のトリガリング手段の
出力側に選択手段を設け、該選択手段の出力信号の立ち
上がりエッジで状態保持を行なう保持手段を設け、前記
タイミング発生手段の外部出力側にゲートを設け、該ゲ
ートを前記保持手段からの信号により開閉することで位
相を制御することを特徴とするデュアルゲートタイミン
グ発生器の位相制御回路。 3、請求項2において、前記ゲートとタイミング発生手
段との間に遅延手段を設け、該遅延手段にて前記第1、
第2トリガリング手段、論理積手段、選択手段、保持手
段の信号伝播遅延時間を補正することを特徴とするデュ
アルレートタイミング発生器の位相制御回路。 4、請求項1または2のいずれかの位相制御回路におい
て、第1のトリガリング手段に入力する2台のタイミン
グ発生手段からの信号に対し、各々のハイレベルパルス
幅が相互のローレベルパルス幅未満となるようにしたこ
とを特徴とするデュアルレートタイミング発生器の位相
制御回路。 5、請求項1乃至4のいずれかのデュアルレートタイミ
ング発生器の位相制御回路をタイミング発生系に採用し
たことを特徴とするアナログ・ディジタル混在LSIテ
スタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63232432A JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在lsiテスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63232432A JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在lsiテスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0280985A true JPH0280985A (ja) | 1990-03-22 |
Family
ID=16939173
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63232432A Pending JPH0280985A (ja) | 1988-09-19 | 1988-09-19 | デュアルレートタイミング発生器の位相制御回路及びこれを使用したアナログ・ディジタル混在lsiテスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0280985A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008020409A (ja) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | タイミング信号発生装置及び半導体集積回路試験装置 |
US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
-
1988
- 1988-09-19 JP JP63232432A patent/JPH0280985A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2008020409A (ja) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | タイミング信号発生装置及び半導体集積回路試験装置 |
US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
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