JPH0280985A - Phase control circuit of dual rate timing generator and analogue/digital mixed lsi tester using the same - Google Patents
Phase control circuit of dual rate timing generator and analogue/digital mixed lsi tester using the sameInfo
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はＬＳＩテスタのタイミング発生器に係り、特に
、アナログ・ディジタル混在ＬＳＩを試験するのに好適
なデュアルレートタイミング発生器の位相制御回路に関
する。DETAILED DESCRIPTION OF THE INVENTION [Field of Industrial Application] The present invention relates to a timing generator for an LSI tester, and more particularly to a phase control circuit for a dual rate timing generator suitable for testing mixed analog and digital LSIs. .
アナログ・デジタル混在ＬＳＩを試験するアナディジテ
スタには、異なる周波数を高分解能で設定できる２台以
上のタイミング発生器（クロック発生器でもよい）が必
要である。しかし、従来は、２台のタイミング発生器間
の位相関係を制御していなかったため、被試験ＩＣから
テスタに取り込まれるデータの位相が毎回具なり、デー
タ処理が煩雑であった。An analog/digital tester that tests a mixed analog/digital LSI requires two or more timing generators (or clock generators) that can set different frequencies with high resolution. However, in the past, since the phase relationship between the two timing generators was not controlled, the phase of data taken into the tester from the IC under test was different each time, making data processing complicated.
例えば、１９８７年アイ・イー・イー・イー・インター
ナショナル・テスト・カンフアレシス１１２２頁の「同
期試験システム構成を使用した擬似非同期試験」 （Ｉ
ＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅｎｃｒｅ、”Ｐ
ＳＥＵＤＯ−ＡＳＹＮＣＨＲＯＮＯＵＳ ＴＥＳＴＩ
ＮＧ ＵＳＩＮＧ ＡＳＹＮＣＨＲＯＮＯＵＳ
ＴＥＳＴ ＳＹＳＴＥＭ ＡＲＣＨＩＴＥＣＴＵＲ
Ｅ”）に記載されている従来技術では、１台のマスター
クロックを分周して複数のレー１−（ＲＡＴＥ）を発生
している。この方式では、各々のレートの位相を制御す
ることは容易であるが、各々のレートの周波数を細かく
設定することが困難である。すなわち、マスタークロッ
クの周期の整数倍が各レートの周期分解能となるため、
たとえばマスタークロックの周波数が１ＧＨｚであった
としても周期分解能は１闇となる。この場合、発生した
い周波数をＩＯＭ服近辺とするなら、この分解能で設定
可能な値は、１００ｎ１００ｎ５＝１０，９９ｎｓ＝１
０．１０１１０１Ｏ−，１０１ｎｓ＝９．９００９９０
０−のみで。For example, ``Pseudo-Asynchronous Testing Using a Synchronous Test System Configuration'' (I
EEE Te5t Conference,”P
SEUDO-ASYNCHRONOUS TESTI
NG USING ASYNCHRONOUS
TEST SYSTEM ARCHITECTUR
In the conventional technology described in ``E''), a single master clock is frequency-divided to generate multiple rates.In this method, it is not possible to control the phase of each rate. Although it is easy, it is difficult to finely set the frequency of each rate.In other words, the period resolution of each rate is an integer multiple of the period of the master clock.
For example, even if the frequency of the master clock is 1 GHz, the periodic resolution is 1 GHz. In this case, if the frequency you want to generate is near the IOM clothing, the values that can be set with this resolution are 100n100n5=10,99ns=1
0.101101O-, 101ns=9.900990
Only 0-.
この間の周波数は発生することができない。アナ・ディ
ジテスタにおいては、周期分解能より周波数分解能が重
要であり、上述のような方式では不十分である。第４図
はＡ／Ｄ変換器を試験する場合の入力波形（ｆ□）とク
ロック（ｆ２）の関係を示したものである。この場合、
入力波形の周波数とクロックの周波数を
ｆ□＝ （Ｍ／Ｎ）ｆ、 ・・・（１）
Ｍ：サイフル数
Ｎ：サンプリング数（Ｍ、Ｎは互いに
素な自然数）
数Ｎを１６点で示しているが、実使用の場合では。Frequencies in between cannot be generated. In an analog/digital tester, frequency resolution is more important than periodic resolution, and the above-mentioned method is insufficient. FIG. 4 shows the relationship between the input waveform (f□) and the clock (f2) when testing an A/D converter. in this case,
The frequency of the input waveform and the frequency of the clock are f = (M/N) f, ... (1)
M: Cyful number N: Sampling number (M and N are mutually prime natural numbers) The number N is shown as 16 points, but in actual use.
より多くの点数を必要とするため、ｆｌ、 ｆ２に設定
する周波数は、多くの端数が出る。したがって。Since more points are required, the frequencies set for fl and f2 will have many fractions. therefore.
アナディジテスタにおける各々のタイミング発生器では
、高分解能な周波数設定が必要となることがわかる。It can be seen that each timing generator in the analog digital tester requires high-resolution frequency setting.
１９８７年アイ・イー・イー・イー・インターナショナ
ル・テスト・カンフアレシス３フ０頁〜３７５頁「高速
ミックストシグナルデバイス用のダイナミック試験シス
テムＪ （ＩＥＥＥ Ｔｅ５ｔ Ｃｏｎｆｅｒｅ
ｎｃｅ “ＤｙｎａｍｉｃＴｅｓｔ Ｓｙｓｔｅｍ
ｆｏｒ Ｈｉｇｈ ５ｐｅｅｄ Ｍｉｘｅｄ
Ｓｉｇｎａｌ ＤｅｖＩＱ ｅ５ ” ）記載の
別の従来技術では、２台のタイミング発生器（以下、Ｔ
Ｏという。）に夫々別個の周波数シンセサイザを設けて
、異なるマスタークロックを設定可能としている。しか
しながら、２台のＴＯ間の位相制御に関しては考慮がな
されていない。すなわち、第３図の例において、テスタ
からの起動が■の時点でかかると、並べ換えたデータは
、立上りのゼロクロス点から始まるが、００のような時
点で起動がかかると、予想しにくい点で始まってしまう
ことになり、取込んだデータの位相が不明となる。よっ
て、データ処理の過程で位相状態を問題とするような試
験を行なう場合、余計な処理を行なう必要があり、テス
トが煩雑化してしまう。1987 IEEE International Test Conference 3rd page 0-375 Dynamic Test System J for High Speed Mixed Signal Devices (IEEE Te5t Conference
nce “DynamicTest System
for High 5peed Mixed
Another conventional technology described in Signal DevIQ e5'') uses two timing generators (hereinafter referred to as T
It's called O. ) are provided with separate frequency synthesizers to enable different master clocks to be set. However, no consideration is given to phase control between two TOs. In other words, in the example in Figure 3, if the tester is activated at point ■, the rearranged data will start from the rising zero-crossing point, but if activation occurs at a point such as 00, it will start at a point that is difficult to predict. As a result, the phase of the captured data becomes unknown. Therefore, when performing a test in which the phase state is an issue in the process of data processing, it is necessary to perform extra processing, making the test complicated.
上述した従来技術のうち、前者は、アナディジテスタの
周波数発生に対し細かい周波数設定が困難であるという
問題がある。また後者は、周波数設定に対する考慮はな
されているが、２台のＴＧ間の位相制御に対しては配慮
がされておらず、取込まれたデータの位相が不定であり
、処理が混雑となる問題がある。Among the above-mentioned conventional techniques, the former has a problem in that it is difficult to finely set the frequency for frequency generation by an analog digital tester. In addition, although the latter takes into consideration the frequency setting, it does not take into account the phase control between the two TGs, and the phase of the captured data is unstable, resulting in processing congestion. There's a problem.
本発明の課題は、上述した従来技術の問題点を解決し、
２台のＴＧ間の位相検出を行ない取り込みデータの位相
制御を実現するデュアルレートタイミング発生器の位相
制御回路及びこれを使用したアナログ・ディジタル混在
ＬＳＩテスタを提供することにある。The object of the present invention is to solve the problems of the prior art described above,
An object of the present invention is to provide a phase control circuit for a dual rate timing generator that performs phase detection between two TGs and realizes phase control of captured data, and an analog/digital mixed LSI tester using the same.
上記課題は、各々異なる周波数を発生する２台のタイミ
ング発生手段を備えるデュアルレートタイミング発生器
において、各タイミング発生手段の出力信号の立ち上が
りエツジによって相互の論理レベルを夫々トリガリング
する第１のトリガリング手段と、各タイミング発生手段
の出力信号の論理積をとる論理積手段と、前記第１のト
リガリング手段の各々の出力信号を前記論理積手段の出
力信号の立ち上がりエツジでトリガリングする第２のト
リガリング手段とで、位相制御回路を構成し、２台のタ
イミング発生手段の出力相互間の位相差を検出すること
で、達成される。The above problem is solved in a dual rate timing generator that includes two timing generation means each generating a different frequency. means, AND means for ANDing the output signals of the respective timing generating means, and a second triggering means for triggering each output signal of the first triggering means on a rising edge of the output signal of the AND means. This is achieved by forming a phase control circuit with the triggering means and detecting the phase difference between the outputs of the two timing generating means.
第１のトリガリング手段の出力を、第２のトリガリング
手段において論理積手段でトリガリングすると、第２の
トリガリング手段からは、２台のタイミング発生手段の
出力信号間の位相差が０となる時点を示す信号が出力さ
れる。従って、この位相差Ｏの検出信号を使用すること
で、各タイミング発生手段からパターン発生器等の後段
の装置へ出力されるタイミング信号が制御できる。例え
ば、各タイミング発生手段と後段のパターン発生器等と
の間に夫々ゲートを設け、これらのゲートを前記位相差
０検出信号で開く様にすると、後段のパターン発生器等
に位相の揃ったタイミング信号が伝達されることになる
。When the output of the first triggering means is triggered by the AND means in the second triggering means, the phase difference between the output signals of the two timing generation means is 0 from the second triggering means. A signal indicating the point in time is output. Therefore, by using the detection signal of this phase difference O, it is possible to control the timing signals output from each timing generating means to a subsequent device such as a pattern generator. For example, if a gate is provided between each timing generation means and a pattern generator, etc. in the subsequent stage, and these gates are opened by the zero phase difference detection signal, the pattern generators, etc. in the subsequent stage will be provided with timings whose phases are aligned. A signal will be transmitted.
以下本発明の一実施例を第１図〜第３図を参照して説明
する。An embodiment of the present invention will be described below with reference to FIGS. 1 to 3.
第３図は、本発明の一実施例に係るデュアルレートタイ
ミング発生器の位相制御回路を使用したアナ・ディジテ
スタのタイミング発生系のブロック構成図である。周波
数標準器１７の出力信号は２台の周波数シンセサイザ１
８．１９に入力され、各周波数シンセサイザ１８．１９
の出力信号（夫々周波数ｆ１． ｆ、）は夫々タイミン
グ発生器（ＴＧ）２０．２１に入力される０周波数シン
セサイザ１８．１９は１台の周波数標準器１７により同
期がとられるため、各々の出力信号の周波数ｆｉｔｆ２
は、相対的な変動が無いように設定される。FIG. 3 is a block diagram of a timing generation system of an analog/digital tester using a phase control circuit of a dual rate timing generator according to an embodiment of the present invention. The output signal of the frequency standard 17 is sent to two frequency synthesizers 1.
8.19, each frequency synthesizer 18.19
The output signals (respective frequencies f1, f, respectively) are input to the timing generators (TG) 20, 21. Since the zero frequency synthesizers 18 and 19 are synchronized by one frequency standard 17, each output signal frequency fitf2
is set so that there is no relative variation.
また、各ＴＧ２０．２１は夫々周波数シンセサイザ１８
．１９によって単独にマスタロック周波数ｆ１． ｆ２
を設定できるので、前記第（１）式の関係を容易に実現
できる。In addition, each TG20.21 has a frequency synthesizer 18, respectively.
．． 19 independently controls the master lock frequency f1. f2
can be set, the relationship of the above-mentioned equation (1) can be easily realized.
２台のＴＧ２０．２１の間には、位相検出／スタート回
路２２が設けられ、この位相検出／スタート回路２２に
、ＴＯ２０からＲａｔｅｌ信号（”ｆ□／ｎｉＩ ｎ、
は自然数）が入力し、ＴＧ２１からＲａ ｔ ｅ ２信
号（”ｆ２１ ｎｉｌ ｎ、は自然数）が入力する。位
相検出／スタート回路２２は。A phase detection/start circuit 22 is provided between the two TGs 20.21, and a Ratel signal ("f□/niI n,
is a natural number), and a Rate 2 signal ("f21 nil n," is a natural number) is input from the TG 21.
後述する様に、Ｒａｔｅｌ、２信号からＧａｔｅｌ、２
信号を作成し、これをＴＯ２０，２１内に設けた２人カ
アンドゲート１０，１１の一方の入力端子に夫々入力す
る。各アンドゲート１０，１１の他方の入力端子には夫
々Ｒａｔｅｌ、２信号が入力され、このアンドゲート１
０，１１がＧａｔｅｌ、２信号により開かれたとき、夫
々同期するＲａｔｅ’ １．２信号を後段に配置された
ＤＵＴやパターン発生器、信号発生器等タイミング発生
器２０．２１と同期して動作させる必要がある装置に伝
達する。As described later, from the Ratel, 2 signal, the Gatel, 2
A signal is created and inputted to one input terminal of the two-man AND gates 10 and 11 provided in the TOs 20 and 21, respectively. The Ratel and 2 signals are input to the other input terminals of the AND gates 10 and 11, respectively, and the AND gate 1
When 0 and 11 are opened by the Gatel and 2 signals, the respective synchronized Rate' 1.2 signals operate in synchronization with the timing generators 20 and 21 such as the DUT, pattern generator, and signal generator placed in the subsequent stage. to the device that needs it.
第１図は１位相検出／スタート回路２２の詳細構成図で
ある。位相検出／スタート回路２２は、５個のＤ形フリ
ップフロップ（以下、ＦＦと略す。FIG. 1 is a detailed configuration diagram of the 1-phase detection/start circuit 22. As shown in FIG. The phase detection/start circuit 22 includes five D-type flip-flops (hereinafter abbreviated as FF).
）１，２，３，４，５と、アンドゲート６と、オアゲー
ト７で構成される。尚、ＦＦＩ〜５の信号伝播遅延時間
は夫々”Ｉ” ｐ ｄ １〜５どし、テート（つ。) 1, 2, 3, 4, 5, an AND gate 6, and an OR gate 7. Note that the signal propagation delay times of FFI-5 are "I" p d 1-5, respectively.
７の信号伝播遅延時間は夫々Ｔ Ｐ ｄ Ｇ。、′とす
る。、ＲａｔｅＬ（！号は、Ｉ？ Ｆ １の９人プロ・
］゛１人力アンドゲート６の一力の入力と、Ｆ Ｆ’
＞−のグロ・・７り入力に印加され、Ｒａ ｔ ａ
２信号は、Ｆ Ｆ ｌのクロシ・り入力と、２人力アン
ドゲート（ｊの他方の入力ど、Ｉ＝’ Ｆ ２の０人力
に印加される、第］−のトリガリング手段であるＦ Ｊ
’ ］とＦＦＸ−’ ２゜の次段には、第２のトリガリ
ング手Ｉ没であるＦ ｉ−３と１？Ｆ４が配置され、両
Ｆ’Ｆ３，４・・９′、朔」ソン入力にはアンドゲート
６の出力信号がＩ−ａ 、ｊｙａ 入れ、Ｉ” Ｆ ３
のＤ入力にはＦＦＩのＱ１出力、がＶ”ｌＪ ｈ＋Ｉ
ｉされ、ＦＦ４のＤ入力にはＦ Ｆ’ ２のＱ２出力が
１１１加さ、１シる。ＦＦ３．４の出力は選択手段であ
る２人勾オアゲーｉへ７に入力される。Ｆ Ｆ Ｅ５の
人力にはハイレベル信号Ｈが印加されており、ｒ； Ｆ
パ５のクロック人力にオアゲート７の出力が印加す、ｔ
ｌ、ζ、１、＼る。The signal propagation delay times of 7 are T P d G, respectively. ,′. , Rate L (! issue is I? F1's 9 professional players)
] ゛One power input of AND gate 6 and F F'
>- is applied to the input, Ra ta
2 signals are applied to the cross input of F F l and the other input of j, which is the triggering means of F J
'] and FFX-' The next stage of 2° is F i-3 and 1?, which are the second triggering hands. F4 is arranged, and the output signals of the AND gate 6 are inputted to the inputs of both F'F3, 4...9' and Saku'son, I-a and jya, and I'F3
The Q1 output of FFI is at the D input of V”lJ h+I
i, and the Q2 output of FF' 2 is added by 111 to the D input of FF4, and is subtracted by 1. The output of FF3.4 is input to the two-player game i which is the selection means. A high level signal H is applied to the human power of F F E5, and r; F
The output of OR gate 7 is applied to the clock power of P5, t
l, ζ, 1, \ru.
このＦ Ｆ ５のリセッ１一端子には外部から起勅信号
（ＳＴＡＲＴ／５ＴＯＰイａ号）が印加されるようにな
っているａ Ｆ Ｆ５のＱ５出力は、（Ｕ ａ ｔ ｅ
ｌ 。A starting signal (START/5TOP No. a) is applied to the reset 1 terminal of this FF5 from the outside.
l.
２信号として前記アンドゲート１０，１１に供給される
。The two signals are supplied to the AND gates 10 and 11.
第：３図の１”ｌＵ ２０ 、２１内において、Ｒａｔ
ｓｌ、２信号は、大々第１図に示す様に、遅延回路１２
．１３を介してアンドゲート１０，１１に印加される様
になっている。そして、遅延回路１２゜１−３の遅延時
間１） Ｌ Ｙは。Figure 3: Rat
The sl,2 signal is sent to the delay circuit 12 as shown in FIG.
．． It is applied to AND gates 10 and 11 via 13. And the delay time 1) LY of the delay circuit 12°1-3 is.
１） Ｌ Ｙ ＞ Ｔｏｐ ｄ ６＋ （Ｔｐ、 ｄ、
３．４のおおきいほう） ＋”ｒｐ ｄ ７＋Ｔｐ
ｄ ５の様に設定さｔＬ ６゜尚、アンドゲート６の遅
延時間Ｔ ｐ ｄ ６は、ｉ；’Ｆｌ、２の遅延時間”
Ｉ’ ｐ ｄ ｌ 。1) L Y > Top d 6+ (Tp, d,
3.4 larger) +”rp d 7+Tp
d 5 is set as tL 6゜In addition, the delay time T p d 6 of AND gate 6 is the delay time of i;'Fl, 2''
I' p d l.
２より小さい必要があるが、通常の素子はそのようにな
っている。It needs to be smaller than 2, which is what normal devices do.
次に、第２図のタイミングチャートにより、第１図に示
す回路の動作を説明する。Next, the operation of the circuit shown in FIG. 1 will be explained with reference to the timing chart shown in FIG.
第２図のＲａ ｔ、 ｅ 、１−、２の周波数の相互関
係は（１）式に従い、Ｍ＝３．Ｎ＝８の例で示している
。すなわち、Ｒａｔｅｌが３回発生する毎に。The correlation between the frequencies of Ra t, e, 1-, and 2 in FIG. 2 is according to equation (1), and M=3. An example where N=8 is shown. That is, every third occurrence of Ratel.
Ｒａｔｅ２が８回発生するパターンを繰り返すものであ
る。従って、Ｒａｔｅｌが３回、Ｒａ ｔ ｅ２が８回
発生する毎に位相差が０になる一域娠が現われる。A pattern in which Rate 2 occurs eight times is repeated. Therefore, every time Ratel occurs 3 times and Rate2 occurs 8 times, a single region occurs in which the phase difference becomes 0.
ます、ＦＦＩの出力Ｑ１は、Ｒａ ｔ ｅ ２の立上り
エツジが発生するタイミングでＲａｔｅｌのレベルがＨ
ｊ、 Ｋ ｈの時にＨｉ ｇ ｈとなる。１なわち第２
図のｔ２＋ ｔ３４ ｔａｒ ｔａｒ ｔａｒの時点て
Ｈｉｇｈになる。但しＳ Ｌ２？ ｔ５ｊ ｔａの時
点、゛は。First, the output Q1 of the FFI is set when the level of Ratel is high at the timing when the rising edge of Rate 2 occurs.
It becomes High when j, K h. 1 or 2nd
It becomes High at time t2+t34 tar tar tar in the figure. However, S L2? At the time of t5j ta, ゛ is.
フリップフロップのセットアツプ／ホールド時間を満た
せないとき、どちらの論理を示すかは不確定となりうる
。When the setup/hold time of a flip-flop cannot be met, it may be uncertain which logic will be displayed.
同時に、ＦＦ２の出力Ｑ、は、Ｒａ ｔ ｔ：ｉ 、１
− ｔ））；１上リエツジが発生するタイミングでＲａ
ｔ： ａ ２のレベルがＨｉｇｈ時にＨｉ ｇ ｈと
なる。１’ １：ｒ）わち。At the same time, the output Q of FF2 is Rat t:i, 1
- t)); Ra at the timing when the 1st lie
t: becomes High when the level of a2 is High. 1' 1:r) Ichi.
ｔｉｐ ｔａｒ ｔ４＋ ｔｓｔ ｔ１＋ ｔａの時点
でｔ（ｉｇｈとなる。但しｔ２１ ””＝Ｔ ｔａの時
点では、ＦＦ Ｆの時と同様に不確定となりうる。At the time of tip tar t4+tst t1+ta, it becomes t(high. However, at the time of t21 ""=Tta, it can become uncertain as in the case of FF F.
また７アンドゲート６は、Ｒａｔｅｌ、２、かいずれも
Ｈｉｇｈレベルの時、すなわちパルス＠は異なるがｔ８
・−・ｔｌ、の時点である６次に、ＦＦＩ、 ２の出力
Ｑ、、 Ｑ２は、？、）、−＆「役のＦＦ３．４のＤ入
力に印加され、アンドゲート６の出力のケ上りエツジに
よって各々トリガリングされる。尚、第２図のタイミン
グチャートは示していないが、−船釣に、ＦＦＬ、２の
伝播遅延時間Ｔｐｄｌ、２は、アンドゲート６の伝播遅
延時間Ｔ ｐ ｄ Ｅ５より長い。従って、アンドゲー
ト６の立上りエツジは、ＦＦＩ、２の状態が変化するタ
イミングより〒い時点にある。このことから、１” Ｆ
３の出力Ｑ、は常にＬｏｗレベルとなる。また、Ｆド
ア４の出力Ｑ、は、ｔａｒ ｔｓｔ ｔｓの時点でＨ３
ｇＩｔどなり−ｔｊｌ ｔ、の時点でＴ−ｏ ｗとな
る。In addition, the 7-AND gate 6 outputs t8 when either Ratel or 2 is at a high level, that is, the pulse @ is different, but t8
6th time, which is the time point of tl, is the output Q,, Q2 of FFI, 2? , ), - &"is applied to the D input of FF 3.4 of the hand, and is triggered by the rising edge of the output of AND gate 6. Although the timing chart in FIG. 2 is not shown, - Specifically, the propagation delay time Tpdl,2 of FFL,2 is longer than the propagation delay time TpdE5 of AND gate 6. Therefore, the rising edge of AND gate 6 is earlier than the timing at which the state of FFI,2 changes. From this, 1” F
The output Q of No. 3 is always at a low level. Also, the output Q of the F door 4 is H3 at the time of tar tst ts.
At the moment gIt roar-tjl t, it becomes Tow.
このＩ＝’ Ｆ ４の出力Ｑ４の立」−リエッジ貫；２
１ ｊｓ＋１６．は、Ｒａｔｓｉ、２の位相差がゼロと
なる一致点を示している。This I='F4's output Q4'-reedge through; 2
1 js+16. indicates a matching point where the phase difference of Ratsi, 2 is zero.
この状態で、１・’ ｐ ５のリセット人力の５ＴＡＲ
’ｒ ／ Ｓ Ｔ ＯＰ信（がＬｏｗになると、ＦＦ５
はアクティブ状態どなり、第２図のタイミングチャート
にはル己し７′いン゛Ｃいが、ＦＦ４の出力Ｑ、がオア
ゲ・−ドアを介し′ｉ：’ Ｆ Ｆ ５のクロック入力
端子に入力され、１．ｓの時４％１’ｌでＦＦ５の出力
Ｑ５がＨｉ ｇ ｈとなり、Ｒａ ｔ ｅ出力ゲーティ
ング用アンドゲート１０．１１をアクティブ状態にする
。そして、位相検出／スタート回路２２の構成素子の伝
播遅延時間Ｔ ｐ ｄ ６ ＋ （Ｔ ｐ ｄ ３ 、
４のおおきいほう）＋Ｔｐｄ７＋Ｔｐｄ５だけ遅延回路
１２．１３によってＲａｔｅｌ、２のタイミングを遅ら
せ、出力の開始時点を制御してＲａｔｃ’ １．２信号
とする。In this state, 1.'p 5 manual reset 5TAR
'r/S T OP signal (when it becomes Low, FF5
is in the active state, and although the timing chart in Figure 2 does not show 7'C, the output Q of FF4 is input to the clock input terminal of FF5 via the gate. 1. When s is 4%1'l, the output Q5 of FF5 becomes High, and the AND gate 10.11 for Rate output gating becomes active. Then, the propagation delay time T p d 6 + (T p d 3 ,
The timing of Ratel, 2 is delayed by the delay circuit 12.13 by +Tpd7+Tpd5, whichever is larger of 4), and the timing of the start of the output is controlled to produce the Ratc' 1.2 signal.
尚、第１図に示す回路において、誤動作を防ぐ為にＲａ
ｔｅｌ、２信号のパルス幅を第２図に示す様に、τ、〈
τ２．τ。くτ、とする必要がある。Note that in the circuit shown in Figure 1, to prevent malfunction, Ra
As shown in Figure 2, the pulse width of the tel,2 signal is τ,〈
τ2. τ. It is necessary to set τ.
本発明によれば、良好でない周波数設定条件の下でも位
相制御が可能であり、取り込んだデータのプログラムに
よる位相検出が不要なので、データ処理が簡単となり、
データ処理プログラムの簡略化が図れると共にテストの
スループットが向上する。According to the present invention, phase control is possible even under unfavorable frequency setting conditions, and phase detection by a program of captured data is not required, so data processing is simplified.
The data processing program can be simplified and the test throughput can be improved.
第１図は本発明の一実施例に係る位相制御回路（位相検
出／スタート回路）の構成図、第２図は第１図に示す回
路の動作を説明するタイミングチャート、第３図は第１
図に示す位相検出／スター］−回路を使用したアナ・デ
ィジテスタのタイミング発生系のブロック構成図、第４
図は従来技術の問題点を説明するタイミングチャートで
ある。
１．２，３，４，５・・・Ｄ形フリップフロップ、６゜
１０．１１・・・アンドゲート、７・・・オアゲート、
１２．１３・・・遅延回路、２０．１１・・・タイミン
グ発生器、２２・・・位相検出／スター１〜回路。FIG. 1 is a configuration diagram of a phase control circuit (phase detection/start circuit) according to an embodiment of the present invention, FIG. 2 is a timing chart explaining the operation of the circuit shown in FIG. 1, and FIG.
Block configuration diagram of timing generation system of analog/digital tester using phase detection/star]-circuit shown in figure 4.
The figure is a timing chart illustrating the problems of the prior art. 1.2,3,4,5...D type flip-flop, 6°10.11...AND gate, 7...OR gate,
12.13... Delay circuit, 20.11... Timing generator, 22... Phase detection/star 1 ~ circuit.
Claims (1)
手段を備えるデュアルレートタイミング発生器において
、各タイミング発生手段の出力信号の立ち上がりエッジ
によって相互の理論レベルを夫々トリガリングする第１
のトリガリング手段と、各タイミング発生手段の出力信
号の論理積をとる論理積手段と、前記第１のトリガリン
グ手段の各々の出力信号を前記論理積手段の出力信号の
立ち上がりエッジでトリガリングする第２のトリガリン
グ手段とを備えてなることを特徴とするデュアルレート
タイミング発生器の位相制御回路。 ２、請求項１において、前記第２のトリガリング手段の
出力側に選択手段を設け、該選択手段の出力信号の立ち
上がりエッジで状態保持を行なう保持手段を設け、前記
タイミング発生手段の外部出力側にゲートを設け、該ゲ
ートを前記保持手段からの信号により開閉することで位
相を制御することを特徴とするデュアルゲートタイミン
グ発生器の位相制御回路。 ３、請求項２において、前記ゲートとタイミング発生手
段との間に遅延手段を設け、該遅延手段にて前記第１、
第２トリガリング手段、論理積手段、選択手段、保持手
段の信号伝播遅延時間を補正することを特徴とするデュ
アルレートタイミング発生器の位相制御回路。 ４、請求項１または２のいずれかの位相制御回路におい
て、第１のトリガリング手段に入力する２台のタイミン
グ発生手段からの信号に対し、各々のハイレベルパルス
幅が相互のローレベルパルス幅未満となるようにしたこ
とを特徴とするデュアルレートタイミング発生器の位相
制御回路。 ５、請求項１乃至４のいずれかのデュアルレートタイミ
ング発生器の位相制御回路をタイミング発生系に採用し
たことを特徴とするアナログ・ディジタル混在ＬＳＩテ
スタ。[Claims] 1. In a dual rate timing generator including two timing generation means each generating a different frequency, a timing generator that triggers each other's theoretical level by the rising edge of the output signal of each timing generation means. 1
triggering means, AND means for logically multiplying the output signals of each timing generating means, and triggering each output signal of the first triggering means at a rising edge of the output signal of the AND means. A phase control circuit for a dual rate timing generator, comprising: second triggering means. 2. In claim 1, a selection means is provided on the output side of the second triggering means, a holding means is provided for holding the state at a rising edge of the output signal of the selection means, and the external output side of the timing generation means 1. A phase control circuit for a dual gate timing generator, characterized in that a gate is provided in the dual gate timing generator, and the phase is controlled by opening and closing the gate in response to a signal from the holding means. 3. In claim 2, a delay means is provided between the gate and the timing generation means, and the delay means
A phase control circuit for a dual rate timing generator, characterized in that the signal propagation delay time of a second triggering means, an AND means, a selection means, and a holding means is corrected. 4. In the phase control circuit according to claim 1 or 2, with respect to the signals from the two timing generating means input to the first triggering means, each high level pulse width is equal to the mutual low level pulse width. 1. A phase control circuit for a dual rate timing generator, characterized in that the phase control circuit is configured such that 5. An analog/digital mixed LSI tester, characterized in that the phase control circuit of the dual rate timing generator according to any one of claims 1 to 4 is employed in a timing generation system.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232432A JPH0280985A (en) | 1988-09-19 | 1988-09-19 | Phase control circuit of dual rate timing generator and analogue/digital mixed lsi tester using the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63232432A JPH0280985A (en) | 1988-09-19 | 1988-09-19 | Phase control circuit of dual rate timing generator and analogue/digital mixed lsi tester using the same |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0280985A true JPH0280985A (en) | 1990-03-22 |
Family
ID=16939173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63232432A Pending JPH0280985A (en) | 1988-09-19 | 1988-09-19 | Phase control circuit of dual rate timing generator and analogue/digital mixed lsi tester using the same |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0280985A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020409A (en) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | Timing signal generator and semiconductor integrated circuit testing device |
| US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
-
1988
- 1988-09-19 JP JP63232432A patent/JPH0280985A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008020409A (en) * | 2006-07-14 | 2008-01-31 | Yokogawa Electric Corp | Timing signal generator and semiconductor integrated circuit testing device |
| US10417929B2 (en) | 2012-10-04 | 2019-09-17 | Zonar Systems, Inc. | Virtual trainer for in vehicle driver coaching and to collect metrics to improve driver performance |
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