JPS597968B2 - 複数デジタル回路の同期方法 - Google Patents
複数デジタル回路の同期方法Info
- Publication number
- JPS597968B2 JPS597968B2 JP50069291A JP6929175A JPS597968B2 JP S597968 B2 JPS597968 B2 JP S597968B2 JP 50069291 A JP50069291 A JP 50069291A JP 6929175 A JP6929175 A JP 6929175A JP S597968 B2 JPS597968 B2 JP S597968B2
- Authority
- JP
- Japan
- Prior art keywords
- clock signal
- output
- frequency
- circuit
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Tests Of Electronic Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、クロック信号に応じて動作するデジタル回路
装置の測定方法に関する。
装置の測定方法に関する。
デジタルＩＣ（集積回路装置）の良品、不良品選別を行
なうには、第１図に示す如く良品サンプル（ＲＥＦとす
る）１と被測定サンプル（ＤＵＴとする）２にデータ信
号発生回路３から同時に同じデータを入れ、出力に同じ
結果が出てくるかどうかをコンパレータ４を使つてチェ
ックすれぱよい。
なうには、第１図に示す如く良品サンプル（ＲＥＦとす
る）１と被測定サンプル（ＤＵＴとする）２にデータ信
号発生回路３から同時に同じデータを入れ、出力に同じ
結果が出てくるかどうかをコンパレータ４を使つてチェ
ックすれぱよい。
この場合ＲＥＦＩとＤＵＴ２は同期し、全ての時点で全
く同じ状態にしなければならないが、ＲＥＦＩ及びＤＵ
Ｔ２がスタティック型ＩＣである場合は、これらのうち
の一方の動作を一時的に止め、他方の動作に一致させる
ことにより比較することができる。〔背景技術の問題点
〕 ところが従来の方法においてはＲＥＦＩ及びＤＵＴ２が
、電子式時計用ＩＣのようなダイナミック型ＩＣである
場合には、これらＩＣを動作させるためのクロック信号
を止めることができず、かつクロック信号の一定のクロ
ック数毎に出力期間を有する場合、同一周波数のクロッ
ク信号で駆動しても出力期間にズレを生じることがあり
、画１Ｃ間の動作を同期させ同時に出力期間とするのは
困難である。
く同じ状態にしなければならないが、ＲＥＦＩ及びＤＵ
Ｔ２がスタティック型ＩＣである場合は、これらのうち
の一方の動作を一時的に止め、他方の動作に一致させる
ことにより比較することができる。〔背景技術の問題点
〕 ところが従来の方法においてはＲＥＦＩ及びＤＵＴ２が
、電子式時計用ＩＣのようなダイナミック型ＩＣである
場合には、これらＩＣを動作させるためのクロック信号
を止めることができず、かつクロック信号の一定のクロ
ック数毎に出力期間を有する場合、同一周波数のクロッ
ク信号で駆動しても出力期間にズレを生じることがあり
、画１Ｃ間の動作を同期させ同時に出力期間とするのは
困難である。
本発明は上記事情に鑑みなされたもので、上記のような
各ＩＣの動作を効果的に同期させることにより、効率的
にデジタル回路装置の測定が可能な測定方法を提供する
ことを目的とする。
各ＩＣの動作を効果的に同期させることにより、効率的
にデジタル回路装置の測定が可能な測定方法を提供する
ことを目的とする。
本発明においては基準クロック信号で動作する良品サン
プルと、基準クロック信号の周波数よりも高い周波数の
補助クロック信号で動作する被測定サンプルが用意され
、両サンプルが同期した後に、両サンプルを基準クロッ
ク信号で動作させ測定を行なう。
プルと、基準クロック信号の周波数よりも高い周波数の
補助クロック信号で動作する被測定サンプルが用意され
、両サンプルが同期した後に、両サンプルを基準クロッ
ク信号で動作させ測定を行なう。
以下図面を参照して本発明の一実施例を説明する。
第２図は本発明を説明するための論理回路の一例を示す
。図中１１は周波数Ｆ，なる基準クロツク信号の発生源
、１２は周波数がＦ２なる補助クロツク信号の発生源で
あり、上記各周波数Ｆｌ，ｆ２間にはｆ１くＦ２なる関
係がある。１３はナンド回路１４，１５，１６及びイン
バータ１７よりなるクロツク信号切換回路、１８はデジ
タルＩＣの良品サンプル（ＲＥＦとする）、１９はデジ
タルＩＣの被測定サンプル（ＤＵＴとする）である。
。図中１１は周波数Ｆ，なる基準クロツク信号の発生源
、１２は周波数がＦ２なる補助クロツク信号の発生源で
あり、上記各周波数Ｆｌ，ｆ２間にはｆ１くＦ２なる関
係がある。１３はナンド回路１４，１５，１６及びイン
バータ１７よりなるクロツク信号切換回路、１８はデジ
タルＩＣの良品サンプル（ＲＥＦとする）、１９はデジ
タルＩＣの被測定サンプル（ＤＵＴとする）である。
ＲＥＦｌ８及びＤＵＴｌ９は共にクロツク信号で動作し
かつ対応する構成を有したもので、これらＲＥＦｌ８及
びＤＵＴｌ９の一例としては、フリツプフロツプ回路を
多段接続した分周器（カウンタ）で、たとえば１／１０
分周器で、クロツク信号１０サイクル毎に出力が現われ
るものである。ＲＥＦｌ８及びＤＵＴｌ９がこのような
分周器である場合、電源投入時点では分周器を構成する
各フリツプフロツプ回路がどのような状態で安定するか
は不定であるから、当然ＲＥＦｌ８及びＤＵＴｌ９間で
は同期がとれていないのが通常である。また図中２０は
、ＲＥＦｌ８の出力Ａが６０゛，ＤＵＴｌ９の出力Ｂが
″０″の時に出力Ｑを８０゛とするＲ−Ｓフリツプフロ
ツプ回路であり、このフリツプフロツプ回路２０におい
て、２１はナンド回路２２，２３を相互にたすきがけ接
続したＲ−Ｓフリツプフロツプ回路本体、２４はナンド
回路２５，２６よりなりナンド回路２６の出力Ａ−Ｂ−
Ｂ（５ＤＵＴ１９の出力Ｂとが同時に″Ｏ″にならない
ようにし、Ｒ−Ｓフリツプフロツプが不定になることを
防ぐ回路、２７はこの不定防止回路２４を通つたことに
よる信号Ａ−Ｂ−Ｂの遅れに合わせるためにナンド回路
２３への信号Ｂの到達も対応して遅らせる積分回路であ
る。Ｒ一Ｓフリツプフロツプ回路２０の動作は、Ｂが８
「”，Ａが”Ｏ″の場合にＱが″１゛となり、Ａが６１
″となつても前の状態を保持する。またＢが１０′”，
Ａが８「”の場合にＱが６０゛となり、Ｂが”１゛にな
つても前の状態を保持する。このフリツプフロツプ回路
２０の動作は第３図の真理値表に示される。また第２図
における２８は上記信号Ｑをフイードバツクしてクロツ
ク信号切換回路１３の切換え制御を行なう回路である。
しかしてＲＥＦｌ８，ＤＵＴｌ９をダイナミツク型の分
周器とし、かつ出力の″０゛レベルの間を出力期間とす
ると、電源投入直後で各分周段のフリツプフロツプの状
態がバラバラになつていると、ＲＥＦｌ８，ＤＵＴｌ９
間の動作は同期しないことになる。したがつてＲＥＦｌ
８には基準クロツクｆ１が与えられ、それによつて第４
図ａに示すような出力が得られる。一方ＤＵＴｌ９には
ＲＥＦｌ８の出力ＡとＤＵＴｌ９自身の出力Ｂとの組合
せによりＲ−Ｓフリツプフロツプ２０の出力Ｑの第３図
に示す真理値表による変化に応じて基準クロツクｆ１、
補助クロツクＦ２が交互に与えられる。ここでＲ−Ｓフ
リツプフロツプ２０の出力Ｑの”１゛レベルの期間は補
助クロツク信号Ｆ２、゛０゛レベルの期間は基準クロツ
ク信号ｆ１がクロツク信号切換回路１３の出力となりＤ
ＵＴｌ９へ与えられる。したがつて、基準クロツク信号
ｆ１に比して補助クロツク信号Ｆ２の周波数を高く設定
しているので、基準クロツク信号ｆ１のみを与えられる
場合に比して補助クロツタ信号Ｆ２を与えられる期間に
応じてＤＵＴｌ９の動作周期は早くなり出力Ｂは早く出
力されることになる。したがつて、ＲＥＦｌ８の出力Ａ
にＤＵＴｌ９の出力Ｂが追いついた時点、つまり信号Ｂ
が信号Ａに追いついた時点でＱが゛Ｏ゛となると切換ヌ
イツチ回路１３から、周派数ｆ１のクロツク信号が継続
して出力される。したがつてＲＥＦｌ８とＤＵＴｌ９は
共に周波数ｆ１のクロツク信号で動作することになり、
これら両１Ｃの内部動作は同期し、出力も同期すること
になる。この場合、両１Ｃの位相誤差は論理素子の最高
土限周波数で決まり、ＴＴＬを用いた場合５０ｎｓｅｃ
以下になる。〔発明の効果］ 以上説明した如く本発明によれば、周波数がｆ１なるク
ロツク信号と、これより周波数の高いＦ２なるクロツク
信号を用いて各デジタル回路間の動作を合わせ、同期が
とれたら周波数ｆ１のクロツク信号に切換えるようにし
たので、時計用分周器のようなダイナミツクＩＣ間を効
果的に同期させた状態で被測定サンプルの測定、試験を
行なうことができる。
かつ対応する構成を有したもので、これらＲＥＦｌ８及
びＤＵＴｌ９の一例としては、フリツプフロツプ回路を
多段接続した分周器（カウンタ）で、たとえば１／１０
分周器で、クロツク信号１０サイクル毎に出力が現われ
るものである。ＲＥＦｌ８及びＤＵＴｌ９がこのような
分周器である場合、電源投入時点では分周器を構成する
各フリツプフロツプ回路がどのような状態で安定するか
は不定であるから、当然ＲＥＦｌ８及びＤＵＴｌ９間で
は同期がとれていないのが通常である。また図中２０は
、ＲＥＦｌ８の出力Ａが６０゛，ＤＵＴｌ９の出力Ｂが
″０″の時に出力Ｑを８０゛とするＲ−Ｓフリツプフロ
ツプ回路であり、このフリツプフロツプ回路２０におい
て、２１はナンド回路２２，２３を相互にたすきがけ接
続したＲ−Ｓフリツプフロツプ回路本体、２４はナンド
回路２５，２６よりなりナンド回路２６の出力Ａ−Ｂ−
Ｂ（５ＤＵＴ１９の出力Ｂとが同時に″Ｏ″にならない
ようにし、Ｒ−Ｓフリツプフロツプが不定になることを
防ぐ回路、２７はこの不定防止回路２４を通つたことに
よる信号Ａ−Ｂ−Ｂの遅れに合わせるためにナンド回路
２３への信号Ｂの到達も対応して遅らせる積分回路であ
る。Ｒ一Ｓフリツプフロツプ回路２０の動作は、Ｂが８
「”，Ａが”Ｏ″の場合にＱが″１゛となり、Ａが６１
″となつても前の状態を保持する。またＢが１０′”，
Ａが８「”の場合にＱが６０゛となり、Ｂが”１゛にな
つても前の状態を保持する。このフリツプフロツプ回路
２０の動作は第３図の真理値表に示される。また第２図
における２８は上記信号Ｑをフイードバツクしてクロツ
ク信号切換回路１３の切換え制御を行なう回路である。
しかしてＲＥＦｌ８，ＤＵＴｌ９をダイナミツク型の分
周器とし、かつ出力の″０゛レベルの間を出力期間とす
ると、電源投入直後で各分周段のフリツプフロツプの状
態がバラバラになつていると、ＲＥＦｌ８，ＤＵＴｌ９
間の動作は同期しないことになる。したがつてＲＥＦｌ
８には基準クロツクｆ１が与えられ、それによつて第４
図ａに示すような出力が得られる。一方ＤＵＴｌ９には
ＲＥＦｌ８の出力ＡとＤＵＴｌ９自身の出力Ｂとの組合
せによりＲ−Ｓフリツプフロツプ２０の出力Ｑの第３図
に示す真理値表による変化に応じて基準クロツクｆ１、
補助クロツクＦ２が交互に与えられる。ここでＲ−Ｓフ
リツプフロツプ２０の出力Ｑの”１゛レベルの期間は補
助クロツク信号Ｆ２、゛０゛レベルの期間は基準クロツ
ク信号ｆ１がクロツク信号切換回路１３の出力となりＤ
ＵＴｌ９へ与えられる。したがつて、基準クロツク信号
ｆ１に比して補助クロツク信号Ｆ２の周波数を高く設定
しているので、基準クロツク信号ｆ１のみを与えられる
場合に比して補助クロツタ信号Ｆ２を与えられる期間に
応じてＤＵＴｌ９の動作周期は早くなり出力Ｂは早く出
力されることになる。したがつて、ＲＥＦｌ８の出力Ａ
にＤＵＴｌ９の出力Ｂが追いついた時点、つまり信号Ｂ
が信号Ａに追いついた時点でＱが゛Ｏ゛となると切換ヌ
イツチ回路１３から、周派数ｆ１のクロツク信号が継続
して出力される。したがつてＲＥＦｌ８とＤＵＴｌ９は
共に周波数ｆ１のクロツク信号で動作することになり、
これら両１Ｃの内部動作は同期し、出力も同期すること
になる。この場合、両１Ｃの位相誤差は論理素子の最高
土限周波数で決まり、ＴＴＬを用いた場合５０ｎｓｅｃ
以下になる。〔発明の効果］ 以上説明した如く本発明によれば、周波数がｆ１なるク
ロツク信号と、これより周波数の高いＦ２なるクロツク
信号を用いて各デジタル回路間の動作を合わせ、同期が
とれたら周波数ｆ１のクロツク信号に切換えるようにし
たので、時計用分周器のようなダイナミツクＩＣ間を効
果的に同期させた状態で被測定サンプルの測定、試験を
行なうことができる。
すなわち、Ｆ，くＦ２になるように周波数を設定してい
るので両サンプルを同期させるに要する時間は短縮され
ることになる。
るので両サンプルを同期させるに要する時間は短縮され
ることになる。
また本発明は上記ダイナミツクＩＣのみならずスタテイ
ツク型１Ｃ分周器等にも使用が可能で、（Ｆ，−Ｆ２）
を適当に選ぶことにより、そのＩＣの動作可能周波数範
囲で使用できるものである。
ツク型１Ｃ分周器等にも使用が可能で、（Ｆ，−Ｆ２）
を適当に選ぶことにより、そのＩＣの動作可能周波数範
囲で使用できるものである。
【図面の簡単な説明】
第１図は従来の比較方式を用いたＣチエツカーを示すプ
ロツク図、第２図は本発明の一実施例を説明するための
回路プロツク図、第３図はその動作を説明するための真
理値表、第４図は同動作波形図である。 １１，１２・・・・・・クロツク信号発生源、１３・・
・・・・切換スイツチ回路、１８・・・・・・良品サン
プル、１９・・・・・・被測定サンプル、２０・・・・
・・Ｒ−Ｓフリツプフロツプ。
ロツク図、第２図は本発明の一実施例を説明するための
回路プロツク図、第３図はその動作を説明するための真
理値表、第４図は同動作波形図である。 １１，１２・・・・・・クロツク信号発生源、１３・・
・・・・切換スイツチ回路、１８・・・・・・良品サン
プル、１９・・・・・・被測定サンプル、２０・・・・
・・Ｒ−Ｓフリツプフロツプ。
Claims (1)
- １ クロック信号に応じて動作する被測定用デジタル回
路装置を、前記被測定用デジタル回路装置に対応した構
成を有する基準デジタル回路装置と比較して測定するデ
ジタル回路装置の測定方法において、前記基準デジタル
回路装置を基準クロック信号で動作させると共に、前記
被測定用デジタル回路装置を前記基準クロック信号より
周波数の高い補助クロック信号で動作させ、前記両デジ
タル回路装置間の動作が同期した後、前記被測定用デジ
タル回路装置へのクロック信号を基準クロック信号に切
換えることを特徴とするデジタル回路装置の測定方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50069291A JPS597968B2 (ja) | 1975-06-09 | 1975-06-09 | 複数デジタル回路の同期方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50069291A JPS597968B2 (ja) | 1975-06-09 | 1975-06-09 | 複数デジタル回路の同期方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS51144539A JPS51144539A (en) | 1976-12-11 |
| JPS597968B2 true JPS597968B2 (ja) | 1984-02-22 |
Family
ID=13398328
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50069291A Expired JPS597968B2 (ja) | 1975-06-09 | 1975-06-09 | 複数デジタル回路の同期方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS597968B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473037B2 (ja) * | 1984-07-20 | 1992-11-19 | Hatsukoo Kk |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5549723A (en) * | 1978-10-04 | 1980-04-10 | Hitachi Ltd | Clock switching unit |
| JPS56158965A (en) * | 1980-05-13 | 1981-12-08 | Matsushita Electronics Corp | Measuring method for polyphase clock element |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960448A (ja) * | 1972-10-11 | 1974-06-12 | ||
| JPS4995550A (ja) * | 1973-01-12 | 1974-09-10 | ||
| JPS49111558A (ja) * | 1973-02-22 | 1974-10-24 |
-
1975
- 1975-06-09 JP JP50069291A patent/JPS597968B2/ja not_active Expired
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS4960448A (ja) * | 1972-10-11 | 1974-06-12 | ||
| JPS4995550A (ja) * | 1973-01-12 | 1974-09-10 | ||
| JPS49111558A (ja) * | 1973-02-22 | 1974-10-24 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0473037B2 (ja) * | 1984-07-20 | 1992-11-19 | Hatsukoo Kk |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS51144539A (en) | 1976-12-11 |
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