JPH095394A - Icテストシステムの比較回路 - Google Patents
Icテストシステムの比較回路Info
- Publication number
- JPH095394A JPH095394A JP7179466A JP17946695A JPH095394A JP H095394 A JPH095394 A JP H095394A JP 7179466 A JP7179466 A JP 7179466A JP 17946695 A JP17946695 A JP 17946695A JP H095394 A JPH095394 A JP H095394A
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Abstract
(57)【要約】
【目的】 期待値サイクルシフト回路を採用したICテ
ストシステム比較回路を提供する。 【構成】 DUTから出力された信号はコンパレータ3
2に入力されるよう接続され、コンパレータ32にはD
UTからの出力信号を抽出するストローブ信号S22が
入力できるようタイミング発生器と接続した遅延回路3
9と接続され、コンパレータ32の出力信号D11はF
F34に入力されるよう接続され、FF34で保持され
た出力信号D33は比較回路6に入力出来るように接続
され、期待値側のFF35で保持された出力信号D38
は比較回路6に入力出来るように接続され、FF35の
入力側に期待値データD30を入力する構成において、
直列入力並列出力型シフトレジスタ36の入力側に期待
値データを入力できるように接続して、シフトした並列
出力t0 、t1 、t2 、tn を入力するマルチプレクサ
37と接続し、マルチプレクサ37の出力を入力するF
F35と接続した。
ストシステム比較回路を提供する。 【構成】 DUTから出力された信号はコンパレータ3
2に入力されるよう接続され、コンパレータ32にはD
UTからの出力信号を抽出するストローブ信号S22が
入力できるようタイミング発生器と接続した遅延回路3
9と接続され、コンパレータ32の出力信号D11はF
F34に入力されるよう接続され、FF34で保持され
た出力信号D33は比較回路6に入力出来るように接続
され、期待値側のFF35で保持された出力信号D38
は比較回路6に入力出来るように接続され、FF35の
入力側に期待値データD30を入力する構成において、
直列入力並列出力型シフトレジスタ36の入力側に期待
値データを入力できるように接続して、シフトした並列
出力t0 、t1 、t2 、tn を入力するマルチプレクサ
37と接続し、マルチプレクサ37の出力を入力するF
F35と接続した。
Description
【0001】
【産業上の利用分野】本発明は、被試験用半導体(以下
DUTと称する)をICテストシステムでテストをする
際、内部パターン発生器から発生するテストパターンを
DUTに加え、その出力を期待値データと比較するIC
テストシステムの比較回路に関する。
DUTと称する)をICテストシステムでテストをする
際、内部パターン発生器から発生するテストパターンを
DUTに加え、その出力を期待値データと比較するIC
テストシステムの比較回路に関する。
【0002】
【従来の技術】従来技術によるICテストシステムはD
UTからの出力をストローブ信号のタイミングにより取
得し、期待値と比較して良否を判定する機能を有する。
このとき、ストローブ信号と期待値はテストレート(テ
スト周期)信号により規定されるテスト周期ごとに与え
られ、ストローブ信号を発生させるタイミングは可変遅
延回路による制御が可能である。
UTからの出力をストローブ信号のタイミングにより取
得し、期待値と比較して良否を判定する機能を有する。
このとき、ストローブ信号と期待値はテストレート(テ
スト周期)信号により規定されるテスト周期ごとに与え
られ、ストローブ信号を発生させるタイミングは可変遅
延回路による制御が可能である。
【0003】DUTの種類によっては、あるテスト周期
におけるDUTへの入力信号に対して、テスト周期を越
えるところに期待値との比較点を持つ場合がある。この
ようなとき、可変遅延回路の設定によりストローブ信号
の発生タイミングをテスト周期を越える点に設定したと
しても、取得したDUTの出力はそのテスト周期以降の
期待値と比較されることになり、位相のずれが生じ、正
しく判定を行うことが出来なかった。
におけるDUTへの入力信号に対して、テスト周期を越
えるところに期待値との比較点を持つ場合がある。この
ようなとき、可変遅延回路の設定によりストローブ信号
の発生タイミングをテスト周期を越える点に設定したと
しても、取得したDUTの出力はそのテスト周期以降の
期待値と比較されることになり、位相のずれが生じ、正
しく判定を行うことが出来なかった。
【0004】このようにICテストシステムは、テスト
周期を越えて出力されるDUTにたしてもテスト周期ご
とに与えられる期待値との位相ずれがないように比較し
なければならない。
周期を越えて出力されるDUTにたしてもテスト周期ご
とに与えられる期待値との位相ずれがないように比較し
なければならない。
【0005】従来技術によるテスト周期内での動作を図
3のブロック図と図4と図5のタイミングチャートで説
明する。図3はICテストシステムの比較回路のブロッ
ク図である。DUTを試験するには1テスト周期のたび
にDUTの入力信号の印加を繰り返している中でストロ
ーブ信号S2はDUTからの出力信号を抽出してコンパ
レータ2側のフリップ・フロップ(FF)4で保持し
て、期待値データD2も期待値側FF5で保持して、比
較するためにはコンパレータ2側のFF4の出力信号D
3と、期待値側FF5の出力信号D4のテスト周期を一
致させる必要がある。1テスト周期を越えたテスト周期
でDUTを比較するにはICテストシステムの遅延回路
の設定可能範囲を広げても、DUT出力と期待値とがサ
イクルずれを起こすため、比較を行うことが出来ない。
3のブロック図と図4と図5のタイミングチャートで説
明する。図3はICテストシステムの比較回路のブロッ
ク図である。DUTを試験するには1テスト周期のたび
にDUTの入力信号の印加を繰り返している中でストロ
ーブ信号S2はDUTからの出力信号を抽出してコンパ
レータ2側のフリップ・フロップ(FF)4で保持し
て、期待値データD2も期待値側FF5で保持して、比
較するためにはコンパレータ2側のFF4の出力信号D
3と、期待値側FF5の出力信号D4のテスト周期を一
致させる必要がある。1テスト周期を越えたテスト周期
でDUTを比較するにはICテストシステムの遅延回路
の設定可能範囲を広げても、DUT出力と期待値とがサ
イクルずれを起こすため、比較を行うことが出来ない。
【0006】DUTからの出力データは1テスト周期T
からt(n-1) あるいはt(n) だけ遅れた所に発生すると
すると、図4に示すようにDUTからの出力信号を抽出
するストローブ信号S2によりコンパレータ2を駆動
し、その出力はコンパレータ側FF4にラッチされ、次
のストローブ信号S2の入力まで保持される。コンパレ
ータ2の出力信号D1および期待値データD2はレート
信号S1によりリタイミングされ、それぞれコンパレー
タ2の側のFF4と期待値側のFF5に保持される。
からt(n-1) あるいはt(n) だけ遅れた所に発生すると
すると、図4に示すようにDUTからの出力信号を抽出
するストローブ信号S2によりコンパレータ2を駆動
し、その出力はコンパレータ側FF4にラッチされ、次
のストローブ信号S2の入力まで保持される。コンパレ
ータ2の出力信号D1および期待値データD2はレート
信号S1によりリタイミングされ、それぞれコンパレー
タ2の側のFF4と期待値側のFF5に保持される。
【0007】コンパレータ2側のFF4の出力信号D3
と期待値側FF5の出力信号D4の出力は比較回路6に
入力され、比較結果が出力される、この場合、FF4の
出力信号D3のD(n)とFF5の出力信号D4のE
(n)のサイクルが一致していることが必要である。
と期待値側FF5の出力信号D4の出力は比較回路6に
入力され、比較結果が出力される、この場合、FF4の
出力信号D3のD(n)とFF5の出力信号D4のE
(n)のサイクルが一致していることが必要である。
【0008】図5に、DUTの出力を比較するタイミン
グを決めるストローブ信号S2の設定値tがT<t<2
T、すなわちN=2である場合を示す。サイクルnでの
DUT出力がテスト周期を越えるためストローブ信号S
2の設定値をT<t(n)<2Tであるt(n)とし
た。このとき出力信号D4で示される期待値E(n)と
比較されるコンパレータ2側のFF4の出力信号D3は
D(n)となるべきであるがこの場合D(n−1)番目
のサイクルのDUT出力となり位相がずれてしまい正し
く比較することはできない。
グを決めるストローブ信号S2の設定値tがT<t<2
T、すなわちN=2である場合を示す。サイクルnでの
DUT出力がテスト周期を越えるためストローブ信号S
2の設定値をT<t(n)<2Tであるt(n)とし
た。このとき出力信号D4で示される期待値E(n)と
比較されるコンパレータ2側のFF4の出力信号D3は
D(n)となるべきであるがこの場合D(n−1)番目
のサイクルのDUT出力となり位相がずれてしまい正し
く比較することはできない。
【0009】
【発明が解決しようとする課題】DUTの高速化に伴う
DUT内部のパイプライン回路等により、テスト周期を
越えたDUT出力のサイクル遅れは大きくなる傾向にあ
る。本発明は、テスト周期を越えるところに期待値との
比較点を持つDUTに対して、期待値をテスト周期に同
期して遅延させることによって対応できるICテストシ
ステムの比較回路の提供を目的としている。
DUT内部のパイプライン回路等により、テスト周期を
越えたDUT出力のサイクル遅れは大きくなる傾向にあ
る。本発明は、テスト周期を越えるところに期待値との
比較点を持つDUTに対して、期待値をテスト周期に同
期して遅延させることによって対応できるICテストシ
ステムの比較回路の提供を目的としている。
【0010】
【課題を解決するための手段】上記目的を達成するため
に、本発明のICテストシステムの比較回路において
は、期待値データの入力側にテスト周期に同期して遅延
させるシフト回路を設けた。
に、本発明のICテストシステムの比較回路において
は、期待値データの入力側にテスト周期に同期して遅延
させるシフト回路を設けた。
【0011】テスト周期に同期して遅延させるシフト回
路として、従来の期待値側FFにシトレジスタの直列入
力並列出力型とマルチプレクサを組み合わせて設けた。
直列入力並列出力型シフトレジスタに期待値データが入
力されると、直列入力並列出力型シフトレジスタの並列
出力をマルチプレクサに入力するように接続され、マル
チプレクサの出力側は期待値側FFに接続される。
路として、従来の期待値側FFにシトレジスタの直列入
力並列出力型とマルチプレクサを組み合わせて設けた。
直列入力並列出力型シフトレジスタに期待値データが入
力されると、直列入力並列出力型シフトレジスタの並列
出力をマルチプレクサに入力するように接続され、マル
チプレクサの出力側は期待値側FFに接続される。
【0012】
【作用】上記のように構成されたICテストシステムの
比較回路は1テスト周期の場合と、それ以上のテスト周
期の場合に期待値データをシフトレジスタ直列入力並列
出力型を通過させてテスト周期の調整が行えるようにな
ったので、DUTの出力がテスト周期のn倍(n>2)
遅れにも対応できるようになった。
比較回路は1テスト周期の場合と、それ以上のテスト周
期の場合に期待値データをシフトレジスタ直列入力並列
出力型を通過させてテスト周期の調整が行えるようにな
ったので、DUTの出力がテスト周期のn倍(n>2)
遅れにも対応できるようになった。
【0013】
【実施例】実施例について図面を参照して説明する。本
発明の一実施例によるICテストシステムの比較回路の
ブロック図を図1に、タイミングチャートを図2に示
す。DUTから出力された信号はコンパレータ32に入
力されタイミング発生器からのストローブ信号S22を
遅延回路39で遅延させてコンパレータ32に与えてD
UTからの出力信号を抽出する。コンパレータ32の出
力信号D11はFF34に入力されてレート信号S1で
保持される。FF34に保持された出力信号D33は比
較回路6に入力されている。
発明の一実施例によるICテストシステムの比較回路の
ブロック図を図1に、タイミングチャートを図2に示
す。DUTから出力された信号はコンパレータ32に入
力されタイミング発生器からのストローブ信号S22を
遅延回路39で遅延させてコンパレータ32に与えてD
UTからの出力信号を抽出する。コンパレータ32の出
力信号D11はFF34に入力されてレート信号S1で
保持される。FF34に保持された出力信号D33は比
較回路6に入力されている。
【0014】一方期待値側FF35に保持された出力信
号D38も比較回路6に入力されてFF34の出力信号
D33と比較される。このFF35の入力側に期待値デ
ータを入力する構成において、直列入力並列出力型シフ
トレジスタ36とマルチプレクサ37を組み合わせて設
けた期待値サイクルシフト回路50を設けた。この期待
値サイクルシフト回路50でシフトした期待値データD
30をFF35に入力させる。
号D38も比較回路6に入力されてFF34の出力信号
D33と比較される。このFF35の入力側に期待値デ
ータを入力する構成において、直列入力並列出力型シフ
トレジスタ36とマルチプレクサ37を組み合わせて設
けた期待値サイクルシフト回路50を設けた。この期待
値サイクルシフト回路50でシフトした期待値データD
30をFF35に入力させる。
【0015】直列入力並列出力型シフトレジスタ36は
期待値データD29を入力し、レート信号S1のクロッ
クで期待値データD29をシフトする。シフトした並列
出力t0 、t1 、t2 、tn をそれぞれマルチプレクサ
37の入力側に接続した。マルチプレクサ37は制御信
号によって制御され、期待値データを0段からm段シフ
トした期待値データを選択する。そして選択された期待
値データD30をFF35に入力する。
期待値データD29を入力し、レート信号S1のクロッ
クで期待値データD29をシフトする。シフトした並列
出力t0 、t1 、t2 、tn をそれぞれマルチプレクサ
37の入力側に接続した。マルチプレクサ37は制御信
号によって制御され、期待値データを0段からm段シフ
トした期待値データを選択する。そして選択された期待
値データD30をFF35に入力する。
【0016】図2に示すように、テスト周期を越えるD
UTのテスト周期t(n-1) にストローブ信号S22を設
定する場合、遅延回路39の設定値はt(n-1) <テスト
周期(T)とするとコンパレータ32の出力信号D11
のテスト周期と入力する期待値データD29のテスト周
期が一致しないため、マルチプレクサ37の制御によっ
て直列入力並列出力型シフトレジスタ36が作動して期
待値データをテスト周期と同期して遅らせFF34の出
力信号D33のD(n)とFF35の出力信号D38の
E(n)とテスト周期が一致する。
UTのテスト周期t(n-1) にストローブ信号S22を設
定する場合、遅延回路39の設定値はt(n-1) <テスト
周期(T)とするとコンパレータ32の出力信号D11
のテスト周期と入力する期待値データD29のテスト周
期が一致しないため、マルチプレクサ37の制御によっ
て直列入力並列出力型シフトレジスタ36が作動して期
待値データをテスト周期と同期して遅らせFF34の出
力信号D33のD(n)とFF35の出力信号D38の
E(n)とテスト周期が一致する。
【0017】
【発明の効果】本発明は、以上説明したように構成され
ているので、以下に記載されるような効果を奏する。
ているので、以下に記載されるような効果を奏する。
【0018】従来のICテストシステムではテストする
ことが大変困難であった。テスト周期を越えるところに
期待値との比較点を持つDUTに対して、期待値サイク
ルシフト回路をICテストシステムに採用したことによ
って、それは出力がテスト周期のN倍遅れになるDUT
出力に対しても、期待値をテスト周期に同期して遅延さ
せることができ比較が簡単に出来るようになった。
ことが大変困難であった。テスト周期を越えるところに
期待値との比較点を持つDUTに対して、期待値サイク
ルシフト回路をICテストシステムに採用したことによ
って、それは出力がテスト周期のN倍遅れになるDUT
出力に対しても、期待値をテスト周期に同期して遅延さ
せることができ比較が簡単に出来るようになった。
【図1】本発明によるICテストシステムの比較回路の
ブロック図を示す。
ブロック図を示す。
【図2】本発明によるICテストシステムの比較回路の
タイミングチャートを示す。
タイミングチャートを示す。
【図3】従来技術によるICテストシステムの比較回路
のブロック図を示す。
のブロック図を示す。
【図4】従来技術によるICテストシステムの比較回路
のタイミングチャートを示す。
のタイミングチャートを示す。
【図5】従来技術によるICテストシステムの比較回路
のタイミングチャートを示す。
のタイミングチャートを示す。
2、32 コンパレータ 3、39 遅延回路 4、5、34、35 FF(フリップ・フロップ) 6 比較回路 36 直列入力並列出力型シフトレジスタ 37 マルチプレクサ 50 期待値サイクルシフト回路 D1、D3、D4、D11 出力信号 D33、D38 出力信号 D2、D29、D30 期待値データ S1 レート信号 S2、S22 ストローブ信号
Claims (3)
- 【請求項1】 DUTの出力信号と期待値発生部からの
期待値と比較するICテストシステムにおいて、 期待値データ(D29)を0段からm段シフトして比較
器に与えるICテストシステムの比較回路。 - 【請求項2】 タイミング発生器からの信号を遅延回路
(39)で遅延させたストローブ信号(S22)でDU
Tの出力信号を抽出するコンパレータ(32)と、該コ
ンパレータ(2)の出力信号をレート信号(S1)で一
時記憶するコンパレータ側FF(34)と、期待値デー
タ(D30)を該レート信号(S1)で一時記憶する期
待値FF(35)と、該コンパレータ側FF(34)の
出力信号(D33)と該期待値FF(35)の出力信号
(D38)とを比較する比較回路(6)とでDUTの出
力信号と期待値データとを比較するICテストシステム
の比較回路において、 期待値データ(D29)を入力して、該期待値データ
(D29)の複数データをシフトし、該シフトされた任
意の期待値データ(D29)を期待値側FF(35)に
出力する期待値サイクルシフト回路(50)、 を具備することを特徴とするICテストシステムの比較
回路。 - 【請求項3】期待値サイクルシフト回路(50)は、 期待値データ(D29)を入力して、該入力データをレ
ート信号(S1)でシフトし、シフトした複数のシフト
信号(t0、t1 、t2 、tn)を並列出力する直列入力
並列出力型シフトレジスタ(36)と、 該直列入力並列出力型シフトレジスタ(36)の複数の
シフト信号を入力し、制御信号でいずれかの該シフト信
号を選択し、期待値側FF(35)に出力するマルチプ
レクサ(37)と、 を具備することを特徴とする請求項2記載のICテスト
システムの比較回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7179466A JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Icテストシステムの比較回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP7179466A JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Icテストシステムの比較回路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH095394A true JPH095394A (ja) | 1997-01-10 |
Family
ID=16066350
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP7179466A Pending JPH095394A (ja) | 1995-06-22 | 1995-06-22 | Icテストシステムの比較回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH095394A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003010674A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Phase correction circuit |
-
1995
- 1995-06-22 JP JP7179466A patent/JPH095394A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2003010674A1 (en) * | 2001-07-27 | 2003-02-06 | Advantest Corporation | Phase correction circuit |
US7068086B2 (en) | 2001-07-27 | 2006-06-27 | Advantest Corp. | Phase correction circuit |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040304 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040323 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040810 |