JPH01287483A - アナログ−ディジタル混成ic用試験装置 - Google Patents
アナログ−ディジタル混成ic用試験装置Info
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- JPH01287483A JPH01287483A JP63116731A JP11673188A JPH01287483A JP H01287483 A JPH01287483 A JP H01287483A JP 63116731 A JP63116731 A JP 63116731A JP 11673188 A JP11673188 A JP 11673188A JP H01287483 A JPH01287483 A JP H01287483A
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- 238000012360 testing method Methods 0.000 title claims abstract description 86
- 239000013078 crystal Substances 0.000 abstract description 8
- 230000001360 synchronised effect Effects 0.000 abstract description 5
- 230000010355 oscillation Effects 0.000 abstract description 3
- 239000000284 extract Substances 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- Tests Of Electronic Circuits (AREA)
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- Semiconductor Integrated Circuits (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
「産業上の利用分野」
この発明は例えばディジタルオーディオ用IC或いはモ
デム等のようにアナログ系とディジタル系の回路が混在
するICを試験することに用いるアナログ−ディジタル
混成IC用試験装置に関する。
デム等のようにアナログ系とディジタル系の回路が混在
するICを試験することに用いるアナログ−ディジタル
混成IC用試験装置に関する。
「従来の技術」
第3図に従来のアナログ−ディジタル混成IC用試験装
置の概略構成を示す。
置の概略構成を示す。
図中1は被試験IC,2はこの被試験ICIのディジタ
ル系回路を試験するディジタル試験回路、3は被試験I
CIのアナログ系回路を試験するアナログ試験回路を示
す。
ル系回路を試験するディジタル試験回路、3は被試験I
CIのアナログ系回路を試験するアナログ試験回路を示
す。
ディジタル試験回路2はタイミング発生器4と、このタ
イミング発生器4から出力されるタイミング信号に同期
してパターン信号を出力するパターン発生器5と、パタ
ーン発生器5から出力されるパターン信号を実波形に変
換して被試験ICIのディジタル系回路に与える実波形
発生器6と、被試験ICIから出力されるディジタルの
応答出力とパターン発生器5から与えられる期待値デー
タとを比較し、被試験ICIのディジタル系が正常に動
作しているか否かを判定する論理比較器7とによって構
成される。
イミング発生器4から出力されるタイミング信号に同期
してパターン信号を出力するパターン発生器5と、パタ
ーン発生器5から出力されるパターン信号を実波形に変
換して被試験ICIのディジタル系回路に与える実波形
発生器6と、被試験ICIから出力されるディジタルの
応答出力とパターン発生器5から与えられる期待値デー
タとを比較し、被試験ICIのディジタル系が正常に動
作しているか否かを判定する論理比較器7とによって構
成される。
アナログ試験回路3はアナログ回路用のタイミング発生
器8と、このタイミング発生器8から出力されるタイミ
ング信号によってDA変換し、任意の波形を持つアナロ
グ信号を被試験ICIのアナログ系回路に与えるDA変
換器9と、被試験ICIのアナログ系回路から出力され
るアナログ信号をタイミング発生器8から与えられるタ
イミング信号に同期してAD変換するAD変換器11と
、このAD変換器11から出力されるアナログ信号が期
待値と一致しているか否かを判定し、被試験ICIのア
ナログ回路が正常に動作しているか否かを判定する判定
装置12とによって構成される。
器8と、このタイミング発生器8から出力されるタイミ
ング信号によってDA変換し、任意の波形を持つアナロ
グ信号を被試験ICIのアナログ系回路に与えるDA変
換器9と、被試験ICIのアナログ系回路から出力され
るアナログ信号をタイミング発生器8から与えられるタ
イミング信号に同期してAD変換するAD変換器11と
、このAD変換器11から出力されるアナログ信号が期
待値と一致しているか否かを判定し、被試験ICIのア
ナログ回路が正常に動作しているか否かを判定する判定
装置12とによって構成される。
このように従来はディジタル試験回路2とアナログ試験
回路3は別々のタイミング発生器4と8から出力される
タイミング信号によって動作する構造となっている。
回路3は別々のタイミング発生器4と8から出力される
タイミング信号によって動作する構造となっている。
ディジタル試験回路2とアナログ試験回路3が別々にタ
イミング発生器4と8を持っている理由は以下の如くで
ある。
イミング発生器4と8を持っている理由は以下の如くで
ある。
ディジタル系では信号の周期を分解能よく変化させ、タ
イミングの位相を変えながらICを動作させ正常に動作
するか否かを問う試験がある。このためにディジタル試
験回路2で用いられるタイミング発生器4は第4図に示
すように周期発生器13の出力側に遅延発生器群14を
具備している。
イミングの位相を変えながらICを動作させ正常に動作
するか否かを問う試験がある。このためにディジタル試
験回路2で用いられるタイミング発生器4は第4図に示
すように周期発生器13の出力側に遅延発生器群14を
具備している。
つまり周期発生器13はプログラマブル分周器13Aと
、アンドゲート群13Bと、遅延素子群13cと、アン
ドゲート群13Bを制御する演算回路13Dとによって
構成される。
、アンドゲート群13Bと、遅延素子群13cと、アン
ドゲート群13Bを制御する演算回路13Dとによって
構成される。
第4図の回路で25ナノ秒の周期を発生させるためには
プログラマブル分周器13Aの出力が第5図Aに示すよ
うに24NS、24NS、24NS。
プログラマブル分周器13Aの出力が第5図Aに示すよ
うに24NS、24NS、24NS。
28NS、24NS、24NS、28NS・・・となる
ように設定し、1発目のパルスはONS、2発目のパル
スはINSの経路、3発目のパルスは2NSの経路、4
発目のパルスは3’N Sの経路を通るようにゲート群
13Bを制御すれば出力の周期は第5図Bに示すように
25NSの一定の周期のパルスが得られる。
ように設定し、1発目のパルスはONS、2発目のパル
スはINSの経路、3発目のパルスは2NSの経路、4
発目のパルスは3’N Sの経路を通るようにゲート群
13Bを制御すれば出力の周期は第5図Bに示すように
25NSの一定の周期のパルスが得られる。
このようにこの周期発生器13を用いることによってI
NSの分解能でクロック周期を変化させることができる
。
NSの分解能でクロック周期を変化させることができる
。
この周期発生器13から出力されたクロックパルスは遅
延発生器群14に与えられ、この遅延発生器群14の中
の遅延発生器14A〜14Nから出力されるパルスを選
択的に取り出すことにより、位相の異なる複数相のクロ
ックを発生させるとか、発生周期が1周期毎に変化する
クロックを発生させることができる。
延発生器群14に与えられ、この遅延発生器群14の中
の遅延発生器14A〜14Nから出力されるパルスを選
択的に取り出すことにより、位相の異なる複数相のクロ
ックを発生させるとか、発生周期が1周期毎に変化する
クロックを発生させることができる。
このタイミング発生回路4はタイミング信号の周期を高
分解能で変化させることができる特徴がある反面、各タ
イミング信号の周期毎に遅延素子群13Cの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点がある
。
分解能で変化させることができる特徴がある反面、各タ
イミング信号の周期毎に遅延素子群13Cの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点がある
。
一方、アナログ系の回路は電圧または電流の変化を実時
間で伝達させる回路構造であるため、例えばDA変換器
9またはAD変換器11に与えるクロックパルスにジッ
タが与えられると、そのジッタによる影響がアナログ信
号に現われ、アナログ信号の波形を変形させてしまう欠
点がある。
間で伝達させる回路構造であるため、例えばDA変換器
9またはAD変換器11に与えるクロックパルスにジッ
タが与えられると、そのジッタによる影響がアナログ信
号に現われ、アナログ信号の波形を変形させてしまう欠
点がある。
このため従来よりアナログ試験回路3に用いるタイミン
グ発生器8はジッタの少ないタイミング信号を発生する
回路構造のタイミング信号発生回路が用いられる。
グ発生器8はジッタの少ないタイミング信号を発生する
回路構造のタイミング信号発生回路が用いられる。
このような理由から従来はディジタル試験回路2とアナ
ログ試験回路3は別々にタイミング発生器4と8とを具
備し、これら別々のタイミング発生器4と8によってデ
ィジタル試験回路2とアナログ試験回路3を動作させて
いる。
ログ試験回路3は別々にタイミング発生器4と8とを具
備し、これら別々のタイミング発生器4と8によってデ
ィジタル試験回路2とアナログ試験回路3を動作させて
いる。
「発明が解決しようとする課題」
ディジタル試験回路2とアナログ試験回路3がそれぞれ
に設けたタイミング発生器4と8によって動作する構造
のためディジタル試験回路2とアナログ試験回路3の動
作を同期させることができる周波数は極(限られた周波
数に制限される欠点がある。
に設けたタイミング発生器4と8によって動作する構造
のためディジタル試験回路2とアナログ試験回路3の動
作を同期させることができる周波数は極(限られた周波
数に制限される欠点がある。
つまり、ディジタル試験回路2とアナログ試験回路3を
ある周波数で同期させたとしても、ディジタル試験回路
2のタイミング発生周期をわずかずつずらしていくと、
アナログ試験回路3のタイミング発生器8は同期から外
れてしまうことになる。
ある周波数で同期させたとしても、ディジタル試験回路
2のタイミング発生周期をわずかずつずらしていくと、
アナログ試験回路3のタイミング発生器8は同期から外
れてしまうことになる。
このためディジタル試験回路2のタイミング発生器4か
ら出力されるタイミング信号をアナログ試験回路3で流
用することが考えられるが、ディジタル試験回路2に設
けたタイミング発生器4は第4図に示したようにタイミ
ング信号の周期をわずかずつ変化させる手段として遅延
発生器14A〜14Nを用いているから、遅延発生器1
4A〜14Nの遅延量のバラツキによってタイミング信
号にジッタを与える欠点がある。
ら出力されるタイミング信号をアナログ試験回路3で流
用することが考えられるが、ディジタル試験回路2に設
けたタイミング発生器4は第4図に示したようにタイミ
ング信号の周期をわずかずつ変化させる手段として遅延
発生器14A〜14Nを用いているから、遅延発生器1
4A〜14Nの遅延量のバラツキによってタイミング信
号にジッタを与える欠点がある。
このジッタはアナログ試験回路3で許容するシフタ量1
0ピコ秒以下より大きい100ピコ秒程度となり、アナ
ログ試験回路のタイミング信号として流用することはで
きない。
0ピコ秒以下より大きい100ピコ秒程度となり、アナ
ログ試験回路のタイミング信号として流用することはで
きない。
「課題を解決するための手段」
この発明ではディジタル試験回路のタイミング発生器に
同期化回路を設け、この同期化回路にアナログ試験回路
のタイミング発生器からタイミング信号を与え、ディジ
タル試験回路のタイミング発生器をアナログ試験回路の
タイミング信号に同期させるように構成したものである
。
同期化回路を設け、この同期化回路にアナログ試験回路
のタイミング発生器からタイミング信号を与え、ディジ
タル試験回路のタイミング発生器をアナログ試験回路の
タイミング信号に同期させるように構成したものである
。
この発明の構成によればアナログ試験回路のタイミング
信号にディジタル試験回路のタイミング信号が同期して
動作するから常にアナログ試験回路とディジタル試験回
路とが同期して動作し、正常な試験状態を広い周波数範
囲にわたって維持することができる。
信号にディジタル試験回路のタイミング信号が同期して
動作するから常にアナログ試験回路とディジタル試験回
路とが同期して動作し、正常な試験状態を広い周波数範
囲にわたって維持することができる。
「実施例」
第1図にこの発明の実施例を示す、第1図に符号2を付
して示す部分は、ディジタル試験回路、3はアナログ試
験回路を示す。
して示す部分は、ディジタル試験回路、3はアナログ試
験回路を示す。
アナログ試験回路3は従来の構造と全く同じである。
この発明の特徴とする構成はディジタル試験回路3のタ
イミング発生器4に同期化回路15を設けた点である。
イミング発生器4に同期化回路15を設けた点である。
この同期化回路15はアナログ試験回路3のタイミング
信号発生器8から出力されるタイミング信号を受けて、
ディジタル試験回路2のタイミング発生器の動作タイミ
ングに同期化する。
信号発生器8から出力されるタイミング信号を受けて、
ディジタル試験回路2のタイミング発生器の動作タイミ
ングに同期化する。
その同期化回路の構成を第2図に示す0図中15Aは電
圧制御型水晶発振器、15Bは位相比較器、15Cはデ
ィジタル加算器を示す。
圧制御型水晶発振器、15Bは位相比較器、15Cはデ
ィジタル加算器を示す。
電圧制御型水晶発振器15Aはタイミング発生器4のプ
ログラマブル分周器13Aにマスタクロツタを与える。
ログラマブル分周器13Aにマスタクロツタを与える。
タイミング発生器4では遅延素子群13CでINSの分
解能でパルス間隔を調整した点の信号を取出し、この信
号を位相比較器15Bに与える。
解能でパルス間隔を調整した点の信号を取出し、この信
号を位相比較器15Bに与える。
位相比較器15Bではタイミング発生器4から取出した
信号とアナログ試験回路3のタイミング発生器8から与
えたタイミング信号とを位相比較し、その位相比較出力
を電圧制御型水晶発振器15Aに与え、電圧制御型水晶
発振器15Aの発振位相を制御する。これと共にディジ
タル加算器15Cに位相比較出力を与え周期設定値を補
正する。
信号とアナログ試験回路3のタイミング発生器8から与
えたタイミング信号とを位相比較し、その位相比較出力
を電圧制御型水晶発振器15Aに与え、電圧制御型水晶
発振器15Aの発振位相を制御する。これと共にディジ
タル加算器15Cに位相比較出力を与え周期設定値を補
正する。
「発明の効果」
この発明によればディジタル試験回路2に設けたタイミ
ング発生器4がら出力されるタイミング信号をアナログ
試験回路3に設けたタイミング発生器8から出力される
タイミング信号と位相比較し、その位相比較出力でマス
タクロツタを発生する電圧制御型水晶発振器15Aの発
振位相を制御すると共に、位相比較出力を加算器15C
に与えて周期設定値を補正する構造としたから、アナロ
グ試験回路3とディジタル試験回路2のタイミング信号
を常に同期させることができる。
ング発生器4がら出力されるタイミング信号をアナログ
試験回路3に設けたタイミング発生器8から出力される
タイミング信号と位相比較し、その位相比較出力でマス
タクロツタを発生する電圧制御型水晶発振器15Aの発
振位相を制御すると共に、位相比較出力を加算器15C
に与えて周期設定値を補正する構造としたから、アナロ
グ試験回路3とディジタル試験回路2のタイミング信号
を常に同期させることができる。
この結果広い周波数範囲にわたってディジタル試験回路
2とアナログ試験回路3を同期させて動作させることが
できるからディジタル回路とアナログ回路が混在するI
Cを正確に試験することができる利点が得られる。
2とアナログ試験回路3を同期させて動作させることが
できるからディジタル回路とアナログ回路が混在するI
Cを正確に試験することができる利点が得られる。
第1図はこの発明の一実施例を説明するためのブロック
図、第2図はこの発明の詳細な説明するためのブロック
図、第3図は従来の技術を説明するためのブロック図、
第4図は従来の技術の欠点を説明するためのブロック図
、第5図は分解能よくパルス間隔を変化させる方法を説
明するためのタイミングチャートを示す。 l・・・被試験tC22・・・ディジタル試験回路、3
・・・アナログ試験回路、4゜8・・・タイミング発生
器、5・・・パターン発生器、6・・・実波形発生器、
7・・・論理比較器、9・・・DA変換器、11・・・
AD変換器、12・・・判定回路、15・・・同期化回
路、15A・・・電圧制御型水晶発振器、15B・・・
位相比較器、15C・・・ディジタル加算器。 実用新案登録出願人 株式会社アトパンテスト代
理 人 草 野 卓才 1
図 オ 3 図
図、第2図はこの発明の詳細な説明するためのブロック
図、第3図は従来の技術を説明するためのブロック図、
第4図は従来の技術の欠点を説明するためのブロック図
、第5図は分解能よくパルス間隔を変化させる方法を説
明するためのタイミングチャートを示す。 l・・・被試験tC22・・・ディジタル試験回路、3
・・・アナログ試験回路、4゜8・・・タイミング発生
器、5・・・パターン発生器、6・・・実波形発生器、
7・・・論理比較器、9・・・DA変換器、11・・・
AD変換器、12・・・判定回路、15・・・同期化回
路、15A・・・電圧制御型水晶発振器、15B・・・
位相比較器、15C・・・ディジタル加算器。 実用新案登録出願人 株式会社アトパンテスト代
理 人 草 野 卓才 1
図 オ 3 図
Claims (1)
- (1)A、タイミング発生器と、このタイミング発生器
から出力されるタイミング信号に同期 して試験パターン信号を出力するパターン 発生器と、このパターン発生器から出力さ れるパターン信号を実波形信号に変換して 被試験ICに与える実波形発生部とを具備 したディジタル試験回路と、 B、被試験ICのアナログ系回路に任意波形を持つアナ
ログ信号を与えるDA変換器と、被試験ICのアナログ
系回路から出力され るアナログ信号をディジタル信号に変換す るAD変換器と、このAD変換器から出力 されるディジタル信号を期待値と比較し、 被試験ICの良否を判定する判定回路とを 具備したアナログ試験回路と、 C、上記ディジタル試験回路のタイミング発生器に設け
られ、上記アナログ試験回路に 設けられたタイミング発生器から与えられ るタイミング信号にディジタル試験用タイ ミング信号を同期させる同期化回路と、 によって構成したアナログ−ディジタル混成IC用試験
装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116731A JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ic用試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63116731A JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ic用試験装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01287483A true JPH01287483A (ja) | 1989-11-20 |
JP2668546B2 JP2668546B2 (ja) | 1997-10-27 |
Family
ID=14694396
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63116731A Expired - Lifetime JP2668546B2 (ja) | 1988-05-13 | 1988-05-13 | アナログ−ディジタル混成ic用試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2668546B2 (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002243809A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ic用テストシステム |
JP2003248039A (ja) * | 2002-02-22 | 2003-09-05 | Yokogawa Electric Corp | Icテスタ |
JP2010117349A (ja) * | 2008-10-16 | 2010-05-27 | Advantest Corp | 試験装置、パフォーマンスボード、および、キャリブレーション用ボード |
CN109642925A (zh) * | 2016-08-30 | 2019-04-16 | 高通股份有限公司 | 用于使用经校准的模数转换器的原位模拟信号诊断和纠错的设备和方法 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6214525A (ja) * | 1985-07-11 | 1987-01-23 | Yokogawa Hewlett Packard Ltd | タイミング較正方法 |
-
1988
- 1988-05-13 JP JP63116731A patent/JP2668546B2/ja not_active Expired - Lifetime
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6214525A (ja) * | 1985-07-11 | 1987-01-23 | Yokogawa Hewlett Packard Ltd | タイミング較正方法 |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
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JP2002243809A (ja) * | 2001-02-09 | 2002-08-28 | Advantest Corp | アナログ・デジタル混成ic用テストシステム |
JP2003248039A (ja) * | 2002-02-22 | 2003-09-05 | Yokogawa Electric Corp | Icテスタ |
JP2010117349A (ja) * | 2008-10-16 | 2010-05-27 | Advantest Corp | 試験装置、パフォーマンスボード、および、キャリブレーション用ボード |
CN109642925A (zh) * | 2016-08-30 | 2019-04-16 | 高通股份有限公司 | 用于使用经校准的模数转换器的原位模拟信号诊断和纠错的设备和方法 |
CN109642925B (zh) * | 2016-08-30 | 2021-08-31 | 高通股份有限公司 | 电子设备和用于监视模拟信号的方法 |
Also Published As
Publication number | Publication date |
---|---|
JP2668546B2 (ja) | 1997-10-27 |
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