JPH01287483A - アナログ−ディジタル混成ｉｃ用試験装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 「産業上の利用分野」 この発明は例えばディジタルオーディオ用ＩＣ或いはモ
デム等のようにアナログ系とディジタル系の回路が混在
するＩＣを試験することに用いるアナログ−ディジタル
混成ＩＣ用試験装置に関する。

「従来の技術」 第３図に従来のアナログ−ディジタル混成ＩＣ用試験装
置の概略構成を示す。

図中１は被試験ＩＣ，２はこの被試験ＩＣＩのディジタ
ル系回路を試験するディジタル試験回路、３は被試験Ｉ
ＣＩのアナログ系回路を試験するアナログ試験回路を示
す。

ディジタル試験回路２はタイミング発生器４と、このタ
イミング発生器４から出力されるタイミング信号に同期
してパターン信号を出力するパターン発生器５と、パタ
ーン発生器５から出力されるパターン信号を実波形に変
換して被試験ＩＣＩのディジタル系回路に与える実波形
発生器６と、被試験ＩＣＩから出力されるディジタルの
応答出力とパターン発生器５から与えられる期待値デー
タとを比較し、被試験ＩＣＩのディジタル系が正常に動
作しているか否かを判定する論理比較器７とによって構
成される。

アナログ試験回路３はアナログ回路用のタイミング発生
器８と、このタイミング発生器８から出力されるタイミ
ング信号によってＤＡ変換し、任意の波形を持つアナロ
グ信号を被試験ＩＣＩのアナログ系回路に与えるＤＡ変
換器９と、被試験ＩＣＩのアナログ系回路から出力され
るアナログ信号をタイミング発生器８から与えられるタ
イミング信号に同期してＡＤ変換するＡＤ変換器１１と
、このＡＤ変換器１１から出力されるアナログ信号が期
待値と一致しているか否かを判定し、被試験ＩＣＩのア
ナログ回路が正常に動作しているか否かを判定する判定
装置１２とによって構成される。

このように従来はディジタル試験回路２とアナログ試験
回路３は別々のタイミング発生器４と８から出力される
タイミング信号によって動作する構造となっている。

ディジタル試験回路２とアナログ試験回路３が別々にタ
イミング発生器４と８を持っている理由は以下の如くで
ある。

ディジタル系では信号の周期を分解能よく変化させ、タ
イミングの位相を変えながらＩＣを動作させ正常に動作
するか否かを問う試験がある。このためにディジタル試
験回路２で用いられるタイミング発生器４は第４図に示
すように周期発生器１３の出力側に遅延発生器群１４を
具備している。

つまり周期発生器１３はプログラマブル分周器１３Ａと
、アンドゲート群１３Ｂと、遅延素子群１３ｃと、アン
ドゲート群１３Ｂを制御する演算回路１３Ｄとによって
構成される。

第４図の回路で２５ナノ秒の周期を発生させるためには
プログラマブル分周器１３Ａの出力が第５図Ａに示すよ
うに２４ＮＳ、２４ＮＳ、２４ＮＳ。

２８ＮＳ、２４ＮＳ、２４ＮＳ、２８ＮＳ・・・となる
ように設定し、１発目のパルスはＯＮＳ、２発目のパル
スはＩＮＳの経路、３発目のパルスは２ＮＳの経路、４
発目のパルスは３’Ｎ　Ｓの経路を通るようにゲート群
１３Ｂを制御すれば出力の周期は第５図Ｂに示すように
２５ＮＳの一定の周期のパルスが得られる。

このようにこの周期発生器１３を用いることによってＩ
ＮＳの分解能でクロック周期を変化させることができる
。

この周期発生器１３から出力されたクロックパルスは遅
延発生器群１４に与えられ、この遅延発生器群１４の中
の遅延発生器１４Ａ〜１４Ｎから出力されるパルスを選
択的に取り出すことにより、位相の異なる複数相のクロ
ックを発生させるとか、発生周期が１周期毎に変化する
クロックを発生させることができる。

このタイミング発生回路４はタイミング信号の周期を高
分解能で変化させることができる特徴がある反面、各タ
イミング信号の周期毎に遅延素子群１３Ｃの遅延素子を
切替えて使うため、各遅延素子の遅延時間のバラツキに
よってタイミング信号にジッタが与えられる欠点がある
。

一方、アナログ系の回路は電圧または電流の変化を実時
間で伝達させる回路構造であるため、例えばＤＡ変換器
９またはＡＤ変換器１１に与えるクロックパルスにジッ
タが与えられると、そのジッタによる影響がアナログ信
号に現われ、アナログ信号の波形を変形させてしまう欠
点がある。

このため従来よりアナログ試験回路３に用いるタイミン
グ発生器８はジッタの少ないタイミング信号を発生する
回路構造のタイミング信号発生回路が用いられる。

このような理由から従来はディジタル試験回路２とアナ
ログ試験回路３は別々にタイミング発生器４と８とを具
備し、これら別々のタイミング発生器４と８によってデ
ィジタル試験回路２とアナログ試験回路３を動作させて
いる。

「発明が解決しようとする課題」 ディジタル試験回路２とアナログ試験回路３がそれぞれ
に設けたタイミング発生器４と８によって動作する構造
のためディジタル試験回路２とアナログ試験回路３の動
作を同期させることができる周波数は極（限られた周波
数に制限される欠点がある。

つまり、ディジタル試験回路２とアナログ試験回路３を
ある周波数で同期させたとしても、ディジタル試験回路
２のタイミング発生周期をわずかずつずらしていくと、
アナログ試験回路３のタイミング発生器８は同期から外
れてしまうことになる。

このためディジタル試験回路２のタイミング発生器４か
ら出力されるタイミング信号をアナログ試験回路３で流
用することが考えられるが、ディジタル試験回路２に設
けたタイミング発生器４は第４図に示したようにタイミ
ング信号の周期をわずかずつ変化させる手段として遅延
発生器１４Ａ〜１４Ｎを用いているから、遅延発生器１
４Ａ〜１４Ｎの遅延量のバラツキによってタイミング信
号にジッタを与える欠点がある。

このジッタはアナログ試験回路３で許容するシフタ量１
０ピコ秒以下より大きい１００ピコ秒程度となり、アナ
ログ試験回路のタイミング信号として流用することはで
きない。

「課題を解決するための手段」 この発明ではディジタル試験回路のタイミング発生器に
同期化回路を設け、この同期化回路にアナログ試験回路
のタイミング発生器からタイミング信号を与え、ディジ
タル試験回路のタイミング発生器をアナログ試験回路の
タイミング信号に同期させるように構成したものである
。

この発明の構成によればアナログ試験回路のタイミング
信号にディジタル試験回路のタイミング信号が同期して
動作するから常にアナログ試験回路とディジタル試験回
路とが同期して動作し、正常な試験状態を広い周波数範
囲にわたって維持することができる。

「実施例」 第１図にこの発明の実施例を示す、第１図に符号２を付
して示す部分は、ディジタル試験回路、３はアナログ試
験回路を示す。

アナログ試験回路３は従来の構造と全く同じである。

この発明の特徴とする構成はディジタル試験回路３のタ
イミング発生器４に同期化回路１５を設けた点である。

この同期化回路１５はアナログ試験回路３のタイミング
信号発生器８から出力されるタイミング信号を受けて、
ディジタル試験回路２のタイミング発生器の動作タイミ
ングに同期化する。

その同期化回路の構成を第２図に示す０図中１５Ａは電
圧制御型水晶発振器、１５Ｂは位相比較器、１５Ｃはデ
ィジタル加算器を示す。

電圧制御型水晶発振器１５Ａはタイミング発生器４のプ
ログラマブル分周器１３Ａにマスタクロツタを与える。

タイミング発生器４では遅延素子群１３ＣでＩＮＳの分
解能でパルス間隔を調整した点の信号を取出し、この信
号を位相比較器１５Ｂに与える。

位相比較器１５Ｂではタイミング発生器４から取出した
信号とアナログ試験回路３のタイミング発生器８から与
えたタイミング信号とを位相比較し、その位相比較出力
を電圧制御型水晶発振器１５Ａに与え、電圧制御型水晶
発振器１５Ａの発振位相を制御する。これと共にディジ
タル加算器１５Ｃに位相比較出力を与え周期設定値を補
正する。

「発明の効果」 この発明によればディジタル試験回路２に設けたタイミ
ング発生器４がら出力されるタイミング信号をアナログ
試験回路３に設けたタイミング発生器８から出力される
タイミング信号と位相比較し、その位相比較出力でマス
タクロツタを発生する電圧制御型水晶発振器１５Ａの発
振位相を制御すると共に、位相比較出力を加算器１５Ｃ
に与えて周期設定値を補正する構造としたから、アナロ
グ試験回路３とディジタル試験回路２のタイミング信号
を常に同期させることができる。

この結果広い周波数範囲にわたってディジタル試験回路
２とアナログ試験回路３を同期させて動作させることが
できるからディジタル回路とアナログ回路が混在するＩ
Ｃを正確に試験することができる利点が得られる。

【図面の簡単な説明】

第１図はこの発明の一実施例を説明するためのブロック
図、第２図はこの発明の詳細な説明するためのブロック
図、第３図は従来の技術を説明するためのブロック図、
第４図は従来の技術の欠点を説明するためのブロック図
、第５図は分解能よくパルス間隔を変化させる方法を説
明するためのタイミングチャートを示す。 ｌ・・・被試験ｔＣ２２・・・ディジタル試験回路、３
・・・アナログ試験回路、４゜８・・・タイミング発生
器、５・・・パターン発生器、６・・・実波形発生器、
７・・・論理比較器、９・・・ＤＡ変換器、１１・・・
ＡＤ変換器、１２・・・判定回路、１５・・・同期化回
路、１５Ａ・・・電圧制御型水晶発振器、１５Ｂ・・・
位相比較器、１５Ｃ・・・ディジタル加算器。 実用新案登録出願人　株式会社アトパンテスト代　　　
　理　　　　人　草　　　　野　　　　　　卓才　１　
図 オ　３　図

Claims (1)

【特許請求の範囲】
1. （１）Ａ、タイミング発生器と、このタイミング発生器
   から出力されるタイミング信号に同期 して試験パターン信号を出力するパターン 発生器と、このパターン発生器から出力さ れるパターン信号を実波形信号に変換して 被試験ＩＣに与える実波形発生部とを具備 したディジタル試験回路と、 Ｂ、被試験ＩＣのアナログ系回路に任意波形を持つアナ
   ログ信号を与えるＤＡ変換器と、被試験ＩＣのアナログ
   系回路から出力され るアナログ信号をディジタル信号に変換す るＡＤ変換器と、このＡＤ変換器から出力 されるディジタル信号を期待値と比較し、 被試験ＩＣの良否を判定する判定回路とを 具備したアナログ試験回路と、 Ｃ、上記ディジタル試験回路のタイミング発生器に設け
   られ、上記アナログ試験回路に 設けられたタイミング発生器から与えられ るタイミング信号にディジタル試験用タイ ミング信号を同期させる同期化回路と、 によって構成したアナログ−ディジタル混成ＩＣ用試験
   装置。