JP2846428B2 - 論理比較回路 - Google Patents
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Description
【発明の詳細な説明】 「産業上の利用分野」 この発明はIC試験装置に用いられる論理比較回路に関
する。
する。
「従来の技術」 第４図に従来の論理比較回路を示す。図中10は被試験
IC、20はこの被試験IC10から出力される被試験信号P
TESTを低速の複数の信号Pa,Pb,Pc…に分岐する第１イン
ターリーブ回路、30は期待値パターン信号QSTANを低速
の複数の信号Qa,Qb,Qc…に分岐する第２インターリーブ
回路、40は第１インターリーブ回路20と第２インターリ
ーブ回路30で周波数の低い信号に変換した被試験信号と
期待値パターン信号とを比較し、一致不一致を判定する
比較回路、50は比較結果を元の周期の信号に逆変換する
周期変換回路をそれぞれ示す。
IC、20はこの被試験IC10から出力される被試験信号P
TESTを低速の複数の信号Pa,Pb,Pc…に分岐する第１イン
ターリーブ回路、30は期待値パターン信号QSTANを低速
の複数の信号Qa,Qb,Qc…に分岐する第２インターリーブ
回路、40は第１インターリーブ回路20と第２インターリ
ーブ回路30で周波数の低い信号に変換した被試験信号と
期待値パターン信号とを比較し、一致不一致を判定する
比較回路、50は比較結果を元の周期の信号に逆変換する
周期変換回路をそれぞれ示す。
第１インターリーブ回路20及び第２インターリーブ回
路30はこの例では３個のデータラッチ回路21,22,23及び
31,32,33を用いて被試験信号PTESTと期待値パターン信
号QSTANを３倍の周期3Tを持つ低速信号Pa,Pb,Pc及びQa,
Qb,Qcに分岐し、この低速の信号Pa,Pb,Pc及びQa,Qb,Qc
をそれぞれ比較回路40で論理を比較し、被試験信号Pa,P
b,Pc…が期待値パターン信号Qa,Qb,Qc…の論理と一致す
るか否かを試験する。
路30はこの例では３個のデータラッチ回路21,22,23及び
31,32,33を用いて被試験信号PTESTと期待値パターン信
号QSTANを３倍の周期3Tを持つ低速信号Pa,Pb,Pc及びQa,
Qb,Qcに分岐し、この低速の信号Pa,Pb,Pc及びQa,Qb,Qc
をそれぞれ比較回路40で論理を比較し、被試験信号Pa,P
b,Pc…が期待値パターン信号Qa,Qb,Qc…の論理と一致す
るか否かを試験する。
各比較回路は排他的論理和回路41,42,43によって構成
することができ、その各比較結果は周期変換回路50で再
び元の周期の信号に変換し判定結果PH（第５図Ｈ）とし
て出力する。
することができ、その各比較結果は周期変換回路50で再
び元の周期の信号に変換し判定結果PH（第５図Ｈ）とし
て出力する。
つまり従来の論理比較回路は被試験信号PTEST及び期
待値パターン信号QSTANをそれぞれ３倍の周期を持つ低
速信号に変換し、長い周期を持つ低速信号の状態で論理
比較を行なう構造としている。
待値パターン信号QSTANをそれぞれ３倍の周期を持つ低
速信号に変換し、長い周期を持つ低速信号の状態で論理
比較を行なう構造としている。
その理由は被試験信号PTESTの位相が試験中に変化す
るからである。つまり試験中に被試験IC10に与える試験
パターンの信号の位相を変化させ、入力信号の位相の変
化に対して正常に動作する位相の範囲を見る試験項目が
ある。
るからである。つまり試験中に被試験IC10に与える試験
パターンの信号の位相を変化させ、入力信号の位相の変
化に対して正常に動作する位相の範囲を見る試験項目が
ある。
このために被試験IC10から出力される被試験信号P
TESTの位相も変化するから、期待値パターン信号QSTAN
との位相もずれる。よって高速信号のまま論理比較を行
なうと被試験信号PTESTのサークルと期待値パターン信
号のサイクルの関係がずれて対応するサークル同士の比
較を行なうことができなくなるおそれがある。
TESTの位相も変化するから、期待値パターン信号QSTAN
との位相もずれる。よって高速信号のまま論理比較を行
なうと被試験信号PTESTのサークルと期待値パターン信
号のサイクルの関係がずれて対応するサークル同士の比
較を行なうことができなくなるおそれがある。
このような理由から従来は被試験信号PTESTと期待値
パターン信号QSTANの双方を周期が長い信号に変換し、
比較できる期間を延長し、比較するサイクルの関係がず
れてしまうことを防止している。
パターン信号QSTANの双方を周期が長い信号に変換し、
比較できる期間を延長し、比較するサイクルの関係がず
れてしまうことを防止している。
また比較する信号の周期を長く採ることによって、信
号を低速化し、低速信号同士を比較することによって、
安価な回路素子を用いて高速信号の論理比較を行なえる
ようにも考慮している。
号を低速化し、低速信号同士を比較することによって、
安価な回路素子を用いて高速信号の論理比較を行なえる
ようにも考慮している。
「発明が解決しようとする課題」 従来の回路構成によればインターリーブ回路が２個必
要となり、回路規模が大きくなってしまう欠点がある。
要となり、回路規模が大きくなってしまう欠点がある。
この発明の目的は回路規模を小さくすることができる
論理比較回路の構成を提案するものである。
論理比較回路の構成を提案するものである。
「課題を解決するための手段」 この発明においては被試験信号をインターリーブ回路
によって多相の低速信号に変換すると共に、この多相の
低速信号のそれぞれの相の信号を期待値パターン信号に
同期したシステムクロックから生成した多相パルスによ
って打抜き、この打抜いた信号の論理和をとって期待値
パターン信号に同期した元の周期の信号に変換し、この
信号と期待値パターン信号とを論理比較するように構成
したものである。
によって多相の低速信号に変換すると共に、この多相の
低速信号のそれぞれの相の信号を期待値パターン信号に
同期したシステムクロックから生成した多相パルスによ
って打抜き、この打抜いた信号の論理和をとって期待値
パターン信号に同期した元の周期の信号に変換し、この
信号と期待値パターン信号とを論理比較するように構成
したものである。
この発明の構成によればインターリーブ回路が１個で
済むため回路規模を小さくすることができる。
済むため回路規模を小さくすることができる。
「実施例」 第１図にこの発明の一実施例を示す。第１図において
10は被試験IC、20はインターリーブ回路、50は周期変換
回路、40は比較回路を示す。
10は被試験IC、20はインターリーブ回路、50は周期変換
回路、40は比較回路を示す。
つまりこの発明においては被試験IC10から出力される
被試験信号PTESTをインターリーブ回路20において、多
相の低速信号E1,E2,E3に変換する。この例ではインター
リーブ回路20に３個のラッチ回路21,22,23を設け、被試
験信号PTESTをクロックCK1に同期した３相の低速信号
E1,E2,E3に変換した場合を示す。
被試験信号PTESTをインターリーブ回路20において、多
相の低速信号E1,E2,E3に変換する。この例ではインター
リーブ回路20に３個のラッチ回路21,22,23を設け、被試
験信号PTESTをクロックCK1に同期した３相の低速信号
E1,E2,E3に変換した場合を示す。
低速信号E1,E2,E3はそれぞれ被試験信号PTESTの３倍
の周期3Tを有する。この低速信号E1,E2,E3を期待値パタ
ーン信号QSTANに同期した多相パルスF1,F2,F3で打抜
く、つまり周期変換回路50はゲート51,52,53と、多相パ
ルス発生器54と、論理和ゲート55とによって構成され
る。
の周期3Tを有する。この低速信号E1,E2,E3を期待値パタ
ーン信号QSTANに同期した多相パルスF1,F2,F3で打抜
く、つまり周期変換回路50はゲート51,52,53と、多相パ
ルス発生器54と、論理和ゲート55とによって構成され
る。
多相パルス発生器54はカウンタによって構成すること
ができ、第２図Ｎに示す期待値パターン信号QSTANに同
期したシステムクロックCK2を計数して第２図G,H,Iに示
す多相パルスF1,F2,F3を生成する。
ができ、第２図Ｎに示す期待値パターン信号QSTANに同
期したシステムクロックCK2を計数して第２図G,H,Iに示
す多相パルスF1,F2,F3を生成する。
ゲート51,52,53の各一方の入力端子には第１インター
リーブ回路20からインターリーブにより低速化された低
速信号E1,E2,E3（第２図C,D,E）を供給し、この低速信
号E1,E2,E3を多相パルスF1,F2,F3によって打抜き、ゲー
ト51,52,53の出力側に多相パルスF1,F2,F3に同期した信
号G1,G2,G3（第２図J,K,L）を得る。
リーブ回路20からインターリーブにより低速化された低
速信号E1,E2,E3（第２図C,D,E）を供給し、この低速信
号E1,E2,E3を多相パルスF1,F2,F3によって打抜き、ゲー
ト51,52,53の出力側に多相パルスF1,F2,F3に同期した信
号G1,G2,G3（第２図J,K,L）を得る。
この信号G1,G2,G3をオアゲート55にて論理和をとりオ
アゲート55の出力側に第２図Ｍに示す連続した高速信号
PMを得る。
アゲート55の出力側に第２図Ｍに示す連続した高速信号
PMを得る。
第２図Ｎに示す期待値パターン信号QSTANはラッチ回
路60において第２図Ｏに示すシステムクロックCK3によ
って整時され、ラッチ回路60からシステムクロックCK3
に同期した期待値パターン信号QQSTAN（第２図Ｐ）を
得、この期待値パターン信号QQSTANを論理比較回路40に
与え、比較回路40において周期変換回路50から出力され
る高速信号PMと比較される。
路60において第２図Ｏに示すシステムクロックCK3によ
って整時され、ラッチ回路60からシステムクロックCK3
に同期した期待値パターン信号QQSTAN（第２図Ｐ）を
得、この期待値パターン信号QQSTANを論理比較回路40に
与え、比較回路40において周期変換回路50から出力され
る高速信号PMと比較される。
つまり高速信号PMはシステムクロックCK2と同期して
おり、また期待値パターン信号QQSTANもシステムクロッ
クCK3と同期しているから相互に同期しており、高速信
号PMと期待値パターン信号QQSTANは間違いなく論理比較
することができる。
おり、また期待値パターン信号QQSTANもシステムクロッ
クCK3と同期しているから相互に同期しており、高速信
号PMと期待値パターン信号QQSTANは間違いなく論理比較
することができる。
第２図Ｑに示す信号PQはその論理比較結果を示す。
上述したようにこの発明によれば被試験信号PTESTを
一旦低速信号E1,E2,E3に変換し、この低速信号E1,E2,E3
を期待値パターン信号QSTANに同期したシステムクロッ
クCK2によって高速信号PMに変換したからこの高速信号P
Mは期待値パターン信号QQSTANと同期がとれている。よ
ってこの高速信号PMは期待値パターン信号QQSTANとを論
理比較することができる。
一旦低速信号E1,E2,E3に変換し、この低速信号E1,E2,E3
を期待値パターン信号QSTANに同期したシステムクロッ
クCK2によって高速信号PMに変換したからこの高速信号P
Mは期待値パターン信号QQSTANと同期がとれている。よ
ってこの高速信号PMは期待値パターン信号QQSTANとを論
理比較することができる。
このようにこの発明によれば期待値パターン信号Q
STANを低速信号に変換しなくて済むから、インターリー
ブ回路を１組で済ませることができ回路規模を小さくす
ることができる利点が得られる。
STANを低速信号に変換しなくて済むから、インターリー
ブ回路を１組で済ませることができ回路規模を小さくす
ることができる利点が得られる。
第３図はこの発明の他の実施例を示す。この例では分
岐条件検出回路70を設け、この分岐条件検出回路70にお
いて分岐条件を検出できるように構成した場合を示す。
岐条件検出回路70を設け、この分岐条件検出回路70にお
いて分岐条件を検出できるように構成した場合を示す。
分岐条件としては例えば時計用ICの場合、初期設定条
件が揃った時点から時刻の刻時動作を開始され、その刻
時動作が正常に実行されるか否かを試験しなければなら
ない。
件が揃った時点から時刻の刻時動作を開始され、その刻
時動作が正常に実行されるか否かを試験しなければなら
ない。
このような場合、分岐条件検出回路70に期待値パター
ンの初期値を与え、第１インターリーブ回路20から出力
される被試験信号PTESTの低速信号E1,E2,E3が期待値パ
ターン信号QSTANの初期値と一致するか否かを監視し、
一致が検出された時点から試験を開始させるように構成
した場合を示す。
ンの初期値を与え、第１インターリーブ回路20から出力
される被試験信号PTESTの低速信号E1,E2,E3が期待値パ
ターン信号QSTANの初期値と一致するか否かを監視し、
一致が検出された時点から試験を開始させるように構成
した場合を示す。
その他の構成は第１図の実施例と同じである。
「発明の効果」 以上説明したように、この発明によれば被試験信号P
TESTだけを低速信号E1,E2,E3に変換し、この低速信号
E1,E2,E3を期待値パターン信号QSTANと同期したシステ
ムクロックCK2で打抜き、高速信号PMに変換したから、
この高速信号PMと期待値パターン信号とは同期がとれて
いる。
TESTだけを低速信号E1,E2,E3に変換し、この低速信号
E1,E2,E3を期待値パターン信号QSTANと同期したシステ
ムクロックCK2で打抜き、高速信号PMに変換したから、
この高速信号PMと期待値パターン信号とは同期がとれて
いる。
従って期待値パターン信号QSTANを低速信号に変換す
ることなく高速信号のまま被試験信号と比較を行なうこ
とができる。よって高速信号を低速信号に変換するイン
ターリーブ回路を１組で済ませることができるから回路
規模を小さくすることができ、この結果コストダウンが
期待できる利点が得られる。
ることなく高速信号のまま被試験信号と比較を行なうこ
とができる。よって高速信号を低速信号に変換するイン
ターリーブ回路を１組で済ませることができるから回路
規模を小さくすることができ、この結果コストダウンが
期待できる利点が得られる。
第１図はこの発明の一実施例を示すブロック図、第２図
はその動作を説明するための波形図、第３図はこの発明
の他の実施例を示すブロック図、第４図は従来の技術を
説明するためのブロック図、第５図はその動作を説明す
るための波形図である。 10:被試験IC、20:第１インターリーブ回路、40:比較回
路、50:周期変換回路。
はその動作を説明するための波形図、第３図はこの発明
の他の実施例を示すブロック図、第４図は従来の技術を
説明するためのブロック図、第５図はその動作を説明す
るための波形図である。 10:被試験IC、20:第１インターリーブ回路、40:比較回
路、50:周期変換回路。
Claims (1)
- 【請求項１】A.被試験信号を比較クロックに同期して複
数のラッチ回路にラッチさせ、低い周波数を持つ複数の
信号に分岐するインターリーブ回路と、 B.期待値信号に同期した多相パルスを発生させる多相パ
ルス発生回路と、 C.この多相パルス発生回路から出力される多相パルスに
よって上記インターリーブ回路で取出した低速信号を抽
出し、高速信号に変換する周期変換回路と、 D.この周期変換回路で変換した高速信号を期待値パター
ン信号と比較し、被試験信号の良否を判定する比較回路
と、 によって構成した論理比較回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189716A JP2846428B2 (ja) | 1990-07-18 | 1990-07-18 | 論理比較回路 |
| KR1019910011596A KR940006618B1 (ko) | 1990-07-18 | 1991-07-09 | 논리비교회로 |
| US07/729,996 US5365527A (en) | 1990-07-18 | 1991-07-15 | Logical comparison circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2189716A JP2846428B2 (ja) | 1990-07-18 | 1990-07-18 | 論理比較回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0476473A JPH0476473A (ja) | 1992-03-11 |
| JP2846428B2 true JP2846428B2 (ja) | 1999-01-13 |
Family
ID=16245997
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2189716A Expired - Fee Related JP2846428B2 (ja) | 1990-07-18 | 1990-07-18 | 論理比較回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5365527A (ja) |
| JP (1) | JP2846428B2 (ja) |
| KR (1) | KR940006618B1 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3607325B2 (ja) * | 1994-09-22 | 2005-01-05 | 株式会社アドバンテスト | 半導体試験装置用比較回路 |
| US6208172B1 (en) * | 1995-01-13 | 2001-03-27 | Vlsi, Technology, Inc. | System margin and core temperature monitoring of an integrated circuit |
| US5732047A (en) * | 1995-12-12 | 1998-03-24 | Advantest Corporation | Timing comparator circuit for use in device testing apparatus |
| KR100363250B1 (ko) * | 1995-12-30 | 2003-03-15 | 삼성전자 주식회사 | 2차원색도분할을이용한색처리방법및장치 |
| US5831455A (en) * | 1996-04-15 | 1998-11-03 | Motorola, Inc. | Polarity detector |
| US6011538A (en) * | 1997-06-18 | 2000-01-04 | Paradise Electronics, Inc. | Method and apparatus for displaying images when an analog-to-digital converter in a digital display unit is unable to sample an analog display signal at a desired high sampling frequency |
| TWI238256B (en) | 2000-01-18 | 2005-08-21 | Advantest Corp | Testing method for semiconductor device and its equipment |
| KR100448188B1 (ko) | 2000-01-24 | 2004-09-10 | 삼성전자주식회사 | 화질검사장치 및 화질검사방법 |
| US6859902B1 (en) * | 2000-10-02 | 2005-02-22 | Credence Systems Corporation | Method and apparatus for high speed IC test interface |
| US7283038B2 (en) * | 2005-06-14 | 2007-10-16 | International Business Machines Corporation | Comparing counter contents for timing critical applications |
| CN113285852B (zh) * | 2021-05-14 | 2022-11-11 | 李国志 | 一种实现多路e1信号同步测试的方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5532176A (en) * | 1978-08-28 | 1980-03-06 | Nippon Telegr & Teleph Corp <Ntt> | Logic comparing apparatus |
-
1990
- 1990-07-18 JP JP2189716A patent/JP2846428B2/ja not_active Expired - Fee Related
-
1991
- 1991-07-09 KR KR1019910011596A patent/KR940006618B1/ko not_active IP Right Cessation
- 1991-07-15 US US07/729,996 patent/US5365527A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR920003658A (ko) | 1992-02-29 |
| JPH0476473A (ja) | 1992-03-11 |
| KR940006618B1 (ko) | 1994-07-23 |
| US5365527A (en) | 1994-11-15 |
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| JPH0736552B2 (ja) | 位相差吸収回路 |
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