JPH0661826A - パワーｍｏｓ制御回路 - Google Patents
パワーｍｏｓ制御回路Info
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- JPH0661826A JPH0661826A JP4212752A JP21275292A JPH0661826A JP H0661826 A JPH0661826 A JP H0661826A JP 4212752 A JP4212752 A JP 4212752A JP 21275292 A JP21275292 A JP 21275292A JP H0661826 A JPH0661826 A JP H0661826A
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- power mos
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Abstract
(57)【要約】
【目的】 パワーＭＯＳによる負荷への通電制御を適正
に行なわせつつ、過渡現象によるＥＭＩの発生およびキ
ックバックによる回路の破壊を防止させる。 【構成】 パワーＭＯＳのゲートに電荷引抜用ＭＯＳを
並列に挿入するとともに、上記パワーＭＯＳのゲートと
上記電荷引抜用ＭＯＳの間に、上記パワーＭＯＳのゲー
トと出力電極の間の電圧によって導通が自動制御される
放電制御用ＭＯＳを直列に介在させる。 【効果】 上記パワーＭＯＳがオンからオフに切換制御
されたあとのゲート残留電荷を、出力電流が急激に変化
しないような制御下で円滑に放電させることができる。
に行なわせつつ、過渡現象によるＥＭＩの発生およびキ
ックバックによる回路の破壊を防止させる。 【構成】 パワーＭＯＳのゲートに電荷引抜用ＭＯＳを
並列に挿入するとともに、上記パワーＭＯＳのゲートと
上記電荷引抜用ＭＯＳの間に、上記パワーＭＯＳのゲー
トと出力電極の間の電圧によって導通が自動制御される
放電制御用ＭＯＳを直列に介在させる。 【効果】 上記パワーＭＯＳがオンからオフに切換制御
されたあとのゲート残留電荷を、出力電流が急激に変化
しないような制御下で円滑に放電させることができる。
Description
【０００１】
【産業上の利用分野】本発明は、パワーＭＯＳ制御回
路、さらにはパワーＭＯＳトランジスタのスイッチング
特性を制御するのに適用して有効な技術に関するもので
あって、たとえばモータなどの誘導性負荷を駆動するパ
ワー回路に利用して有効な技術に関するものである。
路、さらにはパワーＭＯＳトランジスタのスイッチング
特性を制御するのに適用して有効な技術に関するもので
あって、たとえばモータなどの誘導性負荷を駆動するパ
ワー回路に利用して有効な技術に関するものである。
【０００２】
【従来の技術】近年、モータなどの誘導性負荷をスイッ
チング駆動するためのパワー素子としてパワーＭＯＳト
ランジスタが多く利用されるようになってきた（たとえ
ば、ＣＱ出版社１９８２年９月１０日発行「実用電子回
路ハンドブック５」２３４〜２３６ページ参照）。
チング駆動するためのパワー素子としてパワーＭＯＳト
ランジスタが多く利用されるようになってきた（たとえ
ば、ＣＱ出版社１９８２年９月１０日発行「実用電子回
路ハンドブック５」２３４〜２３６ページ参照）。
【０００３】図８はパワーＭＯＳトランジスタＭＡを用
いたパワー回路の一例を示したものであって、パワー回
路は、パワーＭＯＳトランジスタＭＡ、駆動回路１、お
よびパワーＭＯＳ制御２によって構成されている。
いたパワー回路の一例を示したものであって、パワー回
路は、パワーＭＯＳトランジスタＭＡ、駆動回路１、お
よびパワーＭＯＳ制御２によって構成されている。
【０００４】パワーＭＯＳトランジスタＭＡは、電源Ｖ
ＤＤと負荷Ｌの間に直列に介在して負荷Ｌへの通電をオ
ン／オフ制御する。
ＤＤと負荷Ｌの間に直列に介在して負荷Ｌへの通電をオ
ン／オフ制御する。
【０００５】駆動回路１は、昇圧回路（チャージポンプ
回路）１１や論理回路１２などを有し、外部から与えら
れる論理制御信号Ｖｉｎのハイ（”Ｈ”）とロウ（”
Ｌ”）に応じて上記パワーＭＯＳトランジスタＭＡをオ
ン／オフ駆動する。
回路）１１や論理回路１２などを有し、外部から与えら
れる論理制御信号Ｖｉｎのハイ（”Ｈ”）とロウ（”
Ｌ”）に応じて上記パワーＭＯＳトランジスタＭＡをオ
ン／オフ駆動する。
【０００６】パワーＭＯＳ制御回路２は、上記パワーＭ
ＯＳトランジスタＭＡのゲートに並列に挿入された電荷
引抜用ＭＯＳトランジスタＭ１によって構成され、上記
パワーＭＯＳトランジスタＭＡがオンからオフに切り換
えられたときに、上記パワーＭＯＳトランジスタＭＡの
ゲートに残留している充電電荷を放電させる。これによ
り、パワーＭＯＳトランジスタＭＡのゲート制御電圧Ｖ
ｃを急速に立ち下げて、負荷Ｌへの出力電流Ｉｏｕｔを
速やかにオフ（遮断）させることができる。
ＯＳトランジスタＭＡのゲートに並列に挿入された電荷
引抜用ＭＯＳトランジスタＭ１によって構成され、上記
パワーＭＯＳトランジスタＭＡがオンからオフに切り換
えられたときに、上記パワーＭＯＳトランジスタＭＡの
ゲートに残留している充電電荷を放電させる。これによ
り、パワーＭＯＳトランジスタＭＡのゲート制御電圧Ｖ
ｃを急速に立ち下げて、負荷Ｌへの出力電流Ｉｏｕｔを
速やかにオフ（遮断）させることができる。
【０００７】
【発明が解決しようとする課題】しかしながら、上述し
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
た技術には、次のような問題のあることが本発明者らに
よってあきらかとされた。
【０００８】すなわち、上述した従来のパワーＭＯＳ制
御回路では、図９に示すように、パワーＭＯＳトランジ
スタによる出力電流Ｉｏｕｔのオフ（遮断）が急激に行
なわれるために、そのオフ時の過渡現象によるＥＭＩ
（電磁波障害）が発生しやすくなり、さらに負荷がモー
タなどの誘導性の場合にはキックバック効果による回路
破壊が起きやくなる、という問題が生じる。
御回路では、図９に示すように、パワーＭＯＳトランジ
スタによる出力電流Ｉｏｕｔのオフ（遮断）が急激に行
なわれるために、そのオフ時の過渡現象によるＥＭＩ
（電磁波障害）が発生しやすくなり、さらに負荷がモー
タなどの誘導性の場合にはキックバック効果による回路
破壊が起きやくなる、という問題が生じる。
【０００９】本発明の目的は、パワーＭＯＳトランジス
タによる負荷への通電制御を適正に行なわせつつ、過渡
現象によるＥＭＩの発生およびキックバックによる回路
の破壊を防止させる、という技術を提供することにあ
る。
タによる負荷への通電制御を適正に行なわせつつ、過渡
現象によるＥＭＩの発生およびキックバックによる回路
の破壊を防止させる、という技術を提供することにあ
る。
【００１０】本発明の前記ならびにそのほかの目的と特
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
徴は、本明細書の記述および添付図面からあきらかにな
るであろう。
【００１１】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。
【００１２】すなわち、パワーＭＯＳトランジスタのゲ
ートに電荷引抜用ＭＯＳトランジスタを並列に挿入する
とともに、上記パワーＭＯＳトランジスタのゲートと上
記電荷引抜用ＭＯＳトランジスタの間に、上記パワーＭ
ＯＳトランジスタのゲートと出力電極の間の電圧によっ
て導通が自動制御される放電制御用ＭＯＳトランジスタ
を直列に介在させる、というものである。
ートに電荷引抜用ＭＯＳトランジスタを並列に挿入する
とともに、上記パワーＭＯＳトランジスタのゲートと上
記電荷引抜用ＭＯＳトランジスタの間に、上記パワーＭ
ＯＳトランジスタのゲートと出力電極の間の電圧によっ
て導通が自動制御される放電制御用ＭＯＳトランジスタ
を直列に介在させる、というものである。
【００１３】
【作用】上述した手段によれば、上記パワーＭＯＳトラ
ンジスタがオンからオフに切換制御されたあとのゲート
残留電荷を、出力電流が急激に変化しないような制御下
で円滑に放電させることができる。
ンジスタがオンからオフに切換制御されたあとのゲート
残留電荷を、出力電流が急激に変化しないような制御下
で円滑に放電させることができる。
【００１４】これにより、パワーＭＯＳトランジスタに
よる負荷への通電制御を適正に行なわせつつ、過渡現象
によるＥＭＩの発生およびキックバックによる回路の破
壊を防止させる、という目的が達成される。
よる負荷への通電制御を適正に行なわせつつ、過渡現象
によるＥＭＩの発生およびキックバックによる回路の破
壊を防止させる、という目的が達成される。
【００１５】
【実施例】以下、本発明の好適な実施例を図面を参照し
ながら説明する。
ながら説明する。
【００１６】なお、図において、同一符号は同一あるい
は相当部分を示すものとする。
は相当部分を示すものとする。
【００１７】図１は本発明の技術が適用されたパワーＭ
ＯＳ制御回路の一実施例を示したものであって、ＭＡは
電源ＶＤＤと負荷Ｌの間に介在して負荷Ｌへの通電をオ
ン／オフするパワーＭＯＳトランジスタ、１は外部から
与えられる論理制御信号Ｖｉｎのハイ（”Ｈ”）とロウ
（”Ｌ”）に応じて上記パワーＭＯＳトランジスタＭＡ
をオン／オフ駆動する駆動回路、２は上記パワーＭＯＳ
トランジスタＭＡがオンからオフへ移行するときのスイ
ッチング特性を制御するパワーＭＯＳ制御回路である。
ＯＳ制御回路の一実施例を示したものであって、ＭＡは
電源ＶＤＤと負荷Ｌの間に介在して負荷Ｌへの通電をオ
ン／オフするパワーＭＯＳトランジスタ、１は外部から
与えられる論理制御信号Ｖｉｎのハイ（”Ｈ”）とロウ
（”Ｌ”）に応じて上記パワーＭＯＳトランジスタＭＡ
をオン／オフ駆動する駆動回路、２は上記パワーＭＯＳ
トランジスタＭＡがオンからオフへ移行するときのスイ
ッチング特性を制御するパワーＭＯＳ制御回路である。
【００１８】駆動回路１は、昇圧回路（チャージポンプ
回路）１１や論理回路１２などを有し、外部から与えら
れる論理制御信号Ｖｉｎのハイとロウに応じて上記パワ
ーＭＯＳトランジスタＭＡをオン／オフ駆動する。
回路）１１や論理回路１２などを有し、外部から与えら
れる論理制御信号Ｖｉｎのハイとロウに応じて上記パワ
ーＭＯＳトランジスタＭＡをオン／オフ駆動する。
【００１９】パワーＭＯＳ制御回路２は、パワーＭＯＳ
トランジスタＭＡのゲートに電荷引抜用ＭＯＳトランジ
スタＭ１を並列に挿入するとともに、上記パワーＭＯＳ
トランジスタＭＡのゲートと上記電荷引抜用ＭＯＳトラ
ンジスタＭ１の間に、上記パワーＭＯＳトランジスタＭ
Ａのゲートとソース（出力電極）の間の電圧Ｖｇｓ（＝
Ｖｃ−Ｖｏｕｔ）によって導通が自動制御される放電制
御用ＭＯＳトランジスタＭ２を、直列に介在させること
によって構成される。
トランジスタＭＡのゲートに電荷引抜用ＭＯＳトランジ
スタＭ１を並列に挿入するとともに、上記パワーＭＯＳ
トランジスタＭＡのゲートと上記電荷引抜用ＭＯＳトラ
ンジスタＭ１の間に、上記パワーＭＯＳトランジスタＭ
Ａのゲートとソース（出力電極）の間の電圧Ｖｇｓ（＝
Ｖｃ−Ｖｏｕｔ）によって導通が自動制御される放電制
御用ＭＯＳトランジスタＭ２を、直列に介在させること
によって構成される。
【００２０】この場合、パワーＭＯＳトランジスタＭＡ
と電荷引抜用ＭＯＳトランジスタＭ１にはｎチャンネル
型が使用され、放電制御用ＭＯＳトランジスタＭ２には
ｐチャンネル型ＭＯＳトランジスタＭ２が使用されてい
る。
と電荷引抜用ＭＯＳトランジスタＭ１にはｎチャンネル
型が使用され、放電制御用ＭＯＳトランジスタＭ２には
ｐチャンネル型ＭＯＳトランジスタＭ２が使用されてい
る。
【００２１】放電制御用のｐチャンネルＭＯＳトランジ
スタＭ２は、パワーＭＯＳトランジスタＭＡのゲートと
ソース間の電圧Ｖｇｓによって導通が自動制御される。
具体的には、パワーＭＯＳトランジスタＭＡのゲート・
ソース間電圧Ｖｇｓが小さい間は導通量が小さく、ゲー
ト・ソース間電圧Ｖｇｓが拡大すると導通量が大きくな
るように自動制御される。
スタＭ２は、パワーＭＯＳトランジスタＭＡのゲートと
ソース間の電圧Ｖｇｓによって導通が自動制御される。
具体的には、パワーＭＯＳトランジスタＭＡのゲート・
ソース間電圧Ｖｇｓが小さい間は導通量が小さく、ゲー
ト・ソース間電圧Ｖｇｓが拡大すると導通量が大きくな
るように自動制御される。
【００２２】次に、動作について説明する。
【００２３】図１において、まず、外部からの論理制御
信号Ｖｉｎがハイのとき、駆動回路１によってパワーＭ
ＯＳトランジスタＭＡのゲート電圧Ｖｃがハイレベルに
駆動され、これによりパワーＭＯＳトランジスタＭＡは
オン駆動されて負荷Ｌに出力電流Ｉｏｕｔを流す。
信号Ｖｉｎがハイのとき、駆動回路１によってパワーＭ
ＯＳトランジスタＭＡのゲート電圧Ｖｃがハイレベルに
駆動され、これによりパワーＭＯＳトランジスタＭＡは
オン駆動されて負荷Ｌに出力電流Ｉｏｕｔを流す。
【００２４】次に、外部からの論理制御信号Ｖｉｎがハ
イからロウに切り換わると、駆動回路１によるパワーＭ
ＯＳトランジスタＭＡのゲート駆動が停止させられると
ともに、電荷引抜用ＭＯＳトランジスタＭ１が上記論理
信号Ｖｉｎのロウによってオン駆動され、上記パワーＭ
ＯＳトランジスタＭＡのゲートに残留している充電電荷
の引き抜きが行なわれる。
イからロウに切り換わると、駆動回路１によるパワーＭ
ＯＳトランジスタＭＡのゲート駆動が停止させられると
ともに、電荷引抜用ＭＯＳトランジスタＭ１が上記論理
信号Ｖｉｎのロウによってオン駆動され、上記パワーＭ
ＯＳトランジスタＭＡのゲートに残留している充電電荷
の引き抜きが行なわれる。
【００２５】このとき、電荷引抜用ＭＯＳトランジスタ
Ｍ１によるゲート電荷の引き抜きは、放電制御用ＭＯＳ
トランジスタＭ２が直列に介在していることにより、次
のようにして行なわれる。
Ｍ１によるゲート電荷の引き抜きは、放電制御用ＭＯＳ
トランジスタＭ２が直列に介在していることにより、次
のようにして行なわれる。
【００２６】すなわち、外部からの論理制御信号Ｖｉｎ
がハイからロウに切り換わった直後では、パワーＭＯＳ
トランジスタＭＡのソースが電源ＶＤＤとほぼ同電位に
あってゲート・ソース間電圧Ｖｇｓが小さいので、放電
制御用ＭＯＳトランジスタＭ２の導通量は小さい。これ
により、電荷引抜用ＭＯＳトランジスタＭ１はパワーＭ
ＯＳトランジスタＭＡのゲート電荷を比較的緩やかに引
き抜く。
がハイからロウに切り換わった直後では、パワーＭＯＳ
トランジスタＭＡのソースが電源ＶＤＤとほぼ同電位に
あってゲート・ソース間電圧Ｖｇｓが小さいので、放電
制御用ＭＯＳトランジスタＭ２の導通量は小さい。これ
により、電荷引抜用ＭＯＳトランジスタＭ１はパワーＭ
ＯＳトランジスタＭＡのゲート電荷を比較的緩やかに引
き抜く。
【００２７】電荷引抜用ＭＯＳトランジスタＭ１による
ゲート電荷の引き抜きによってパワーＭＯＳトランジス
タＭＡのゲート電位（Ｖｃ）が低下すると、これによっ
てパワーＭＯＳトランジスタＭＡから負荷Ｌに流れる出
力電流Ｉｏｕｔが減少させられるとともに、パワーＭＯ
ＳトランジスタＭＡのソース電位すなわち出力電圧Ｖｏ
ｕｔが低下する。
ゲート電荷の引き抜きによってパワーＭＯＳトランジス
タＭＡのゲート電位（Ｖｃ）が低下すると、これによっ
てパワーＭＯＳトランジスタＭＡから負荷Ｌに流れる出
力電流Ｉｏｕｔが減少させられるとともに、パワーＭＯ
ＳトランジスタＭＡのソース電位すなわち出力電圧Ｖｏ
ｕｔが低下する。
【００２８】この出力電圧Ｖｏｕｔの低下によって上記
ゲート・ソース間電圧Ｖｇｓが拡大するようになると、
放電制御用ＭＯＳトランジスタＭ２の導通量が増大し
て、上記電荷引抜用ＭＯＳトランジスタＭ１によるパワ
ーＭＯＳトランジスタＭＡのゲート電荷の引き抜きが加
速される。
ゲート・ソース間電圧Ｖｇｓが拡大するようになると、
放電制御用ＭＯＳトランジスタＭ２の導通量が増大し
て、上記電荷引抜用ＭＯＳトランジスタＭ１によるパワ
ーＭＯＳトランジスタＭＡのゲート電荷の引き抜きが加
速される。
【００２９】ゲート電極の引き抜きによってゲート電位
Ｖｃが低下しすぎると、ゲート・ソース間電圧Ｖｇｓが
縮小し、導通量が減少すると同時に、出力電流Ｉｏｕｔ
も減少する。これにより、出力電圧Ｖｏｕｔが低下し、
再びゲート・ソース間電圧Ｖｇｓが拡大し、導通量が増
すと同時に、出力電流Ｉｏｕｔも増す。導通量の増加に
ともなって再びゲート電位Ｖｃは低下する。この繰り返
しを行い、すなわち出力電圧Ｖｏｕｔを監視しながら出
力電圧Ｖｏｕｔを低下する（ＯＦＦする）ことが可能で
ある。
Ｖｃが低下しすぎると、ゲート・ソース間電圧Ｖｇｓが
縮小し、導通量が減少すると同時に、出力電流Ｉｏｕｔ
も減少する。これにより、出力電圧Ｖｏｕｔが低下し、
再びゲート・ソース間電圧Ｖｇｓが拡大し、導通量が増
すと同時に、出力電流Ｉｏｕｔも増す。導通量の増加に
ともなって再びゲート電位Ｖｃは低下する。この繰り返
しを行い、すなわち出力電圧Ｖｏｕｔを監視しながら出
力電圧Ｖｏｕｔを低下する（ＯＦＦする）ことが可能で
ある。
【００３０】以上のようにして、図２に示すように、パ
ワーＭＯＳトランジスタＭＡがオンからオフに切り換え
られるときの出力電流Ｉｏｕｔは、ＥＭＩやキックバッ
クなどの過渡現象を最小にするような変化軌跡を経なが
ら遮断される。このときの出力電流Ｉｏｕｔの変化状態
は、放電制御用ＭＯＳトランジスタＭ２のゲート幅／チ
ャンネル長によって任意に設定することが可能である。
ワーＭＯＳトランジスタＭＡがオンからオフに切り換え
られるときの出力電流Ｉｏｕｔは、ＥＭＩやキックバッ
クなどの過渡現象を最小にするような変化軌跡を経なが
ら遮断される。このときの出力電流Ｉｏｕｔの変化状態
は、放電制御用ＭＯＳトランジスタＭ２のゲート幅／チ
ャンネル長によって任意に設定することが可能である。
【００３１】これにより、パワーＭＯＳトランジスタＭ
Ａのスイッチング動作による負荷Ｌへの通電制御を適正
に行なわせつつ、過渡現象によるＥＭＩの発生およびキ
ックバックによる回路の破壊を防止させることができ
る。尚、図１の回路は、いわゆるハイサイドドライバで
あるが、図３のように負荷Ｌの位置を電源ＶDDとパワー
トランジスタＭＡの間に挿入して使用するローサイドド
ライバでも同様な効果が得られる。
Ａのスイッチング動作による負荷Ｌへの通電制御を適正
に行なわせつつ、過渡現象によるＥＭＩの発生およびキ
ックバックによる回路の破壊を防止させることができ
る。尚、図１の回路は、いわゆるハイサイドドライバで
あるが、図３のように負荷Ｌの位置を電源ＶDDとパワー
トランジスタＭＡの間に挿入して使用するローサイドド
ライバでも同様な効果が得られる。
【００３２】図４、図５および図６はそれぞれ本発明の
さらに好適な実施例を示す。
さらに好適な実施例を示す。
【００３３】図４に示した実施例では、放電制御用ＭＯ
ＳトランジスタＭ２と電荷引抜用ＭＯＳトランジスタＭ
１の間に抵抗Ｒ１を挿入することで、パワーＭＯＳトラ
ンジスタＭＡのゲート電荷放電速度の上限を制御するよ
うにしている。
ＳトランジスタＭ２と電荷引抜用ＭＯＳトランジスタＭ
１の間に抵抗Ｒ１を挿入することで、パワーＭＯＳトラ
ンジスタＭＡのゲート電荷放電速度の上限を制御するよ
うにしている。
【００３４】図５に示した実施例では、パワーＭＯＳト
ランジスタＭＡのゲートからソースに対して、一定以上
の電圧をクランプするようなツェナーダイオードＺ１が
接続されている。この場合、ＶｉｎがＬｏｗのとき、す
なわちＭ１がＯＮのとき、ゲート電位Ｖｃ及び出力電圧
Ｖｏｕｔは、グランド電位まで低下した状態で落ち着く
が、このとき、仮に出力電圧Ｖｏｕｔがツェナダイオー
ドの順方向電圧ＶF以上になったとすると、ツェナダイ
オードＺ１を通して電流が出力端子より回路内部へ流入
するが、放電制御用ＭＯＳトランジスタＭ２によりこの
電流を遮断することが可能となる。なお、正のキックバ
ック電圧については、パワーＭＯＳトランジスタＭＡに
組み込まれているダイオードＤ１によって電源ＶＤＤに
クランプさせることができる。
ランジスタＭＡのゲートからソースに対して、一定以上
の電圧をクランプするようなツェナーダイオードＺ１が
接続されている。この場合、ＶｉｎがＬｏｗのとき、す
なわちＭ１がＯＮのとき、ゲート電位Ｖｃ及び出力電圧
Ｖｏｕｔは、グランド電位まで低下した状態で落ち着く
が、このとき、仮に出力電圧Ｖｏｕｔがツェナダイオー
ドの順方向電圧ＶF以上になったとすると、ツェナダイ
オードＺ１を通して電流が出力端子より回路内部へ流入
するが、放電制御用ＭＯＳトランジスタＭ２によりこの
電流を遮断することが可能となる。なお、正のキックバ
ック電圧については、パワーＭＯＳトランジスタＭＡに
組み込まれているダイオードＤ１によって電源ＶＤＤに
クランプさせることができる。
【００３５】図６に示した実施例では、パワーＭＯＳト
ランジスタＭＡのゲート・ソース間にＭＯＳトランジス
タＭ３が接続されている。これにより、パワーＭＯＳト
ランジスタＭＡとＭＯＳトランジスタＭ２のスレッショ
ルド電圧Ｖｔｈに差があり、ＭＯＳトランジスタＭ２が
パワーＭＯＳトランジスタＭＡより先にカットオフして
も、電荷引きぬき用ＭＯＳトランジスタＭ３により完全
にパワーＭＯＳトランジスタＭＡのゲート電荷を引き抜
くことができる。従って、パワーＭＯＳトランジスタＭ
Ａを完全にＯＦＦすることが可能となる。
ランジスタＭＡのゲート・ソース間にＭＯＳトランジス
タＭ３が接続されている。これにより、パワーＭＯＳト
ランジスタＭＡとＭＯＳトランジスタＭ２のスレッショ
ルド電圧Ｖｔｈに差があり、ＭＯＳトランジスタＭ２が
パワーＭＯＳトランジスタＭＡより先にカットオフして
も、電荷引きぬき用ＭＯＳトランジスタＭ３により完全
にパワーＭＯＳトランジスタＭＡのゲート電荷を引き抜
くことができる。従って、パワーＭＯＳトランジスタＭ
Ａを完全にＯＦＦすることが可能となる。
【００３６】図７は本発明の技術が適用されるモータ駆
動回路の一例を示す。
動回路の一例を示す。
【００３７】同図に示す駆動回路は、ブリッジ状に接続
された４個のパワーＭＯＳトランジスタＭＡ，ＭＢ，Ｍ
Ｃ，ＭＤを対称なもの同志で２個ずつ選択的にオン駆動
することにより、負荷Ｌとしてのモータを正逆転駆動す
ることができる。
された４個のパワーＭＯＳトランジスタＭＡ，ＭＢ，Ｍ
Ｃ，ＭＤを対称なもの同志で２個ずつ選択的にオン駆動
することにより、負荷Ｌとしてのモータを正逆転駆動す
ることができる。
【００３８】以上、本発明者によってなされた発明を実
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
施例にもとづき具体的に説明したが、本発明は上記実施
例に限定されるものではなく、その要旨を逸脱しない範
囲で種々変更可能であることはいうまでもない。
【００３９】以上の説明では主として、本発明者によっ
てなされた発明をその背景となった利用分野であるパワ
ーＭＯＳによるモータ制御回路に適用した場合について
説明したが、それに限定されるものではなく、たとえば
大電流のスイッチングが必要な回路にも適用できる。
てなされた発明をその背景となった利用分野であるパワ
ーＭＯＳによるモータ制御回路に適用した場合について
説明したが、それに限定されるものではなく、たとえば
大電流のスイッチングが必要な回路にも適用できる。
【００４０】
【発明の効果】本願において開示される発明のうち、代
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
表的なものの概要を簡単に説明すれば、下記のとおりで
ある。
【００４１】すなわち、パワーＭＯＳトランジスタによ
る負荷への通電制御を適正に行なわせつつ、過渡現象に
よるＥＭＩの発生およびキックバックによる回路の破壊
を防止させることができる、という効果が得られる。
る負荷への通電制御を適正に行なわせつつ、過渡現象に
よるＥＭＩの発生およびキックバックによる回路の破壊
を防止させることができる、という効果が得られる。
【図１】本発明の技術が適用されたパワーＭＯＳ制御回
路（ハイサイドドライバ）の第１の実施例を示す回路図
路（ハイサイドドライバ）の第１の実施例を示す回路図
【図２】本発明のパワー制御回路によって制御されるパ
ワーＭＯＳトランジスタの出力電流制御波形図
ワーＭＯＳトランジスタの出力電流制御波形図
【図３】ローサイドドライバ回路として使用した回路図
【図４】本発明の第２の実施例の要部を示す回路図
【図５】本発明の第２の実施例の要部を示す回路図
【図６】本発明の第３の実施例の要部を示す回路図
【図７】従来のパワーＭＯＳ制御回路の概要を示す回路
図
図
【図８】従来のパワー制御回路によって制御されるパワ
ーＭＯＳトランジスタの出力電流制御波形図
ーＭＯＳトランジスタの出力電流制御波形図
【図９】従来のパワー制御回路によって制御されるパワ
ーＭＯＳトランジスタの出力波形図
ーＭＯＳトランジスタの出力波形図
１ 駆動回路 ２ パワーＭＯＳ制御回路 ＭＡ パワーＭＯＳトランジスタ Ｍ１ 電荷引抜用ＭＯＳトランジスタ Ｍ２ 放電制御用ＭＯＳトランジスタ Ｒ１ 抵抗 Ｚ１ ツェナーダイオード ＶＤＤ 電源 Ｌ 負荷 Ｍ３ 電荷引きぬき用ＭＯＳトランジスタ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 堀内 秀一 埼玉県入間郡毛呂山町大字旭台15番地 日 立東部セミコンダクタ株式会社内
Claims (1)
- 【請求項１】 パワーＭＯＳトランジスタのゲートに電
荷引抜用ＭＯＳトランジスタを並列に挿入するととも
に、上記パワーＭＯＳトランジスタのゲートと上記電荷
引抜用ＭＯＳトランジスタの間に、上記パワーＭＯＳト
ランジスタのゲートと出力電極の間の電圧によって導通
が自動的に制御される放電制御用ＭＯＳトランジスタを
直列に介在させたことを特徴とするパワーＭＯＳ制御回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04212752A JP3120303B2 (ja) | 1992-08-10 | 1992-08-10 | パワーｍｏｓ制御回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04212752A JP3120303B2 (ja) | 1992-08-10 | 1992-08-10 | パワーｍｏｓ制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0661826A true JPH0661826A (ja) | 1994-03-04 |
| JP3120303B2 JP3120303B2 (ja) | 2000-12-25 |
Family
ID=16627832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04212752A Expired - Fee Related JP3120303B2 (ja) | 1992-08-10 | 1992-08-10 | パワーｍｏｓ制御回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3120303B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318854A (ja) * | 1993-01-29 | 1994-11-15 | Sgs Thomson Microelettronica Spa | ドライブ回路 |
| JP2011139404A (ja) * | 2010-01-04 | 2011-07-14 | Renesas Electronics Corp | 電力供給制御回路 |
| JP2011139403A (ja) * | 2010-01-04 | 2011-07-14 | Renesas Electronics Corp | 電力供給制御回路 |
| US11689195B2 (en) | 2021-07-28 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
1992
- 1992-08-10 JP JP04212752A patent/JP3120303B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06318854A (ja) * | 1993-01-29 | 1994-11-15 | Sgs Thomson Microelettronica Spa | ドライブ回路 |
| JP2011139404A (ja) * | 2010-01-04 | 2011-07-14 | Renesas Electronics Corp | 電力供給制御回路 |
| JP2011139403A (ja) * | 2010-01-04 | 2011-07-14 | Renesas Electronics Corp | 電力供給制御回路 |
| US11689195B2 (en) | 2021-07-28 | 2023-06-27 | Kabushiki Kaisha Toshiba | Semiconductor device |
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| JPH0430207B2 (ja) |
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