JPH0263319A

JPH0263319A - 入力バッファ

Info

Publication number: JPH0263319A
Application number: JP63216732A
Authority: JP
Inventors: Kiyoshi Kajii; 清梶井
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1988-08-30
Filing date: 1988-08-30
Publication date: 1990-03-02
Also published as: KR920005359B1; EP0356986A2; DE68914548D1; KR900004111A; EP0356986A3; EP0356986B1; US5051626A

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔目次〕概要産業上の利用分野従来の技術　　　　　　　　（第１４〜２３図）発明が
解決しようとする課題課題を解決するための手段作用実施例本発明の第１実施例　　（第１〜８図）本発明の第２実
施例　　（第９〜１３図）〔概要〕入力バッファに関し、サイドゲート効果による闇値の変動を抑えることができ
、デイプリージョンＦＥＴおよびエンハンスメントＦＥ
Ｔの闇値変化に強く、かつＡＣ特性に優れた大力バッフ
ァを提供することを目的とし、所定の高電位側電源に、第１の負荷（７１）を接続し、
該第１の負荷（７１）と所定の低電位側電源との間に第
１のエンハンスメントＦ　ＥＴ　（５９）　ヲ接続し、
該第１のエンハンスメントＦＥＴ（５９）のゲートは入
力端子に接続するとともに、所定の高電位側電源に、第
２の負荷（７２）を接続し、第２の負荷（７２）には第
２のエンハンスメントＦＥＴ　（６０）を接続し、該第
２のエンハンスメントＦＥＴ（６０）のソースは該第１
のエンハンスメントＦＥＴ（５９）のドレインに、該第
２のエンハンスメン）ＦＥＴ（６０）のゲートは該入力
端子にそれぞれ接続するようにした反転回路（５２，８
２）と、該第２のエンハンスメントＦＥＴ（６０）のド
レインに接続されたレベル変換回路（２３）と、を備え
たことを特徴とする入力バッファを構成する。

〔産業上の利用分野〕

本発明は入力バッファに係り、詳しくはＥＣＬの論理レ
ベルをＧａＡｓ集積回路等の論理レベルに変換してバッ
ファリングを行う入力バッファに関する。

一般に、高速の論理ＩＣとして用いられる素子にはバイ
ポーラＥＣＬ、ｎ−ＭＯ３，ＧａＡｓＭＥ　Ｓ　　Ｆ　
ＥＴ（ＧａＡｓ　ｍｅｔａｌ　ｓｅｍｉｃｏｎｄｕｃｔ
ｅｒ　Ｆ　ＥＴ）　、ＨＥＭＴ（Ｈｉｇｈ　Ｅｌｅｃｔ
ｒｏｎ　Ｍｏｂｉｌｉｔｙ　Ｔｒａｎｓｉ−３ｔｅｒ）
等があり、この中で特に広く用いられているものとして
はＳｉのバイポーラＥＣＬがある。

ＥＣＬで使われる論理レベル（電圧レベル）とＥＣＬ以
外（例えば、ＧａＡｓ　　ＭＥＳ　　ＦＥＴ。

ＨＥＭＴ）の論理レベルとでは一般的に論理レベルが異
なっており、同一のシステム内でこのような異種のデバ
イスを用いる場合には電圧レベルのコンパチビリティ（
整合性）を確保する必要がある。

現在、コンピュータの高速演算部には、ＥＣＬが使用さ
れている。このため、一部分をＭＥＳＦＥＴやＨＥＭＴ
で置き換えようとする際、ＥＣＬ互換の入出力回路が必
要となってくる。但し、ＥＣＬ互換をとる場合にはＭＥ
Ｓ　　ＦＥＴやＨＥＭＴにサイドゲート効果があるため
、サイドゲート効果を抑え、なおかつ闇値のバラツキに
対して特性があまり変化せず動作余裕度の高い回路が求
められる。本発明は、このような要求に対して有効な回
路となっている。

〔従来の技術〕

ＧａＡｓ集積回路の論理ゲートは消費電力、遅延時間、
集積規模、電源電圧、論理振幅、動作周波数、製作条件
、歩留りなどの条件から最も適したものが選択される。

Ｇａｐｓ　　ＩＣ化には大集積化、低電力化の面からみ
てＦＥＴが優れており、主にショットキー接合ゲートを
用いたＧａＡｓＭＥＳ　　ＦＥＴやＨＢＭＴが開発の中
心となっている。論理回路の基本構造としては種々ある
が、エンハンスメントＦＥＴ（ノーマリオフ）と負荷抵
抗としてのデイブレジョンＦＥＴとで構成するＤ　ＣＦ
　Ｌ　（ｄｉｒｅｃｔ　ｃｏｕｐｌｅｄ　Ｆ　Ｅ　Ｔ　
ｌｏｇｉｃ　）が集積密度の点から優れている。ＤＣＦ
Ｌの特徴は回路構成が簡単で小面積、低消費電力、高速
なことであり、将来のＬＳ　Ｉ／ＶＬＳ　Ｉ用のゲート
として期待されている。

従来のこの種のＥＣＬ互換の入力バッファとしては、例
えば第１４〜２３図に示すような３つの入出力回路があ
る。以下、各回路を順に説明する。

第１４．１５図に示す入力バッファはデバイスを２つ用
いてレベルシフトを行い、その後インバータによって信
号を反転して内部回路に信号を与えるものである。第１
４図において、１は入出力回路であり、入出力回路１は
レベルシフト回路２およびインバータ３により構成され
ている。レベルシフト回路２はデイプリージョンＦＥＴ
４．５からなり、デイプリージョンＦＥＴ４．５は直列
に接続され、デイプリージョンＦＥＴ５のソース−ゲー
トは結線されている。また、デイプリージョンＦＥＴ４
のドレインは接地測定電源に接続され、デイプリージョ
ンＦＥＴ５のソースは−３，６■のマイナス測定電源に
接続されている。インバータ３はデイプリージョンＦＥ
Ｔ６、エンハンスメントＦＥＴ７からなり、デイ・プリ
ージョンＦＥＴ６およびエンハンスメントＦＥＴ７は直
列に接続されるとともに、デイプリージョンＦＥＴ６の
ドレインは接地測定電源に接続され、エンハンスメント
ＦＥＴ７のソースは一２■のマイナス測定電源に接続さ
れている。また、デイプリージョンＦＥＴ４のソースは
エンハンスメントＦＥＴ７のゲートに接続されており、
デイプリージョンＦＥＴ４のゲートに印加されたＥＣＬ
レベルの入力信号をレベルシフト回路２でレベルシフト
し、インバータ３で反転させて図示しない内部回路に出
力する。

なお、デイプリージョンＦＥＴ４．５のゲート幅（ＦＥ
ＴＯサイズ）を変えることによりシフト量を調整したり
、デイプリージョンＦＥＴ６、エンハンスメントＦＥＴ
７のゲート幅を調整することにより電流を多（とってバ
ンファリングの機能を持たせることができる。しかし、
この回路（入出力回路１）には以下のような２つの欠点
ｉ）、Ｉｉ）がある。

１）デイプリージョンＦＥＴの闇値のずれレベルシフト
部がデイプリージョンＦＥＴ４．５で構成されているた
め、デイプリージョンＦＥＴ４．５の闇値がずれると、
入出力回路１の入出力特性の伝達特性がずれる。例えば
、ソース−ゲート間を短絡したデイプリージョンＦＥＴ
５で定電流的に−３，６■に引き込む際、デイプリージ
ョンＦＥＴ４．５の闇値がずれると、デイプリージョン
ＦＥＴ５のソース−ゲート間のレベルシフト電圧ＶＳＣ
がずれてしまう。また、当然ながらデイプリージョンＦ
ＥＴ６の闇値電圧がずれると、インバータ３の特性もず
れる。このことを第１５図を用いて説明する。第１５図
は入出力回路１の伝達特性を示す図であり、横軸は入力
Ｖ＋Ｈ，１帖は出力ｖ　ｏｕｔを示し、エンハンスメン
トＦＥＴ７の閾値ＶＴＥを固定＜　ｖ　ｒｔ＝ｏ、２ｓ
）　シ、デイプリージョンＦＥＴ４．５．６の閾値■ア
。をＶＴＤ−０，３〜−〇、８と０．Ｉ　Ｖづつ振った
（ずらした）場合を示している。同図から明らかなよう
に、入出力回路１はデイプリージョンＦＥＴの闇値にず
れに対して非常にセンシティブな特性になっており、デ
イプリージョンのバラツキに非常に依存する。

１１）サイドゲート効果レベルシフト回路２の電源として−３，６■が印加され
ているため、デイプリージョンＦＥＴ４の閾値がサイド
ゲート効果によって変化する。このため、サイドゲート
効果の効き方によって設計値と回路特性がずれてしまう
。第１６図に示すデイプリージョンＦＥＴ４の構造図（
ＨＥＭＴ構造）を用いてサイドゲート効果を説明する。

第１６図において、１１はＧａＡｓ基板、１２はＧａＡ
ｓ基板上に所定の超薄膜を層状にエピタキシャル成長さ
せたＧａＡｓエピタキシャル層、１２′はＡｌＧａＡｓ
エピタキシャル層、１３〜１５はデイプリージョンＦＥ
Ｔ４のソース、ゲート、ドレイン電極、１６はＧａＡｓ
エピタキシャルＪｉＪ１２に設けられたアイソレーショ
ン、１７は電圧−３，６■が印加される電極である。こ
のような構造では電極１７の電界が図中矢印で示すよう
にアイソレーション１６を超えてゲート１４側に逃げて
しまい、それによってゲート１４のポテンシャルが影響
を受は闇値Ｖｔｈが変わるサイドゲート効果が発生ずる
。これは、ＧａＡｓ基板とエピタキシャル層との界面に
生ずる準位に電子がトラップされ、ポテンシャル変化が
起こるためであるといわれている。例えば、第１７図に
示すように縦軸にＡＪＴ（ＩはデイプリージョンＦＥＴ
４のソース−ドレイン間を流れる電ｍ）をとり、横軸に
デイプリージョンＦＥＴ４のソース−ゲート電圧Ｖ、。

をとると、略２乗特性として立ち上がることになり、こ
のときの閾値■いはリニアに伸びる部分を同図破線に示
すように外挿し、横軸との交点として表わされる。とこ
ろが、サイドゲート効果によってこの特性がシフトする
と、外挿して得られる闇値も■い＋Δ■ずれてくること
なり、回路特性が全く違うものとなってしまう。このよ
うに、−３，６Ｖという大きな電圧を用いるとサイドゲ
ート効果によって闇値が変化する不具合が生じる。なお
、第１６図に示す距離りを大きくとれば、サイドゲート
効果は減少させることができるが、集積回路においてこ
の距離りを大きくとることは集積化、高密度化を図るう
えで別命的な欠点となる。サイドゲート効果は）ＩＥＭ
Ｔ等を集積化させる上で非常なネックになっている。

そこで本出願人は電圧源の−３，６ｖを取り除きサイド
ゲート効果を軽減させるものとして第１８図に示すよう
な回路を案出した。第１８図において、２１は入出力回
路であり、入出力回路２１は入力信号の反転処理を行う
ためのインバータ２２およびインバニタ２２の出力のレ
ベルシフトを行うためのレベルシフト回路（レベル変換
回路）２３により構成される。インバータ２２はデイプ
リージョンＦＥＴ２４〜２６、エンハンスメントＦＥＴ
２７．２８により構成されており、デイプリージョンＦ
ＥＴ２４〜２６のゲート−ドレイン間はそれぞれ結線さ
れ、デイプリージョンＦＥＴ２４〜２６およびエンハン
スメントＦＥＴ２７は直列に接続される。エンハンスメ
ントＦＥＴ２７のソースはエンハンスメントＦＥＴ２８
のゲートに接続されるとともに、エンハンスメントＦＥ
Ｔ２７のドレインはエンハンスメントＦＥＴ２８のドレ
インに接続されており、エンハンスメントＦＥＴ２７．
２８はダーリントン接続となっている。

方、レベルシフト回路２３はエンハンスメントＦＥＴ２
９（第３のエンハンスメントＦＥＴ）およびデイプリー
ジョンＦＥＴ（第３のデイプリージョンＦＥＴ）３０か
らなり、デイプ’Ｊ　−、：＞　ヨ７　Ｆ　Ｅ　Ｔ２Ｏ
のソース−ゲート間は結線されている。デイプリージョ
ンＦＥＴ２４のドレインおよびエンハンスメントＦＥＴ
２９のドレインは接地測定電源に接続され、エンハンス
人ントＦＥＴ２８およびデイプリージョンＦＥＴ３０は
ソースを共通にして一２■のマイナス測定電源に接続さ
れている。したがって、インバータ２２はエンハンスメ
ントＦＥＴ２７の闇値ヨリ高い電圧がエンハンスメント
ＦＥＴ２７のゲートに入力されると、エンハンスメント
ＦＥＴ２７はＯＮして、エンハンスメントＦＥ７２８の
ゲートに電圧が印加され、エンハンスメントＦＥＴ２８
の闇値より高くなると、エンハンスメントＦＥ７２８は
ＯＮする。すなわち、インバータ２２は基本的にはエン
ハンスメントＦＥＴ２７およびエンハンスメントＦＥＴ
２８の闇値の足し算により反転動作が決定される。また
１、デイプリージョンＦＥＴ２４〜２６はそれぞれゲー
ト−ソース間を結線しているが、この結線方法がポイン
トの１つであるから第１９．２０図を用いて詳述する。

まず、第１９図（ａ）に示すようにデイプリージョンＦ
　Ｅ　Ｔａ２のゲート−ソース間をつないだ場合を考え
てみる。この場合の電流−電圧（ｒｓｎ　　Ｖｓｏ）特
性は同図（ｂ）に示すようになり、デイプリージョンＦ
ＥＴ３１の飽和領域（定電流領域）を利用することがで
きる。ところが、このデイプリージョンＦ　Ｅ　Ｔａ２
の闇値がずれると、同図（ｂ）に示すように特性がずれ
ることになり、飽和領域を用いて電流を制御するデイプ
リージョンＦＥＴ３１だと闇値のずれによる電流のずれ
はかなり大きなものとなる（なお、前述の第１４図で述
べたデイプリージョンＦＥＴ５の闇値のずれも同様なも
のである）。これに対して、第２０図（ａ）に示すよう
にデイプリージョンＦＥ７３２のゲート−ドレイン間を
結線すると上記のようなずれは生じない。すなわち、同
図（ａ）中に示すようにデイプリージョンＦＥＴ３２の
ドレイン、ゲート、ソースの各電圧を■。、■０、■、
とし、闇値電圧をＶいとすると、ソース−ドレイン間電
圧ＶＯＳ、ゲート−ソース間電圧ＶＳＳには第０式のよ
うな関係がある。

ＶＧＳ　　Ｖｔｈ＞ＶＤＳ　　・・・・・・■第■弐中
、Ｖｔｈはマイナス電位であり、デイプリージョンＦＥ
Ｔ３２ではＶＧＳとＶ。とは全く同じ電位であるから、
第０式は必ず左辺の方が大きくなる。このことはデイプ
リージョンＦＥＴ３２の非飽和領域を使用していること
を意味し、第■弐のように示される。

１ｓｏ＝２　Ｋ　　（（ＶＧＳ　　Ｖｔｈ）　　’Ｖｏ
ｓ）　　Ｖ。。

＝２Ｋ　　（Ｖｏｓ　　Ｖｔｈ：ｌ　　Ｖｏｓ＝Ｋ（Ｖ
ｏｓ　　２Ｖい）■８．　　　　　　・・・・・・■但
し、■８．：ディプリーションＦＥＴ３２のソース−ド
レイン間電流に：定数非飽和領域を使用によりデイプリージョンＦＥＴ３２の
闇値に多少のずれが生じても電流ＩＳＯのずれは極めて
小さいものとなる。

デイプリージョンＦＥＴ３２のゲート−ドレイン間を結
線すると上記のような効果が得られることが判明した。

そこで、第１８図に示す入出力回路２１で実際にシュミ
レーションを行ってみた結果を第２１図に示す。第２１
図は入出力回路２１の伝達特性を示す図であり、エンハ
ンスメントＦＥＴ２７．２８．２９の閾値ＶＴＥを固定
（Ｔア、＝０．２５）　Ｌ、デイプリージョンＦＥＴ２
４〜２６．３０の閾値ＶｔＯをＶＴＤ＝０．３〜−０．
８と０．Ｉ　Ｖづつ振った場合を示している。第２１図
の伝達特性から明らかなようにデイプリージョンＦＥＴ
の闇値のずれに対して強い入出力伝達特性となっている
。また、負電源も−３，６■を取り除いて一２■となっ
ており、−３，６Ｖより小さいため前述したサイドゲー
ト効果による影響も少ない回路構成となっている。しか
し、この回路（入出力回路２１）には次のような２つの
問題点ｉ）、ｉｉ）があることが判明した。

１）エンハンスメントＦＥＴの闇値のずれエンハンスメ
ントＦＥＴであるエンハンスメントＦＥＴ２７とエンハ
ンスメントＦＥＴ２８とをダーリントン接続しているた
め、エンハンスメントＦＥＴの闇値のずれの２倍が伝達
特性の論理闇値のずれに効き、エンハンスメントのバラ
ツキに対して弱い。第２２図は入出力回路２１の伝達特
性を示す図であり、デイプリージョンＦＥＴ２４〜２６
．３０の閾値ＶＴＤを固定（■アＤ＝−０．５　）　Ｌ
、エンハンスメントＦＥＴ２７．２８．２９の閾値■ア
。をＶＴＥ＝０．１５〜０．３と０．０５Ｖづつ振った
場合を示している。同図に示すように入出力回路２１は
エンハンスメントＰＥＴのずれに対して弱い欠点がある
。

１ｉ）ＡＣ動作に弱い第１８図に示すＡ点での電位が不確定でＡＣ動作に弱い
。

さらに従来例を示す回路として第２３図に示す差動型の
ものがある。第２３図において、３３は差動型入出力回
路であり、差動型入出力回路３３はレベルシフト部３４
．３５、差動部３６、リファレンス部３７により構成さ
れている。３４．３５は第１４図に示した入出力回路ｌ
のレベルシフト回路２と同様の結線がなされており、レ
ベルシフト部３４はデイプリージョンＦＥＴ３８．３９
により構成され、レベルシフト部３５はデイプリージョ
ンＦＥＴ４０．４１により構成される。デイプリージョ
ンＦＥＴ３８のゲートには差動型入出力回路３３の入力
信号が入力され、デイプリージョンＦＥＴ４０のゲート
にはリファレンス部３７からのリファレンス電圧が人力
される。差動部３６は一対のデイプリージョンＦＥＴ４
２．４３、−対のエンハンスメントＦ　Ｅ　Ｔ４４．４
５およびソースゲートを短絡したデイプリージョンＦＥ
Ｔ４６によ１’ｌ＋！成され、エンハンスメントＦＥＴ
４４．４５のソースを共通にしてエンハンスメントＦＥ
Ｔ４６に接続されている。したがって、エンハンスメン
トＦＥＴ４４にはレベルシフト部３４によりレベルシフ
ト後の入力信号が入力され、エンハンスメントＦＥＴ４
５にはリファレンス部３７からのリファレンス電圧をレ
ベルシフト部３５によりレベルシフトしたリファレンス
電圧が入力されて差動部３６の論理スレンショルドとし
ている。リファレンス部３７はデイプリージョンＦＥＴ
４７．４８により構成れ、デイプリージョンＦＥＴ４７
．４８のゲート−ソース間はそれぞれ結線されている。

上記レベルシフト部３４．３５および差動部３６には−
３，６■の負電源が接続され、リファレンス部３７には
一２■の負電源が接続される。したがって、この回路は
第１４図で述べた入出力回路１のレベルシフト回路２の
デイプリーシヨンのずれに加えて、リファレンス部３７
のリファレンス電圧がデイプリージョンＦＥＴ４７．４
８の闇値のずれによって変化し、差動部３６の論理スレ
ッショルドに影響を与える欠点がある。また、前述した
ように、−３，６Ｖ電源を使用しているためサイドゲー
ト効果が現れてしまう。実験の結果では入出力回路１よ
りもサイドゲート効果に対してセンシティブである。

〔発明が解決しようとする課題〕

しかしながら、このような従来の入カバソファにあって
は、前述した理由により次のような問題点があった。

（Ｉ）デイプリージョンＦＥＴの闇値のずれにより伝達
特性が変化する。

（ｎ）大きな負電源によるサイドゲート効果によって闇
値が変動する。

（Ｉ［）エンハンスメントＦＥＴの闇値のずれにより伝
達特性が変化する。

（ＩＶ）ＡＣ特性に問題がある。

そこで第１および第２の発明は、サイドゲート効果によ
る闇値の変動を抑えることができ、デイプリージョンＦ
ＥＴおよびエンハンスメントＦＥＴの闇値変化に強く、
かつＡＣ特性に優れた大カバソファを提供することを目
的としている。

〔課題を解決するための手段〕

本発明による入力バッファは上記目的達成のため、所定
の高電位側電源に、第１の負荷（７１）を接続し、該第
１の負荷（７１）と所定の低電位側電源との間に第１の
エンハンスメントＦＥＴ（５９）を接続し、該第１のエ
ンハンスメントＦＥＴ（５９）のゲートは入力端子に接
続するとともに、所定の高電位側電源に、第２の負荷（
７２）を接続し、第２の負荷（７２）には第２のエンハ
ンスメントＦＥＴ　（６０）　ヲ接続し、該第２のエン
ハンスメン）ＦＥＴ（６０）のソースは該第１のエンハ
ンスメントＦＥＴ（５９）のドレインに、該第２のエン
ハンスメントＦＥＴ（６０）のゲートは該入力端子にそ
れぞれ接続するようにした反転回路（５２，８２）と該
第２のエンハンスメントＦＥＴ（６０）のドレインに接
続されたレベル変換回路（２３）と、を備えたことを特
徴とする大力バッファと、を備えた構成としている。

また、本発明では上記構成に加えて、前記第１のエンハ
ンスメントＦＥＴのゲートと前記入力端子との間にゲー
ト−ソース間を同電位にした第４のデイプリージョンＦ
ＥＴを直列に接続して挿入し、かつ、該第４のデイプリ
ージョンＦＥＴと並列に所定のキャパシタンスを接続す
るようにしてもよい。

〔作用〕

本発明では、第１の負荷に第１のエンハンスメン）ＦＥ
Ｔが直列に接続されるとともに、該第１のエンハンスメ
ントＦＥＴのゲートは入力端子に接続される。また、第
２の負荷に第２のエンハンスメントＦＥＴが直列に接続
されるとともに、該第２のエンハンスメントＦＥＴのソ
ースは第１のエンハンスメントＦＥＴのドレインに、８
亥第２のエンハンスメントＦＥＴのゲートは該入力端子
にそれぞれ接続されている。

したがって、デイプリージョンＦＥＴおよびエンハンス
メントＦＥＴの闇値がずれても入出力の伝達特性が変化
せず、小さな負電源が使用できるからサイドゲート効果
の闇値変化によって伝達特性がずれ難い。また、第１、
第２のエンハンスメントＦＥＴをダーリントン接続して
いないから、ＡＣ特性も優れている。

なお、前記第１のエンハンスメントＦＥＴのゲートと前
記入力端子との間にゲート−ソース間を同電位にした第
４のデイプリージョンＦＥＴが直列に接続され、かつ、
該第４のデイプリージョンＦＥＴと並列に所定のキャパ
シタンスが接続されると、第１のエンハンスメントＦＥ
Ｔの入力電流が抑制されて伝達特性のｌｏｗレベルが下
げられ、出力回路から見た負荷およびマージンが向上す
る。

〔実施例〕

以下、本発明の実施例に基づいて説明する。

第１〜８図は本発明に係る入カバソファの一実施例を示
す図であり、集積化したＥＣＬ互換の入出力回路に適用
した例である。本実施例の説明にあたり、前述の第１８
図に示す入力バッファと同一構成部分には同一番号を付
して説明を省略する。

第１図において、５１はＥＣＬ互換の入出力回路であり
、入出力回路（入カバソファ）５１はインバータ（反転
回路）５２およびレベルシフト回路（レベル変換回路）
２３により構成される。インバータ５２はデイプリージ
ョンＦＥＴ５３〜５８、エンハンスメントＦＥＴ５９．
６０により構成されており、デイプリージョンＦＥＴ５
３〜５８のゲート−ドレイン間はそれぞれ結線されてい
る。デイプリージョンＦＥＴ５３のドレインは接地測定
電源（所定の高電位側電源）に接続されるとともに、デ
イプリージョンＦＥＴ（第１のデイプリージョンＦＥＴ
）５３〜５５およびエンハンスメントＦＥＴ（第１のエ
ンハンスメントＦＥＴ）５９は直列に接続され、エンハ
ンスメントＦＥＴ５９のソースは一２■のマイナス測定
電源（所定の低電位側電源）に接続される。エンハンス
メントＦＥＴ５９のゲートには入出力回路５１の入力端
子６１が接続されており、入力端子６１にはＥＣＬレベ
ルの入力信号が入力される。また、デイプリージョンＦ
ＥＴ５６のドレインは接地測定電源に接続されるととも
に、デイプリージョンＦＥＴ（第２のデイプリージョン
ＦＥＴ）５６〜５８およびエンハンスメントＦＥＴ（第
２のエンハンスメントＦＥＴ）６０は直列に接続され、
エンハンスメントＦＥＴ６０のソースはエンハンスメン
トＦＥＴ５９のドレインに接続され、エンハンスメント
ＦＥＴ６０のゲートはエンハンスメントＦＥＴ５９のゲ
ート（入出力回路５１の入力端子６１）に接続される。

一方、エンハンスメントＦＥＴ６０のトレイン（デイプ
リージョンＦＥＴ５８のソース）はエンハンスメントＦ
ＥＴ２９のゲートに接続されており、インバータ５２で
反転処理された入力信号はレベルシフト回路２３でレベ
ルシフトされて出力端子６２から出力される。

以上の構成において、同図中７１．７２で示す回路部分
（第１の負荷、第２の負荷）はデイプリージョンＦＥＴ
の闇値のずれに対して回路特性を一定に保つため接続方
法であり、７３に示す回路部分はエンハンスメントＦＥ
Ｔの闇値のずれに対して論理闇値がずれないようにする
接続方法である。

デイプリージョンＦＥＴがショットギーゲートＦＥＴの
場合には７１．７２のようにそれぞれ３個直列に接続す
るのがよい。また、負電源として一２■電源を使用する
ことによってサイドゲート効果を防いでいる。以下、各
回路部分について具体的な作用と効果を詳述す′る。

１ＭＫ各７１．’７−ｇｊこ一社一結饗μ艮うリｌれれ
デイプリージョンＦＥＴ５３〜５８のゲート−ドレイン
間を短絡しである。これはデイプリージョンＦＥＴ５３
〜５８の線形領域を使用することによって、素子特性の
バラツキを抑えたものであり、第１８図に示すデイプリ
ージョンＦＥＴ２４〜２６と同様の作用効果を得るため
の結線方法である。この原理については第１８〜２０図
において既に説明済みであるから、ここでの説明は省略
する。第２．３図はデイプリージョンＦＥＴ５３〜５８
の飽和領域を使用したものと線形領域を使用したものと
の比較を示すための図であり、第２図はその飽和領域の
電流−電圧（ＩＤＳ　　Ｖ。、）特性を、第３図はその
線型領域の電流−電圧（Ｉｏｓ　　Ｖ。、）特性を示し
、第２．３図共デイプリージョンＦＥＴ５３〜５８の閾
値を振っている。第２．３図に示すようにデイプリージ
ョンＦＥＴ５３〜５８の閾値の変動に対して線形の領域
の方が明らかに素子特性の変動が少ないことがわかる。

何４［鏝ζ丞すＩＵ析決この結線方法はエンハンスメントＦＥＴのＭ（ａのバラ
ツキに対して入出力の伝達特性があまり変化しないよう
にしたものであり、本実施例で初めて開示するものであ
る。第１図の７３に示す回路が、エンハンスメンｌ−Ｆ
　Ｅ　Ｔの闇値に強い理由ヲ第４図を用いて説明する。

簡単に考えるために、第１図に示す回路の第１の負荷７
１、第２の負荷７２をそれぞれ抵抗負荷Ｒに置き換え、
その抵抗負荷Ｒを流れる電流をそれぞれＩ、、Ｉ２とし
、電源電圧を２■シフトアツプし、入力電圧をＶＩＮ、
出力電圧をＶ。Ｕアとして第１図の回路７１〜７３のみ
を考える。初段のエンハンスメントＦＥＴ５９の特性を
第５図に示し、次段のエンハンスメントＦＥＴ６０の特
性を第６図に示す。ここで、エンハンスメントＦＥＴ５
９は負荷直線と非飽和の領域で交わり、エンハンスメン
トＦＥＴ６０は、飽和Ｒｆｆ　域で交わっているものと
する。

いま、エンハンスメントＦＥＴ５９のドレインとエンハ
ンスメントＦＥＴ６０のソース間の電圧ヲ■Ｓとすると
、Ｉｔ、Ｉ＋＋Ｉｚ、Ｉ２は次式■〜■で示される。

され（ΔＶだけ入力電圧が増え）、第４図に示すＶ　Ｓ
　％　Ｖ　ｏｕｔがＶｓ’、Ｖ　ｏｕｔ′になったとす
ると、Ｉｔ　、Ｉｔ　＋ｌ、　、１ｇもそれぞれＩ。

Ｉ、’十Ｉ、　　　　Ｉ、’と変化し、次式■〜［相］
で但し、第０式において、ＩＩ＋Ｉ！はエンハンスメン
トＦＥＴ５９に流れる電流で決まるから、エンハンスメ
ントＦＥＴ５９の特性で決定されることになる。このエ
ンハンスメントＦＥＴ５９の特性は飽和、非飽和２種類
あるが、第０式では非飽和の式を用いている。また、電
流■２はエンハンスメントＦＥＴ６０を流れるから、エ
ンハンスメントＦＥＴ６０の特性で決定され、ここでは
第０式に示すように飽和の式を用いている。

次に、エンハンスメントＦＥＴ５９とエンハンスメン）
ＦＥＴ６０の閾値■アが■ア→Ｖ、＋Δ■にずれたとす
る（ここでは、エンハンスメントＦＥＴの闇値だけがず
れたと考えている）。このとき、簡略化のために、−Ｖ
ＩＮにＶＩＮ＋ΔＶの電圧が印加簡略化する前は（Ｖ　
ＩＮ＋ΔＶ−（Ｖ、＋ＡＶ））として示されるものであ
って、Δ■が相殺された形となっている。第［相］式中
、（ＶＩＮ　　Ｖｓ’）も同様に（Ｖ＋Ｎ＋ΔＶ−（Ｖ
ｓ’＋ΔＶ））のΔ■が相殺されたものである。ここで
、上記第０〜０式を第■〜［相］式と比較してみると両
者は全く同し形状の式であり第■〜■式に表わされるＶ
ｓと■０ＬＩＴの関係は、第■〜［相］式に表わされる
Ｖｓ’とＶ　０ＬＩＴ′の関係と同一である。すなわち
、閾値■１がΔＶずれた時に入力にΔＶずれた電圧を印
加すれば、ずれなかったときと同一のＶｓＳＶｏｕｔが
得られるということである。これは、エンハンスメント
ＦＥＴ６０が非飽和の場合でも同様である。

第１図に示す入出力回路５１で実際にシュミレーション
を行った結果を第７．８図に示す。第７図はデイプリー
ジョンＦＥＴの闇値がずれた場合の伝達特性を示し、第
８図はエンハンスメントＦＥＴの闇値がずれたときの伝
達特性を示す。第７図はエンハンスメントＦＥＴ５９．
６０．２９ノ閾値ＶＴＥを固定（Ｔ、、−０，２５）　
Ｌ、デイプリージョンＦＥＴ５３〜５８．３０の閾値■
、。をＶｔｏ＝　　０．３〜−０．８と０．Ｉ　Ｖづつ
振った場合を示している。また、第８図はデイプリージ
ョンＦＥＴ５３〜５８の閾値ＴＴＤを固定（Ｔｔｏ＝−
０，５）　Ｌ、エンハンスメントＦＥＴ５９．６０．２
９の閾値■ア、をＶＴＥ＝０．１５〜０．３と０．０５
Ｖづつ振った場合を示している。第８図かられかるよう
に閾値ＶＴＥがΔＶ＝０．０５Ｖ変化すると、伝達特性
が０．０５Ｖ右へ平行移動していることがわかる。第２
２図と第８図を比較すれば、明らかに入出力回路５１は
エンハンスメントＦＥＴ５９．６０．３０の閾値のずれ
に対して回路特性の変化が少ないことが読みとれる。す
なわち、前記第１８図に示した入出力回路２１は２Δ■
ずれているのに対し、第１図に示す入出力回路５１はΔ
■のみである。一般に、ＦＥＴを２つ用いればそれがシ
リーズに接続されている限りは桁上げで決めると２Δ■
ずれることになるが、入出力回路５１のものは２つのエ
ンハンスメントＦＥＴ５９．６０を用いて桁上げで決め
ているにも拘らず２Δ■ずれることはなく、Δ■のずれ
で済み、入出力回路２１のものに比べて半分のずれで済
む。このことは上述した式（第■〜［相］式）からも第
８図からも実証された。

したがって、本実施例では負電源として一２■を用いて
いるため、サイドゲート効果による闇値の変動を抑える
ことができ、また、回路７１．７２によりデイプリージ
ョンＦＥＴの闇値変化に強い伝達特性を得ることができ
ることに加え、回路７３によりエンハンスメントＦＥＴ
の闇値変化に強い伝達特性を得ることができる。さらに
、エンハンスメントＦＥＴで論理闇値を設定しているの
で、設定値通りのものが製造し易い。

以上述べた入出力回路５１は従来の回路で生じていた不
具合（デイプリージョンＦＥＴの闇値のずれ、サイドゲ
ート効果、エンハンスメントＦＥＴの闇値のずれ、ＡＣ
特性の悪化）を適切に解決することができる点で優れた
入カバソファとなっているが、入出力回路５１の入力端
子にＥＣＬのＨレベルである一〇、８　Ｖがかかったと
き、入力段のエンハンスメントＦＥＴ５９のゲート−ソ
ース間にかかる電圧は１．２■となりショットキーゲー
トに電流が多量に流れるため、伝達特性のｌｏｗレベル
が上がってしまうことがある。この点に鑑みて上記実施
例の入カバソファを更に改良した別の実施例を以下に説
明する。

第９〜１３図は本発明に係る入力バッファの第２実施例
を示す図である。本実施例の説明にあたり、本発明の第
１実施例として示した第１図の入出力回路５１と同一構
成部分には同一番号を付して説明を省略する。第９図に
おいて、８１はＥＣＬ互換の入出力回路であり、入出力
回路（入力バッファ）８１はインパ゛−夕８２およびレ
ベルシフト回路２３により構成される。インバータ（反
転回路）８２はデイプリージョンＦＥＴ５３〜５８．８
３、エンハンスメントＦＥＴ５９．６０およびキャパシ
タンス８４により構成されており、デイプリージョンＦ
ＥＴ５３〜５８およびエンハンスメントＦＥＴ５９．６
０は第１の発明の一実施例として示した第１図の入出力
回路５１と全（同様の結線がなされている。また、電源
電圧も同様なものが使用される。エンハンスメントＦＥ
Ｔ５９のゲートと入力端子６１の間にはデイプリージョ
ンＦＥＴ（第４のデイプリージョンＦＥＴ）８３のゲー
ト−ソース間を同電位にしたものが直列に接続され、か
つ、デイプリージョンドＥＴ８３と並列にキャパシタン
ス８４が接続されている。デイプリージョンＦＥＴ８３
およびキャパシタンス８４は回路９１を構成し、入出力
回路８１は前記入出力回路５１に回路９１を付加した回
路構成となっている。

次に作用を説明するが、最初に回路９１を設けない回路
（すなわち、入出力回路５１のみ）の特徴と本発明の基
本原理を述べる。

第１図の入出力回路５１は入力にＥＣＬのＨレベルであ
るＶ　＝−０，８が印加されたときに、エンハンスメン
トＦＥＴ５９のゲート−ソース間が１．２■となり、こ
のショットキーゲートの順方向立ち上がり電圧（クラン
プ電圧）を超えてしまい、多大の電流がゲートに流れ込
む。このため、エンハンスメンｌ−ＦＥＴ５９の抵抗Ｒ
ｓによって伝達特性の１ｏ−特性が上がり第７図のＢ′
点のようになる。

また、入力電流が大きすぎるために、外部の回路が入出
力回路８１を駆動するための電流がかなり喰われてしま
うので負荷として重くなってしまう。

したがって、入力電流をある程度で止めることが必要と
なる。入力電流をある程度で止め、第７図Ｂ′点より右
側のｉｏ−レベルを下げるようにすればマージンとして
も増加させることができる。

これらの現象を防ぐために、第９図に示すようにエンハ
ンスメントＦＥＴ５９の前段にデイプリージョンＦＥＴ
８３として飽和負荷のＦＥＴを接続すると、飽和のＦＥ
Ｔは第１０図に示すように定電流的な特性であるから、
同図から明らかなように、デイプリージョンＦＥＴ８３
はデイプリージョンＦＥＴ８３のソース−ドレイン間に
電圧がかかっても■。以上の電流は流れず、電流を制限
する役割を担う。このため、ゲートに電流が流れすぎる
のを防ぎ、ｌｏ−レベルが上がるのを抑制することがで
きる。第１１図は第１図の入出力回路５１にデイプリー
ジョンＦＥＴ８３を付加した場合の伝達特性を示してい
る。第１１図から明らかなように第７図Ｂ′点と比べ明
らかにｌｏｗレベルが下がっていることがわかる。とこ
ろが、この回路はデイプリージョンＦＥＴ８３によって
入力電流をリミットしてしまったので、エンハンスメン
トＦＥＴ５９とエンハンスメントＦＥＴ６０のゲートキ
ャパシタンスを充電するための時間が長くなってしまい
、そのために、第１２図に示すように入力信号として矩
形波を入力したとき矩形波の追随が闇値を振ると遅くな
って追随しなくなってしまう。そこで、このようなＡＣ
特性を向上させるために、第９図のキャパシタンス８４
のようにデイプリージョンＦＥＴ８３に並列にキャパシ
タンスを取付け、ＡＣ的な電流が流れるようにし、充放
電時の速度を速めている。第１３図はキャパシタンス８
４を取り付けた場合のパルス応答を示している。なお、
レイアウト上適当と思われるキャパシタンスを選んでい
るので、第１３図に示すように若干の追随の遅れが生じ
る特性となっているが、キャパシタンス８４の特性を選
べば完全に追随させることも可能になる。また、本実施
例ではキャパシタンスとしてキャパシタンス８４を用い
ているが、キャパシタンスを有する素子であれば他の素
子でもよく、例えば逆バイアスのダイオードでもよい。

斬作説皿まず、入ツノ電圧がエンハンスメントＦＥＴ５９の闇値
よりも低い場合を考える。このとき、エンハンスメント
ＦＥＴ５９はＯＦＦ、エンハンスメントＦＥＴ６０もＯ
ＦＦであり、第９図ニ示すＶｍには０■に近い電位が現
れる。この電圧は、レベルシャフト回路２３によってレ
ベルシフトされ、■ｏＬＩＴとなる。このとき、はぼ１
■程度にレベルシフトするようにしておくと、内部のＤ
ＣＦＬ回路とマツチングさせることができる。次に、入
力電圧を少しづつ高くしてゆき、エンハンスメントＦＥ
Ｔ５９が丁度スイッチする程度の入力電圧を印加すると
、エンハンスメントＦＥＴ５９ばＯＮ状態になり、エン
ハンスメントＦＥＴ５９のドレインにＶｓの電圧が生じ
る。このとき、エンハンスメントＦＥＴ６０のゲート−
ソース間にはｖｌ）ｌ−Ｖｓの電圧がかかるので、エン
ハンスメントＦＥＴ６０はスイッチせず■工には略ＯＶ
に近い電位が現れ、■ｏはレベルシフトされて■。Ｕ７
電位となる。ここまでの特性は第１１図ではＡ点に相当
する。そして、より高い電圧を入力に印加するとエンハ
ンスメン）ＦＥＴ５９とエンハンスメントＦＥＴ６０と
がスイッチし、ＶＭにはＤＣＦＬ回路のｌｏｗレベルよ
りエンハンスメントＦＥＴ５９と６０にかかる電圧骨だ
けｌ。

譬レベルが高い電圧がでる。これをエンハンスメントＦ
ＥＴ２９によってレベルシフトし、ＤＣＥＬ回路のＩＯ
−レベルに戻す。この特性は、第１１図ではＢ点で示さ
れる。但し、Ａ点ではエンハンスメントＦＥＴ５９のケ
ート−ソース間には電流が流れていないため、デイプリ
ージョンＦＥＴ８３にかがる電圧は第１Ｏ図のＡ点（す
なわち、ＯＶ）となり、このときの伝達特性はデイプリ
ージョンＦＥＴ８３をつなげないときと同じである。し
かし、Ｂ点になると、エンハンスメントＦＥＴ５９のゲ
ート−ソース間に電圧がかかり電流が流れようとする。

ところが、デイプリージョンＦＥＴ８３があるため、電
流が制限されデイプリージョンＦＥＴ８３とエンハンス
メントＦＥＴ５９で入力電圧が分圧される。

このときは第１０図ではＢ点にあたる。

したがって、本実施例では以下に述べる効果を得ること
ができる。

（Ｉ）デイプリージョンＦＥＴ、エンハンスメントＦＥ
Ｔの闇値のずれに強い回路特性を得ることができる。

（ＩＩ）ＡＣ特性を安定させることができる。

（Ｉ［）サイドゲート効果を抑制することができる。

（ＴＶ）回路の入力端子を抑えて伝達特性のｌｏ−レベ
ル特性を下げることができ、他チップの出力回路から見
た負荷を軽くすることができる。このことは動作マージ
ンの増加にもつながる。

〔発明の効果〕

本発明によれば、サイドゲート効果による闇値の変動を
抑えることができ、デイプリージョンＦＥＴおよびエン
ハンスメントＦＥＴの闇値１化に強く、かつＡＣ特性に
優れたものとすることができる。

【図面の簡単な説明】

第１〜８図は本発明に係る人力バンファの第１実施例を
示す図であり、第１図はその回路図、第２図はそのＦＥＴの飽和負荷におけるｌ５Ｏ−ＶＳＯ
特性図、第３図はそのＦＥＴの非飽和負荷におけるＩｓ。ＶＳＤ特性図、第４図はその回路の略形式図、第５図はそのエンハンスメントＦＥＴ５９のｌ５Ｏ−■
５．特性図、第６図はそのエンハンスメントＦＥＴ６０のＩ　ＳＯ−
■３．特性図、第７図はその入出力伝達特性図、第８図はその入出力伝達特性図、第９〜１３図は本発明に係る入力バッファの第２実施例
を示す図であり、第９図はその回路図、第１０図はそのデイプリージョンＦＥＴ８３のＩＳＤ■
、。特性図、第１１図はその人出力伝達特性図、第１２図はそのキャパシタンス８４がない場合のＡＣ特
性図、第１３図はそのキャパシタンス８４がある場合のＡＣ特
性図、第１４〜２３図は従来の入力バッファを示す図であり、第１４図はその回路図、第１５図はその入出力伝達特性図、第１６図はそのサイト′ゲート効果を説明するための図
、第１７図はそのＶ〒−Ｖ５６特性図、第１８図はその回路図、第１９図はそのゲート−ソース間を短絡したデイプリー
ジョンＦＥＴの説明図、第２０図はそのゲート−ソース間を短絡したデイプリー
ジョンＦＥＴの説明図、第２１図はその入出力伝達特性図、第２２図はその入出力伝達特性図、第２３図はその回路図である。２３・・・・・・レベルシフト回路（レベル変換回路）
、２９・・・・・・エンハンスメントＦＥＴ（第３（７
）エンハンスメントＦＥＴ）、３０・・・・・・デイプリージョンＦＥＴ（第３のデイ
プリージョンＦＥＴ）、５１．８１・・・・・・入出力回路（入力ハノファ）、
５２．８２・・・・・・インバータ（反転回路）、５３
〜５５・・・・・・デイプリージョンＦＥＴ（第１のデ
イプリージョンＦ　Ｅ　’１’　）、５６〜５８・・・
・・・デイプリージョンＦＥＴ（第２のデイプリージョ
ンＦＥＴ）、５９・・・・・・エンハンスメントＦＥＴ（第１のエン
ハンスメントＦＥＴ）、６０・・・・・・エンハンスメントＦＥＴ（第２のエン
ハンスメントＦＥＴ）、６１・・・・・・入力端子、６２・・・・・・出力端子、７１・・・・・・第１の負荷、７２・・・・・・第２の負荷、８３・・・・・・デイプリージョンＦＥＴ（第４のデイ
プリージョンＦＥＴ）、８４・・・・・・キャパシタンス。代　理　人　弁理士　　井　桁　貞）ノ゛Ｖｓ。第１実胞例のＦＥＴの非飽和負荷におけるＩ！Ｄ　　ｖ
ｓｂ特性図第３図味第１実施例の回路図第１図派第図第図従来のサイドゲート効果を説明するための図第図従来の斤−ＶＳＧ特性図第図従来の回路図第図

Claims

【特許請求の範囲】所定の高電位側電源に、第１の負荷（７１）を接続し、該第１の負荷（７１）と所定の低電位側電源との間に第
１のエンハンスメントＦＥＴ（５９）を接続し、該第１
のエンハンスメントＦＥＴ（５９）のゲートは入力端子
に接続するとともに、所定の高電位側電源に、第２の負荷（７２）を接続し、該第２の負荷（７２）には第２のエンハンスメントＦＥ
Ｔ（６０）を接続し、該第２のエンハンスメントＦＥＴ
（６０）のソースは該第１のエンハンスメントＦＥＴ（
５９）のドレインに、該第２のエンハンスメントＦＥＴ
（６０）のゲートは該入力端子にそれぞれ接続するよう
にした反転回路（５２、８２）と、該第２のエンハンスメントＦＥＴ（６０）のドレインに
接続されたレベル変換回路（２３）と、を備えたことを
特徴とする入力バッファ。