JP2585067B2 - Ｅｃｌ信号コンバータ - Google Patents
Ｅｃｌ信号コンバータInfo
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- JP2585067B2 JP2585067B2 JP63162393A JP16239388A JP2585067B2 JP 2585067 B2 JP2585067 B2 JP 2585067B2 JP 63162393 A JP63162393 A JP 63162393A JP 16239388 A JP16239388 A JP 16239388A JP 2585067 B2 JP2585067 B2 JP 2585067B2
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/003—Modifications for increasing the reliability for protection
- H03K19/00369—Modifications for compensating variations of temperature, supply voltage or other physical parameters
- H03K19/00384—Modifications for compensating variations of temperature, supply voltage or other physical parameters in field effect transistor circuits
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
- H03K19/018507—Interface arrangements
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Description
【発明の詳細な説明】 （産業上の利用分野） 本発明はECL信号をMOS素子に供給するためのECL信号
レベル変換回路に関する。
レベル変換回路に関する。
（従来技術とその問題点） 多くのシステムにおいて、１つの論理系の回路を他の
論理系の回路にインタフェースする必要がある。たとえ
ば、エミッタ回路ロジック（ECL）素子で発生した信号
を金属酸化物電界効果トランジスタ（MOS）に印加する
必要があるかもしれない。２つの論理系のON、OFF状態
は別々の電圧で表わされるだけでなく、MOSスレッショ
ルド（閾値）は確定ではない。このことは、スレシホー
ルド電圧付近でゲートに印加された電圧によってトラン
ジスタを完全にターンオンまたはターンオフする狭い電
圧範囲をMOSが示すことはないことを意味する。バイポ
ーラ素子は通常、そのスレッショルド電圧付近の50〜10
0ミリボルト領域内でスイッチするが、MOS素子では対応
する領域は1.5ボルトであるかもしれない。しかし、ECL
レベルでは通常、−1.6V〜−0.8Vとなる。そこでECLレ
ベルをMOS素子に結合するインタフェース回路はレベル
シフトを考慮するだけでなく、ECLから得られるロジッ
クスイングのサイズを実際に増大させなければない。
論理系の回路にインタフェースする必要がある。たとえ
ば、エミッタ回路ロジック（ECL）素子で発生した信号
を金属酸化物電界効果トランジスタ（MOS）に印加する
必要があるかもしれない。２つの論理系のON、OFF状態
は別々の電圧で表わされるだけでなく、MOSスレッショ
ルド（閾値）は確定ではない。このことは、スレシホー
ルド電圧付近でゲートに印加された電圧によってトラン
ジスタを完全にターンオンまたはターンオフする狭い電
圧範囲をMOSが示すことはないことを意味する。バイポ
ーラ素子は通常、そのスレッショルド電圧付近の50〜10
0ミリボルト領域内でスイッチするが、MOS素子では対応
する領域は1.5ボルトであるかもしれない。しかし、ECL
レベルでは通常、−1.6V〜−0.8Vとなる。そこでECLレ
ベルをMOS素子に結合するインタフェース回路はレベル
シフトを考慮するだけでなく、ECLから得られるロジッ
クスイングのサイズを実際に増大させなければない。
第３図には、ECL出力をNMOS回路に結合する問題に対
する従来の解決方法のの簡単化された概略図が示されて
いる。−1.6Vと−0.8Vの間で変化するECL入力１は、ソ
ースが可変電圧バイアス源（通常、素子２を横切って2V
のゲート・ソース降下があるとして、3.2V）に接続さ
れ、ドレインがある種の負荷４を介して電源に接続され
ているエンハンスメントNMOS素子２のゲートに印加され
る。NMOS素子とともに用いるのに適した出力５は素子２
のドレインと負荷４の接合点で発生する。この回路の欠
点は、可変バイアス源３は製造プロセスを考慮して決定
された特定の電圧を発生し、MOS素子の温度の関数とし
てその電圧を変化させるように構成されなければならな
いということである。これは、MOS出力レベルがMOS素子
における温度変化の結果としてシフトしない場合に必要
になる。
する従来の解決方法のの簡単化された概略図が示されて
いる。−1.6Vと−0.8Vの間で変化するECL入力１は、ソ
ースが可変電圧バイアス源（通常、素子２を横切って2V
のゲート・ソース降下があるとして、3.2V）に接続さ
れ、ドレインがある種の負荷４を介して電源に接続され
ているエンハンスメントNMOS素子２のゲートに印加され
る。NMOS素子とともに用いるのに適した出力５は素子２
のドレインと負荷４の接合点で発生する。この回路の欠
点は、可変バイアス源３は製造プロセスを考慮して決定
された特定の電圧を発生し、MOS素子の温度の関数とし
てその電圧を変化させるように構成されなければならな
いということである。これは、MOS出力レベルがMOS素子
における温度変化の結果としてシフトしない場合に必要
になる。
（発明の目的） 本発明の目的は、ECL信号をMOS素子を駆動可能な電圧
レベルに変換できると共に、温度補償が可能なECL信号
コンバータを提供することである。
レベルに変換できると共に、温度補償が可能なECL信号
コンバータを提供することである。
（発明の概要） 本発明の一実施例において、これらの目的は、ゲート
がドレインに接続され、そのドレインが負荷（たとえば
デプレッション素子）を介して電源と、別のエンハンス
メント素子および負荷からなるゲイン段のゲートとの両
方に接続されているレベルシフタ・エンハンスメント素
子のソースにECL入力を印加することによって達成され
る。該ゲイン段の出力はMOS論理素子を駆動するのに適
した３ボルト遷移の信号となる。本発明の別の実施例で
は、前記ゲイン段のソースは、レベルシフタのソースに
印加されるECL信号の相補ECL信号によって駆動される。
反転された信号を用いる他方のMOS回路と同じ基板上に
レベルシフタを配置することによって、温度の関数とし
てのスレッショルドレベルの変化の影響は自動的に補償
される。
がドレインに接続され、そのドレインが負荷（たとえば
デプレッション素子）を介して電源と、別のエンハンス
メント素子および負荷からなるゲイン段のゲートとの両
方に接続されているレベルシフタ・エンハンスメント素
子のソースにECL入力を印加することによって達成され
る。該ゲイン段の出力はMOS論理素子を駆動するのに適
した３ボルト遷移の信号となる。本発明の別の実施例で
は、前記ゲイン段のソースは、レベルシフタのソースに
印加されるECL信号の相補ECL信号によって駆動される。
反転された信号を用いる他方のMOS回路と同じ基板上に
レベルシフタを配置することによって、温度の関数とし
てのスレッショルドレベルの変化の影響は自動的に補償
される。
（実施例） 第１図の回路を参照する。ECLレベル信号６はエンハ
ンスメント素子７のソースに印加される。素子７のゲー
トとドレインは接続されている。ドレインはある種の負
荷８を介して電源に接続される。典型的な負荷８はデプ
レッション素子である。素子７のドレインはまたエンハ
ンスメント素子９のゲートに接続されている。素子９の
ソースには、通常ECL回路によって供給される電圧VREF
が供給されている。VREFはECL信号レベルのロジックス
イングの中間（通常−1.2V）に維持される。MOSレベル
出力11はエンハンスメント素子９のドレインに発生す
る。
ンスメント素子７のソースに印加される。素子７のゲー
トとドレインは接続されている。ドレインはある種の負
荷８を介して電源に接続される。典型的な負荷８はデプ
レッション素子である。素子７のドレインはまたエンハ
ンスメント素子９のゲートに接続されている。素子９の
ソースには、通常ECL回路によって供給される電圧VREF
が供給されている。VREFはECL信号レベルのロジックス
イングの中間（通常−1.2V）に維持される。MOSレベル
出力11はエンハンスメント素子９のドレインに発生す
る。
第１図の回路は次のように動作する。素子７は、到来
するECLレベルを−1.6V〜−0.8Vの領域から＋0.5V〜＋
1.3Vの範囲に変換する感温度レベルシフタとして動作す
る。その変換の正確な量は、その素子の製造に用いられ
たプロセスの仕様（ドーピングレベルその他）や、温度
に依存する。重要なことは、同じ基板上の他方のMOS素
子も同じ温度感度を有し、同じプロセス変数を用いて製
造されているということである。したがって、素子７は
単なるレベルシフト以上のことを行なう。すなわち、温
度変化およびプロセス変化を補償する。
するECLレベルを−1.6V〜−0.8Vの領域から＋0.5V〜＋
1.3Vの範囲に変換する感温度レベルシフタとして動作す
る。その変換の正確な量は、その素子の製造に用いられ
たプロセスの仕様（ドーピングレベルその他）や、温度
に依存する。重要なことは、同じ基板上の他方のMOS素
子も同じ温度感度を有し、同じプロセス変数を用いて製
造されているということである。したがって、素子７は
単なるレベルシフト以上のことを行なう。すなわち、温
度変化およびプロセス変化を補償する。
素子７のドレインでのレベルシフトされ、補償された
信号は素子９および負荷10からなるゲート段のゲートに
印加される。これによって約800ミリボルトのロジック
スイングが約３ボルトに増幅される。
信号は素子９および負荷10からなるゲート段のゲートに
印加される。これによって約800ミリボルトのロジック
スイングが約３ボルトに増幅される。
負荷８および10に対する最も典型的なケースはデプレ
ッション素子から構成するものである。（もちろん他の
方法でもよい）。負荷がデプレッション素子てある場合
は、素子寸法の割合は望ましいものになる。
ッション素子から構成するものである。（もちろん他の
方法でもよい）。負荷がデプレッション素子てある場合
は、素子寸法の割合は望ましいものになる。
第２図は第１図の回路の変形実施例を示す。この回路
はインターフェースされるべきECL信号が相補対として
利用できるときに有用である。この場合、上記信号およ
びその相補信号をそれぞれ素子17、15のソースに印加す
るようにして電圧VREFは除かれる。これによって、ゲイ
ン段15/14のゲインを二倍にし、出力信号16の遷移時間
を減少できる利点が得られる。
はインターフェースされるべきECL信号が相補対として
利用できるときに有用である。この場合、上記信号およ
びその相補信号をそれぞれ素子17、15のソースに印加す
るようにして電圧VREFは除かれる。これによって、ゲイ
ン段15/14のゲインを二倍にし、出力信号16の遷移時間
を減少できる利点が得られる。
（発明の効果） 以上の説明より明らかなように、本発明によれば、EC
L信号のレベルを所望の値に増大、変換できると共に、
温度補償も可能となる。
L信号のレベルを所望の値に増大、変換できると共に、
温度補償も可能となる。
第１図および第２図は本発明の実施例によるECL信号コ
ンバータのブロック図、第３図は従来のECL信号コンバ
ータのブロック図である。
ンバータのブロック図、第３図は従来のECL信号コンバ
ータのブロック図である。
Claims (3)
- 【請求項１】ゲートがドレインに接続され、ソースがEC
L信号を入力するように接続された第１エンハンスメン
ト・トランジスタと、前記第１エンハンスメント・トラ
ンジスタのドレインの電源との間に接続された第１負荷
と、ゲートが前記第１エンハンスメント・トランジスタ
と前記第１負荷との結合点に接続され、ソースが前記EC
L信号のほぼ平均電圧を発生する基準電源に接続され、
ドレインが第２負荷に接続された第２エンハンスメント
・トランジスタと、前記第２エンハンスメント・トラン
ジスタのドレインと前記電源との間に接続された第２負
荷とより成り、前記第２エンハンスメント・トランジス
タのドレインより出力信号を得るようにしたECL信号コ
ンバータ。 - 【請求項２】ゲートがドレインに接続され、ソースが相
補ECL信号の一方を入力するように接続された第１エン
ハンスメント・トランジスタと、前記第１エンハンスメ
ント・トランジスタのドレインと電源との間に接続され
た第１負荷と、ゲートが前記第１エンハンスメント・ト
ランジスタと前記第１負荷との結合点に接続され、ソー
スが他方のECL信号を入力するように接続され、ドレイ
ンが第２負荷に接続された第２エンハンスメント・トラ
ンジスタと、前記第２エンハンスメント・トランジスタ
のドレインと前記電源との間に接続された第２負荷とよ
り成り、前記第２エンハンスメント・トランジスタのド
レインより出力信号を得るようにしたECL信号コンバー
タ。 - 【請求項３】前記第１、第２負荷はデプレッション・ト
ランジスタである。 請求項１および２記載のECL信号コンバータ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US68,384 | 1987-06-30 | ||
| US07/068,384 US4767951A (en) | 1987-06-30 | 1987-06-30 | ECL to NMOS converter |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6419825A JPS6419825A (en) | 1989-01-23 |
| JP2585067B2 true JP2585067B2 (ja) | 1997-02-26 |
Family
ID=22082219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63162393A Expired - Fee Related JP2585067B2 (ja) | 1987-06-30 | 1988-06-29 | Ｅｃｌ信号コンバータ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4767951A (ja) |
| EP (1) | EP0297722B1 (ja) |
| JP (1) | JP2585067B2 (ja) |
| DE (1) | DE3880024T2 (ja) |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01195719A (ja) * | 1988-01-30 | 1989-08-07 | Nec Corp | 半導体集積回路 |
| US4806799A (en) * | 1988-02-26 | 1989-02-21 | Motorola, Inc. | ECL to CMOS translator |
| JPH0263319A (ja) * | 1988-08-30 | 1990-03-02 | Fujitsu Ltd | 入力バッファ |
| US4891535A (en) * | 1988-12-20 | 1990-01-02 | Tektronix, Inc. | Single supply ECL to CMOS converter |
| US5030856A (en) * | 1989-05-04 | 1991-07-09 | International Business Machines Corporation | Receiver and level converter circuit with dual feedback |
| US4968905A (en) * | 1989-08-25 | 1990-11-06 | Ncr Corporation | Temperature compensated high speed ECL-to-CMOS logic level translator |
| JP3144166B2 (ja) * | 1992-11-25 | 2001-03-12 | ソニー株式会社 | 低振幅入力レベル変換回路 |
| JP2978346B2 (ja) * | 1992-11-30 | 1999-11-15 | 三菱電機株式会社 | 半導体集積回路装置の入力回路 |
| US6198337B1 (en) * | 1996-12-11 | 2001-03-06 | A & Cmos Communications Device Inc. | Semiconductor device for outputting a reference voltage, a crystal oscillator device comprising the same, and a method of producing the crystal oscillator device |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE2929383A1 (de) * | 1979-07-20 | 1981-02-12 | Ibm Deutschland | Schaltungsanordnung zur spannungspegelumsetzung und zugehoeriges verfahren |
| DE2935465A1 (de) * | 1979-09-01 | 1981-03-19 | Ibm Deutschland Gmbh, 7000 Stuttgart | Ttl-pegelumsetzer zur ansteuerung von feldeffekttransistoren |
| US4437171A (en) * | 1982-01-07 | 1984-03-13 | Intel Corporation | ECL Compatible CMOS memory |
| US4647798A (en) * | 1985-04-15 | 1987-03-03 | Ncr Corporation | Negative input voltage CMOS circuit |
| US4709172A (en) * | 1985-08-19 | 1987-11-24 | Dallas Semiconductor Corporation | Input-voltage detector circuit for CMOS integrated circuit |
| US4719372A (en) * | 1986-02-03 | 1988-01-12 | International Business Machines Corporation | Multiplying interface circuit for level shifting between FET and TTL levels |
-
1987
- 1987-06-30 US US07/068,384 patent/US4767951A/en not_active Expired - Lifetime
-
1988
- 1988-05-31 EP EP88304910A patent/EP0297722B1/en not_active Expired - Lifetime
- 1988-05-31 DE DE88304910T patent/DE3880024T2/de not_active Expired - Fee Related
- 1988-06-29 JP JP63162393A patent/JP2585067B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| DE3880024D1 (de) | 1993-05-13 |
| EP0297722A3 (en) | 1990-05-16 |
| EP0297722A2 (en) | 1989-01-04 |
| EP0297722B1 (en) | 1993-04-07 |
| US4767951A (en) | 1988-08-30 |
| DE3880024T2 (de) | 1993-10-14 |
| JPS6419825A (en) | 1989-01-23 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |