JP3086754B2 - 半導体論理集積回路 - Google Patents
半導体論理集積回路Info
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- JP3086754B2 JP3086754B2 JP04236112A JP23611292A JP3086754B2 JP 3086754 B2 JP3086754 B2 JP 3086754B2 JP 04236112 A JP04236112 A JP 04236112A JP 23611292 A JP23611292 A JP 23611292A JP 3086754 B2 JP3086754 B2 JP 3086754B2
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Description
【0001】
【産業上の利用分野】本発明は、接合ゲート型電界効果
トランジスタを集積形成して構成される半導体論理集積
回路に関する。
トランジスタを集積形成して構成される半導体論理集積
回路に関する。
【0002】
【従来の技術】GaAs論理集積回路は、高速性,低消
費電力性に優れたものとして注目されており、高速化と
高集積化に向けて技術開発が盛んに行われてる。GaA
s論理集積回路の基本回路として種々のタイプのものが
提案されているが、特に高集積化を目的とする場合に
は、DCFL(Direct Coupled FET Logic)が広く一般
に用いられている。DCFL回路は、低消費電力性,単
一電源で動作すること、及び少ない素子数により高密度
化が可能、といった優れた利点を有する。
費電力性に優れたものとして注目されており、高速化と
高集積化に向けて技術開発が盛んに行われてる。GaA
s論理集積回路の基本回路として種々のタイプのものが
提案されているが、特に高集積化を目的とする場合に
は、DCFL(Direct Coupled FET Logic)が広く一般
に用いられている。DCFL回路は、低消費電力性,単
一電源で動作すること、及び少ない素子数により高密度
化が可能、といった優れた利点を有する。
【0003】図15(a)は、DCFLで構成した2入
力NOR回路を示す。これは、2つのノーマリ・オフ型
MESFETからなるスイッチング素子EFET1 ,E
FET2 と、ノーマリ・オン型MESFETからなる負
荷素子DFETによって構成されている。DFETはゲ
ート・ソースが共通接続されて、定電流負荷として働
く。EFET1 ,EFET2 のゲートが信号入力端子と
なり、いずれか一方の入力端子が“H”レベルになる
と、出力端子は“L”レベルになる。入力端子が共に
“L”レベルの場合は、“H”レベル出力が出る。この
ようなDCFL回路は、素子数が少なく簡単であるが、
以下に示すような欠点がある。
力NOR回路を示す。これは、2つのノーマリ・オフ型
MESFETからなるスイッチング素子EFET1 ,E
FET2 と、ノーマリ・オン型MESFETからなる負
荷素子DFETによって構成されている。DFETはゲ
ート・ソースが共通接続されて、定電流負荷として働
く。EFET1 ,EFET2 のゲートが信号入力端子と
なり、いずれか一方の入力端子が“H”レベルになる
と、出力端子は“L”レベルになる。入力端子が共に
“L”レベルの場合は、“H”レベル出力が出る。この
ようなDCFL回路は、素子数が少なく簡単であるが、
以下に示すような欠点がある。
【0004】第1に、論理振幅が小さいため、ノイズマ
ージンが小さい。これは、GaAsMESFETのゲー
ト電極がショットキー接合であり、“H”レベル出力時
に次段のゲート・ソース間に電流が流れ、“H”レベル
出力がショットキー接合の順方向立ち上がり電圧(通
常、0.6〜0.8V)でクランプされるためである。
このため、DCFL回路はプロセス変動によるしきい値
(Vth)変動に弱く、高い歩留まりを安定して得ること
が難しい。
ージンが小さい。これは、GaAsMESFETのゲー
ト電極がショットキー接合であり、“H”レベル出力時
に次段のゲート・ソース間に電流が流れ、“H”レベル
出力がショットキー接合の順方向立ち上がり電圧(通
常、0.6〜0.8V)でクランプされるためである。
このため、DCFL回路はプロセス変動によるしきい値
(Vth)変動に弱く、高い歩留まりを安定して得ること
が難しい。
【0005】第2に、負荷駆動能力が小さい。これは、
十分低い“L”レベルを得るためには定電流負荷である
DFETの電流容量をそれ程大きくすることができず、
そのために出力端子に大きな負荷がついた場合に、出力
を“L”レベルから“H”レベルに充電する際に時間が
かかるためである。この結果、スイッチング速度が遅く
なる。
十分低い“L”レベルを得るためには定電流負荷である
DFETの電流容量をそれ程大きくすることができず、
そのために出力端子に大きな負荷がついた場合に、出力
を“L”レベルから“H”レベルに充電する際に時間が
かかるためである。この結果、スイッチング速度が遅く
なる。
【0006】第3に、論理能力が低い。論理能力とは、
一つの論理ゲートでどれだけの論理機能を実現できるか
を示すもので、これが高いほど複雑な論理回路を少ない
ゲート数で実現でき、低電力化,高速化が可能になる。
DCFL回路においては前述のように論理振幅が小さい
ことから、スイッチング素子であるEFETのしきい値
はDCFLゲートの“L”レベルと同程度に設定され
る。しかし、FETではゲート電圧がしきい値電圧のと
きにもドレイン電流は完全にはカットオフにならず、僅
かであるが電流が流れる。所謂サブスレッショネルド電
流である。このため、DCFLでNORゲートを構成す
る場合に入力数が増えると、本来オフしているべきEF
ETを通して定電流負荷の電流が流れ、この結果NOR
入力数の増加に伴って“H”レベルが低下する。通常D
CFL回路ではNORの最大入力数は4〜5程度に制限
され、これ以上のNOR論理を実現するには論理ゲート
を多段に接続する必要があった。
一つの論理ゲートでどれだけの論理機能を実現できるか
を示すもので、これが高いほど複雑な論理回路を少ない
ゲート数で実現でき、低電力化,高速化が可能になる。
DCFL回路においては前述のように論理振幅が小さい
ことから、スイッチング素子であるEFETのしきい値
はDCFLゲートの“L”レベルと同程度に設定され
る。しかし、FETではゲート電圧がしきい値電圧のと
きにもドレイン電流は完全にはカットオフにならず、僅
かであるが電流が流れる。所謂サブスレッショネルド電
流である。このため、DCFLでNORゲートを構成す
る場合に入力数が増えると、本来オフしているべきEF
ETを通して定電流負荷の電流が流れ、この結果NOR
入力数の増加に伴って“H”レベルが低下する。通常D
CFL回路ではNORの最大入力数は4〜5程度に制限
され、これ以上のNOR論理を実現するには論理ゲート
を多段に接続する必要があった。
【0007】このような欠点を解消するために、従来よ
り種々の回路が提案されている。図15(b)は、DC
FLにプッシュプル・バッファを付加したもので、SB
FL(Supper Buffer FET Logic)と呼ばれる。この回
路は、出力端子の負荷容量をプッシュプル段を構成する
2つのEFETにより急速に充電するため、高速動作が
可能である。しかし反面、“H”レベル出力時にプッシ
ュプル段上部のプルアップFETが大きな電流を流すた
め、消費電力が基本DCFLの3倍程度に大きくなって
しまう。またノイズマージンに関しては、若干改善され
るものの、本質的には基本DCFLと変わらない。論理
能力が小さいという欠点に対しても改善効果は小さい。
り種々の回路が提案されている。図15(b)は、DC
FLにプッシュプル・バッファを付加したもので、SB
FL(Supper Buffer FET Logic)と呼ばれる。この回
路は、出力端子の負荷容量をプッシュプル段を構成する
2つのEFETにより急速に充電するため、高速動作が
可能である。しかし反面、“H”レベル出力時にプッシ
ュプル段上部のプルアップFETが大きな電流を流すた
め、消費電力が基本DCFLの3倍程度に大きくなって
しまう。またノイズマージンに関しては、若干改善され
るものの、本質的には基本DCFLと変わらない。論理
能力が小さいという欠点に対しても改善効果は小さい。
【0008】図15(c)は、DCFL回路の出力段に
ソースフォロア・バッファを付加したものである。この
回路は、ソースフォロア段上部のEFETを並列接続す
ることにより、所謂ワイアード・オア論理が可能となる
ために、論理能力はDCFLに比べて大きくなる。ま
た、負荷駆動能力も大きくなる。しかし、この回路にお
いては、“H”レベル出力時にソースフォロア段に貫通
電流が流れるため、消費電力が大きくなってしまう。ま
た、出力端子を“L”レベルに引き込む時は、DFET
により構成される定電流負荷を通して電荷が放電される
ため、プッシュプルのようにプルダウンFETがアクテ
ィブに動作する場合と比べて駆動能力が低い。
ソースフォロア・バッファを付加したものである。この
回路は、ソースフォロア段上部のEFETを並列接続す
ることにより、所謂ワイアード・オア論理が可能となる
ために、論理能力はDCFLに比べて大きくなる。ま
た、負荷駆動能力も大きくなる。しかし、この回路にお
いては、“H”レベル出力時にソースフォロア段に貫通
電流が流れるため、消費電力が大きくなってしまう。ま
た、出力端子を“L”レベルに引き込む時は、DFET
により構成される定電流負荷を通して電荷が放電される
ため、プッシュプルのようにプルダウンFETがアクテ
ィブに動作する場合と比べて駆動能力が低い。
【0009】
【発明が解決しようとする課題】以上のように従来のG
aAs集積回路の基本回路として用いられているDCF
L回路は、ノイズマージンが小さく、負荷駆動能力や論
理能力も低く、GaAsMESFETの高速性能を十分
に引き出せていない。また、プロセス変動でしきい値が
ばらつくと歩留まりが大きく低下するという問題もあ
る。さらに、これらの欠点を解消すべく提案されている
回路も、消費電力の増大を招く等の問題があり、本質的
解決には至っていない。
aAs集積回路の基本回路として用いられているDCF
L回路は、ノイズマージンが小さく、負荷駆動能力や論
理能力も低く、GaAsMESFETの高速性能を十分
に引き出せていない。また、プロセス変動でしきい値が
ばらつくと歩留まりが大きく低下するという問題もあ
る。さらに、これらの欠点を解消すべく提案されている
回路も、消費電力の増大を招く等の問題があり、本質的
解決には至っていない。
【0010】本発明は、以上の点に鑑みなされたもの
で、従来のDCFL回路よりも大きなノイズマージンを
有し、低消費電力で高速動作可能な半導体論理集積回路
を提供することを目的とする。
で、従来のDCFL回路よりも大きなノイズマージンを
有し、低消費電力で高速動作可能な半導体論理集積回路
を提供することを目的とする。
【0011】
【課題を解決するための手段】本発明に係わる半導体論
理集積回路は、スイッチングFETとなる第1の接合ゲ
ート型電界効果トランジスタを有し、そのソース,ドレ
インがそれぞれ負荷を介して所定の電源に接続され、ゲ
ートが論理入力端子となる論理段と、所定の電源間に直
列接続されてプッシュプル動作する第2及び第3の接合
ゲート型電界効果トランジスタを有し、第2及び第3の
接合ゲート型電界効果トランジスタの接続ノードが論理
出力端子に接続され、第3の接合ゲート型電界効果トラ
ンジスタのゲートが第1の接合ゲート型電界効果トラン
ジスタのソースに接続されたバッファ段と、第1の接合
ゲート型電界効果トランジスタのドレインと第2の接合
ゲート型電界効果トランジスタのゲートの間に接続され
たレベルシフト素子、及びドレインが第2の接合ゲート
型電界効果トランジスタのゲートに接続され、ゲートが
論理出力端子に接続され、ソースに所定のバイアスが与
えられた第4の接合ゲート型電界効果トランジスタを有
するフィードバック段とを備えたことを特徴とする。
理集積回路は、スイッチングFETとなる第1の接合ゲ
ート型電界効果トランジスタを有し、そのソース,ドレ
インがそれぞれ負荷を介して所定の電源に接続され、ゲ
ートが論理入力端子となる論理段と、所定の電源間に直
列接続されてプッシュプル動作する第2及び第3の接合
ゲート型電界効果トランジスタを有し、第2及び第3の
接合ゲート型電界効果トランジスタの接続ノードが論理
出力端子に接続され、第3の接合ゲート型電界効果トラ
ンジスタのゲートが第1の接合ゲート型電界効果トラン
ジスタのソースに接続されたバッファ段と、第1の接合
ゲート型電界効果トランジスタのドレインと第2の接合
ゲート型電界効果トランジスタのゲートの間に接続され
たレベルシフト素子、及びドレインが第2の接合ゲート
型電界効果トランジスタのゲートに接続され、ゲートが
論理出力端子に接続され、ソースに所定のバイアスが与
えられた第4の接合ゲート型電界効果トランジスタを有
するフィードバック段とを備えたことを特徴とする。
【0012】また本発明に係わる半導体論理集積回路
は、スイッチングFETとなる第1の接合ゲート型電界
効果トランジスタを有し、そのソース,ドレインがそれ
ぞれ負荷を介して所定の電源に接続され、ゲートが論理
入力端子となる論理段と、所定の電源間にレベルシフト
素子を介して直列接続されてプッシュプル動作する第2
及び第3の接合ゲート型電界効果トランジスタを有し、
第2の接合ゲート型電界効果トランジスタのゲートが第
1の接合ゲート型電界効果トランジスタのドレインに接
続され、ソースがレベルシフト素子を介して論理出力端
子に接続され、第3の接合ゲート型電界効果トランジス
タのゲートが第1の接合ゲート型電界効果トランジスタ
のソースに接続され、ドレインが前記論理出力端子に接
続されたバッファ段と、ドレインが第2の接合ゲート型
電界効果トランジスタのゲートに接続され、ゲートが前
記論理出力端子に接続され、ソースに所定のバイアスが
与えられた第4の接合ゲート型電界効果トランジスタを
有するフィードバック段とを備えたことを特徴とする。
は、スイッチングFETとなる第1の接合ゲート型電界
効果トランジスタを有し、そのソース,ドレインがそれ
ぞれ負荷を介して所定の電源に接続され、ゲートが論理
入力端子となる論理段と、所定の電源間にレベルシフト
素子を介して直列接続されてプッシュプル動作する第2
及び第3の接合ゲート型電界効果トランジスタを有し、
第2の接合ゲート型電界効果トランジスタのゲートが第
1の接合ゲート型電界効果トランジスタのドレインに接
続され、ソースがレベルシフト素子を介して論理出力端
子に接続され、第3の接合ゲート型電界効果トランジス
タのゲートが第1の接合ゲート型電界効果トランジスタ
のソースに接続され、ドレインが前記論理出力端子に接
続されたバッファ段と、ドレインが第2の接合ゲート型
電界効果トランジスタのゲートに接続され、ゲートが前
記論理出力端子に接続され、ソースに所定のバイアスが
与えられた第4の接合ゲート型電界効果トランジスタを
有するフィードバック段とを備えたことを特徴とする。
【0013】
【作用】本発明によると、論理信号が入る論理段と、論
理出力を出すプッシュプル動作するバッファ段の間にフ
ィードバック段が設けられており、“L”レベル出力時
にはバッファ段のプルアップFET(第2の接合ゲート
型電界効果トランジスタ)のゲート電圧がプルダウンF
ET(第3の接合ゲート型電界効果トランジスタ)のゲ
ート電圧より低くなる。この結果、バッファ段はほぼ完
全なコンプリメンタリ動作をし、これにより貫通電流が
小さく抑えられる。
理出力を出すプッシュプル動作するバッファ段の間にフ
ィードバック段が設けられており、“L”レベル出力時
にはバッファ段のプルアップFET(第2の接合ゲート
型電界効果トランジスタ)のゲート電圧がプルダウンF
ET(第3の接合ゲート型電界効果トランジスタ)のゲ
ート電圧より低くなる。この結果、バッファ段はほぼ完
全なコンプリメンタリ動作をし、これにより貫通電流が
小さく抑えられる。
【0014】本発明の論理回路での“H”レベル出力
は、フィードバック段のフィードバックFET(第4の
接合ゲート型電界効果トランジスタ)がスイッチングF
ETのドレイン側に接続された定電流源の電流を流すに
十分なゲート電圧として決定される。このため、次段の
スイッチングFETのゲート・ソース間接合電圧で
“H”レベルが決まる従来のDCFL回路と異なり、
“H”レベル出力を出力部で決定することができる。従
って、次段の順方向立上り電圧より低く“H”レベル出
力を設定すれば、次段にほとんど電流を流すことなく、
“H”レベルを確定させることができる。
は、フィードバック段のフィードバックFET(第4の
接合ゲート型電界効果トランジスタ)がスイッチングF
ETのドレイン側に接続された定電流源の電流を流すに
十分なゲート電圧として決定される。このため、次段の
スイッチングFETのゲート・ソース間接合電圧で
“H”レベルが決まる従来のDCFL回路と異なり、
“H”レベル出力を出力部で決定することができる。従
って、次段の順方向立上り電圧より低く“H”レベル出
力を設定すれば、次段にほとんど電流を流すことなく、
“H”レベルを確定させることができる。
【0015】さらに、DCFLの場合にはファンアウト
の増加により、低い電圧で同じ電流が流れるようになる
ため“H”レベルが低下してノイズマージンが小さくな
る。これに対して本発明では、次段に電流が流れないた
め、ファンアウトが増えても“H”レベルは一定に保た
れ、従ってノイズマージンの低下もない。
の増加により、低い電圧で同じ電流が流れるようになる
ため“H”レベルが低下してノイズマージンが小さくな
る。これに対して本発明では、次段に電流が流れないた
め、ファンアウトが増えても“H”レベルは一定に保た
れ、従ってノイズマージンの低下もない。
【0016】また本発明では、出力が“L”レベルから
“H”レベルに変化する過渡状態を考えると、まずバッ
ファ段のプルアップFETのゲート電圧が上昇し、その
後に出力端子に付随する負荷容量が充電されて電位が上
昇する。出力端子の電位が上昇するまでは、プルアップ
FETのゲート・ソース間電圧は大きいままであるか
ら、大きな電流が流れて負荷容量を急速に充電する。出
力端子の電位が上昇すると、プルアップFETのゲート
・ソース間電圧が小さくなると共に、フィードバック段
のフィードバックFETがオンして、プルアップFET
のゲート電位を引き下げる。この結果高速スイッチング
が可能になり、また定常状態ではフィードバックFET
がプルアップFETの電流を抑制するように作用するた
め、消費電力は効果的に低減される。
“H”レベルに変化する過渡状態を考えると、まずバッ
ファ段のプルアップFETのゲート電圧が上昇し、その
後に出力端子に付随する負荷容量が充電されて電位が上
昇する。出力端子の電位が上昇するまでは、プルアップ
FETのゲート・ソース間電圧は大きいままであるか
ら、大きな電流が流れて負荷容量を急速に充電する。出
力端子の電位が上昇すると、プルアップFETのゲート
・ソース間電圧が小さくなると共に、フィードバック段
のフィードバックFETがオンして、プルアップFET
のゲート電位を引き下げる。この結果高速スイッチング
が可能になり、また定常状態ではフィードバックFET
がプルアップFETの電流を抑制するように作用するた
め、消費電力は効果的に低減される。
【0017】さらに本発明では、信号入力段はソースフ
ォロア構成になっている。このため入力端子から接地に
電流が流れ込むためには、DCFLの場合、すなわちシ
ョットキー接合1段の場合に比べて、高い電圧が必要に
なる。この結果、“H”レベルをDCFLより高く設定
することができ、これにより論理振幅が大きくなってノ
イズマージンが向上する。NORゲートを構成した場合
に入力数が増加しても安定した動作が可能であるから、
高い論理能力が実現できる。
ォロア構成になっている。このため入力端子から接地に
電流が流れ込むためには、DCFLの場合、すなわちシ
ョットキー接合1段の場合に比べて、高い電圧が必要に
なる。この結果、“H”レベルをDCFLより高く設定
することができ、これにより論理振幅が大きくなってノ
イズマージンが向上する。NORゲートを構成した場合
に入力数が増加しても安定した動作が可能であるから、
高い論理能力が実現できる。
【0018】また本発明では、バッファ段のレベルシフ
ト素子の存在により、“L”レベル出力時にはバッファ
段のプルアップFETのゲート・ソース間電圧がほぼ0
になる。この結果、プルアップFETとしてノーマリ・
オフ型のFETを用いれば、バッファ段がほぼ完全なコ
ンプリメンタリ動作をし、貫通電流を極めて小さく抑え
ることができる。
ト素子の存在により、“L”レベル出力時にはバッファ
段のプルアップFETのゲート・ソース間電圧がほぼ0
になる。この結果、プルアップFETとしてノーマリ・
オフ型のFETを用いれば、バッファ段がほぼ完全なコ
ンプリメンタリ動作をし、貫通電流を極めて小さく抑え
ることができる。
【0019】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
説明する。
【0020】図1は、本発明の第1の実施例に係わるイ
ンバータ回路である。このインバータ回路は、スイッチ
ング段Aと、フィードバック段B及びプッシュプル・バ
ッファ段CがGaAs基板上に集積形成されて構成され
ている。
ンバータ回路である。このインバータ回路は、スイッチ
ング段Aと、フィードバック段B及びプッシュプル・バ
ッファ段CがGaAs基板上に集積形成されて構成され
ている。
【0021】スイッチング段Aは、スイッチング素子で
あるEタイプのGaAsMESFET−QSWと、そのド
レインとVDD,ソースとGNDの間にそれぞれ設けられ
た定電流源負荷であるDタイプのGaAsMESFET
−QLU,QLDとにより構成されている。MESFET−
QSWとMESFET−QLUの接続ノードをMH、MES
FET−QSWとMESFET−QLDの接続ノードをML
とする。MESFETQSWのゲートが信号入力端子IN
となる。
あるEタイプのGaAsMESFET−QSWと、そのド
レインとVDD,ソースとGNDの間にそれぞれ設けられ
た定電流源負荷であるDタイプのGaAsMESFET
−QLU,QLDとにより構成されている。MESFET−
QSWとMESFET−QLUの接続ノードをMH、MES
FET−QSWとMESFET−QLDの接続ノードをML
とする。MESFETQSWのゲートが信号入力端子IN
となる。
【0022】フィードバック段Bは、ノードMHの電位
をレベルシフトするGaAsショットキーダイオードD
1 、出力電位をフィードバックするためのEタイプGa
AsMESFET−QFB、及びレベル調整用のGaAs
ショットキーダイオードD2により構成されている。ダ
イオードD1 によりレベルシフトされたノードをMHD
とする。
をレベルシフトするGaAsショットキーダイオードD
1 、出力電位をフィードバックするためのEタイプGa
AsMESFET−QFB、及びレベル調整用のGaAs
ショットキーダイオードD2により構成されている。ダ
イオードD1 によりレベルシフトされたノードをMHD
とする。
【0023】プッシュプル・バッファ段Cは、VDDとG
ND間に直列接続されたプルアップ用のEタイプGaA
sMESFET−QPUとプルダウン用のEタイプGaA
sMESFET−QPDにより構成されている。プルアッ
プ用MESFET−QPUのゲートにフィードバック段B
のノードMHDが接続され、プルダウン用MESFET
−QPDのゲートにスイッチング段AのノードMLが接続
されている。これらのMESFET−QPU,QPDの接続
ノードが出力端子OUTとなり、これがフィードバック
用MESFET−QFBのゲートに帰還接続されている。
ND間に直列接続されたプルアップ用のEタイプGaA
sMESFET−QPUとプルダウン用のEタイプGaA
sMESFET−QPDにより構成されている。プルアッ
プ用MESFET−QPUのゲートにフィードバック段B
のノードMHDが接続され、プルダウン用MESFET
−QPDのゲートにスイッチング段AのノードMLが接続
されている。これらのMESFET−QPU,QPDの接続
ノードが出力端子OUTとなり、これがフィードバック
用MESFET−QFBのゲートに帰還接続されている。
【0024】まず、この実施例のインバータ回路のDC
的な動作を説明する。入力信号が“H”レベルの場合、
スイッチングMESFET−QSWがオンする。この時ス
イッチング段Aを流れる電流ISWは、2つの負荷MES
FET−QLU,QLDの電流容量の小さい方で決まり、ノ
ードMH,MLの電位はそれぞれ、MESFET−QL
U,QLDが電流ISWを流すための電位として決まる。こ
れらの値は、回路定数を適当に設定することにより、比
較的自由に設定することができる。
的な動作を説明する。入力信号が“H”レベルの場合、
スイッチングMESFET−QSWがオンする。この時ス
イッチング段Aを流れる電流ISWは、2つの負荷MES
FET−QLU,QLDの電流容量の小さい方で決まり、ノ
ードMH,MLの電位はそれぞれ、MESFET−QL
U,QLDが電流ISWを流すための電位として決まる。こ
れらの値は、回路定数を適当に設定することにより、比
較的自由に設定することができる。
【0025】例えば、電源電圧をVDD=2[V]、GN
D=0[V]とし、スイッチングMESFET−QSWが
オン時のノードML,MHの電位がそれぞれ、ML=
0.4[V]、MH=0.5[V]となるように設計す
ると、プッシュプル段CのプルダウンMESFET−Q
PDはオンする。またこの時ノードMHDは、ダイオード
D1 によりレベルシフトされているため、プッシュプル
段Cの貫通電流が小さい状態で“L”レベル出力を出す
ことができる。
D=0[V]とし、スイッチングMESFET−QSWが
オン時のノードML,MHの電位がそれぞれ、ML=
0.4[V]、MH=0.5[V]となるように設計す
ると、プッシュプル段CのプルダウンMESFET−Q
PDはオンする。またこの時ノードMHDは、ダイオード
D1 によりレベルシフトされているため、プッシュプル
段Cの貫通電流が小さい状態で“L”レベル出力を出す
ことができる。
【0026】次に入力信号が“L”レベルの場合、スイ
ッチングMESFET−QSWはオフになり、電流はほと
んど流れない。この時ノードMLの電位は、MESFE
T−QLDがオフのためほぼ0Vになり、これによりプル
ダウンMESFET−QPDはオフになる。一方、電流源
MESFETQLUの電流IL は、D1 →QFB→D2 とい
う経路を流れて、カレントミラー回路を構成する。この
時、出力電圧VOUT は、フィードバックMESFET−
QFBが電流IL を流すために必要なゲート電圧として決
まり、ノードMHDの電圧は、プルアップMESFET
−QPUが出力端子につながる負荷(一般には次段のゲー
ト入力)に出力電圧VOUT に見合った電流を流すに必要
なゲート電圧(VMHD −VOUT )として決まる。
ッチングMESFET−QSWはオフになり、電流はほと
んど流れない。この時ノードMLの電位は、MESFE
T−QLDがオフのためほぼ0Vになり、これによりプル
ダウンMESFET−QPDはオフになる。一方、電流源
MESFETQLUの電流IL は、D1 →QFB→D2 とい
う経路を流れて、カレントミラー回路を構成する。この
時、出力電圧VOUT は、フィードバックMESFET−
QFBが電流IL を流すために必要なゲート電圧として決
まり、ノードMHDの電圧は、プルアップMESFET
−QPUが出力端子につながる負荷(一般には次段のゲー
ト入力)に出力電圧VOUT に見合った電流を流すに必要
なゲート電圧(VMHD −VOUT )として決まる。
【0027】以上によりこの実施例のインバータ回路の
“H”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。
“H”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。
【0028】次にこの実施例のインバータ回路のAC的
な動作を説明する。まず、入力電圧VINが“L”レベル
から“H”レベルに変化する場合、ノードMLが0.4
V程度になって、プルダウンMESFET−QPDがオン
する。一方、ノードMHは1.7V程度から0.5V程
度に引き下げられるので、ノードMHDの電位は、フィ
ードバックMESFET−QFBとダイオードD1 によっ
て0V近くまで引き下げられ、これによりプルアップM
ESFET−QPUはオフする。この結果、プルダウンM
ESFET−QPDの電流駆動力は全て、出力端子に寄生
する容量に蓄積されている電荷を放電するためにだけ働
き、出力電圧VOUT は速やかに0V程度まで引き下げら
れる。
な動作を説明する。まず、入力電圧VINが“L”レベル
から“H”レベルに変化する場合、ノードMLが0.4
V程度になって、プルダウンMESFET−QPDがオン
する。一方、ノードMHは1.7V程度から0.5V程
度に引き下げられるので、ノードMHDの電位は、フィ
ードバックMESFET−QFBとダイオードD1 によっ
て0V近くまで引き下げられ、これによりプルアップM
ESFET−QPUはオフする。この結果、プルダウンM
ESFET−QPDの電流駆動力は全て、出力端子に寄生
する容量に蓄積されている電荷を放電するためにだけ働
き、出力電圧VOUT は速やかに0V程度まで引き下げら
れる。
【0029】ちなみに、DCFLゲートの場合は、負荷
電流もドライバMESFETを通して流れるために、ド
ライバMESFETは出力端子の容量放電のためだけに
は働かない。
電流もドライバMESFETを通して流れるために、ド
ライバMESFETは出力端子の容量放電のためだけに
は働かない。
【0030】次に入力電圧VINが“H”レベルから
“L”レベルに変化する場合、ノードMLは直ちに0V
近くまで引き下げられ、プルダウンMESFET−QPD
がオフする。一方、ノードMH,MHDは、負荷MES
FET−QLUの電流によって充電され、これによりプル
アップMESFET−QPUがオンして出力端子が“H”
レベルになる。このときフィードバックMESFET−
QFBは、そのゲート電圧である出力電圧VOUT が十分高
い電位にチャージされるまでオフのままである。このた
め、出力端子に大きな寄生容量があり、プルアップME
SFET−QPUにより出力端子が充電されるのに長い時
間がかかる場合には、ノードMHDは高い電位まで上昇
し、プルアップMESFET−QPUの電流駆動力を高め
る。そして出力電圧VOUT が十分高くなった状態でフィ
ードバックMESFET−QFBがオンし、DC動作で説
明したようにカレントミラー回路を構成して、ノードM
H,MHDを定常状態の電位に引き下げる。
“L”レベルに変化する場合、ノードMLは直ちに0V
近くまで引き下げられ、プルダウンMESFET−QPD
がオフする。一方、ノードMH,MHDは、負荷MES
FET−QLUの電流によって充電され、これによりプル
アップMESFET−QPUがオンして出力端子が“H”
レベルになる。このときフィードバックMESFET−
QFBは、そのゲート電圧である出力電圧VOUT が十分高
い電位にチャージされるまでオフのままである。このた
め、出力端子に大きな寄生容量があり、プルアップME
SFET−QPUにより出力端子が充電されるのに長い時
間がかかる場合には、ノードMHDは高い電位まで上昇
し、プルアップMESFET−QPUの電流駆動力を高め
る。そして出力電圧VOUT が十分高くなった状態でフィ
ードバックMESFET−QFBがオンし、DC動作で説
明したようにカレントミラー回路を構成して、ノードM
H,MHDを定常状態の電位に引き下げる。
【0031】このように、プルアップMESFET−Q
PUは、出力端子を充電する間のみ大きな電流を流せるた
め、大きな寄生容量が存在する場合でも高速のスイッチ
ングが可能である。また、出力端子を充電し終わり、ス
イッチングが完了した後の定常状態では、そのゲート電
圧がフィードバックMESFET−QFBにより引き下げ
られて流れる電流が極めて小さくなる。すなわちスタテ
ィックな消費電流が大きく低減されることになる。
PUは、出力端子を充電する間のみ大きな電流を流せるた
め、大きな寄生容量が存在する場合でも高速のスイッチ
ングが可能である。また、出力端子を充電し終わり、ス
イッチングが完了した後の定常状態では、そのゲート電
圧がフィードバックMESFET−QFBにより引き下げ
られて流れる電流が極めて小さくなる。すなわちスタテ
ィックな消費電流が大きく低減されることになる。
【0032】以上のようにこの実施例では、スイッチン
グ段Aは、フィードバック段Bとバッファ段Cの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができる。また出力端子に寄生する大き
な容量は、定常的な電流の流れないプッシュプル・バッ
ファ段Cで高速に駆動される。従って低消費電力で高速
のスイッチングが可能になる。
グ段Aは、フィードバック段Bとバッファ段Cの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができる。また出力端子に寄生する大き
な容量は、定常的な電流の流れないプッシュプル・バッ
ファ段Cで高速に駆動される。従って低消費電力で高速
のスイッチングが可能になる。
【0033】以下にこの実施例の効果を具体的な実例に
基づいて明らかにする。基本とするデバイスは、ゲート
長0.5μm のGaAsMESFETである。図1に示
す各素子のディメンジョン(ゲート幅)は、以下のよう
に設定した。 QLU;2μm 、QSW;4μm 、QLD;3μm 、QFB;2
μm 、D1 ;2μm 、D2 ;2μm 、QPU;10μm 、Q
PD;10μm
基づいて明らかにする。基本とするデバイスは、ゲート
長0.5μm のGaAsMESFETである。図1に示
す各素子のディメンジョン(ゲート幅)は、以下のよう
に設定した。 QLU;2μm 、QSW;4μm 、QLD;3μm 、QFB;2
μm 、D1 ;2μm 、D2 ;2μm 、QPU;10μm 、Q
PD;10μm
【0034】なお、MESFET−QLUとQLDはしきい
値電圧−0.3VのDタイプであり、D1 ,D2 は、D
タイプMESFETのソースとドレインを短絡してダイ
オードとして用いている。他のMESFETは、しきい
値電圧+0.1VのEタイプである。電源電圧は、VDD
=2V,GND=0Vとした。
値電圧−0.3VのDタイプであり、D1 ,D2 は、D
タイプMESFETのソースとドレインを短絡してダイ
オードとして用いている。他のMESFETは、しきい
値電圧+0.1VのEタイプである。電源電圧は、VDD
=2V,GND=0Vとした。
【0035】以上のような条件で本実施例のインバータ
回路を基本として構成した10入力NORゲート回路と
その入出力特性を、図2(a)(b)に示す。図2
(b)の中には参考のため、インバータの伝達特性と、
10入力のうちスイッチングする信号以外の入力(VIN
EX)に“L”レベルとして0.1Vを入力した場合、及
び0.2Vを入力した場合を示している。図3(a)
(b)は、比較のため、DCFLにより5入力NORゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。
回路を基本として構成した10入力NORゲート回路と
その入出力特性を、図2(a)(b)に示す。図2
(b)の中には参考のため、インバータの伝達特性と、
10入力のうちスイッチングする信号以外の入力(VIN
EX)に“L”レベルとして0.1Vを入力した場合、及
び0.2Vを入力した場合を示している。図3(a)
(b)は、比較のため、DCFLにより5入力NORゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。
【0036】以上を比較すると、DCFLを用いた場
合、通常の“L”レベルであるVINEX=0.1Vを入力
した場合には正常な伝達特性を示すが、少し高い“L”
レベルであるVINEX=0.2Vの場合(これは、GND
線の抵抗等による電位の浮上がりを想定したものであ
る)には、“H”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が10と、DCFL
の場合の倍であるにもかかわらず、VINEX=0.2Vの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。
合、通常の“L”レベルであるVINEX=0.1Vを入力
した場合には正常な伝達特性を示すが、少し高い“L”
レベルであるVINEX=0.2Vの場合(これは、GND
線の抵抗等による電位の浮上がりを想定したものであ
る)には、“H”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が10と、DCFL
の場合の倍であるにもかかわらず、VINEX=0.2Vの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。
【0037】次に本実施例のインバータ回路での伝達特
性のファンアウト依存性と、DCFL回路のそれとを比
較して、図4(a)(b)に示す。図4(a)は、本実
施例のインバータ回路に同じインバータ回路を1,5及
び10個接続した場合、すなわちファンアウト数が1,
5及び10の場合の伝達特性である。図4(b)がDC
FLの場合である。
性のファンアウト依存性と、DCFL回路のそれとを比
較して、図4(a)(b)に示す。図4(a)は、本実
施例のインバータ回路に同じインバータ回路を1,5及
び10個接続した場合、すなわちファンアウト数が1,
5及び10の場合の伝達特性である。図4(b)がDC
FLの場合である。
【0038】DCFL回路では、ファンアウト数の増加
につれて“H”レベルが低下し、ファンアウト=10で
は1の場合に比較して“H”レベルが約0.1V低下し
ていることが分かる。これに対してこの実施例の場合
は、図4(a)に示すように、ファンアウト=10の場
合でも高々レベル低下は30mVと小さくなっている。
につれて“H”レベルが低下し、ファンアウト=10で
は1の場合に比較して“H”レベルが約0.1V低下し
ていることが分かる。これに対してこの実施例の場合
は、図4(a)に示すように、ファンアウト=10の場
合でも高々レベル低下は30mVと小さくなっている。
【0039】本発明の論理回路構成においては、スイッ
チング素子を縦積みにした構造を基本とする所謂複合ゲ
ートが容易に実現できる。一般に、GaAsを用いた論
理ゲートでは、本発明のように入力部にソースフォロア
用いた場合、スイッチングMESFETを縦積みするこ
とは技術的に困難であった。これは、縦積みしたMES
FETの下段のゲートに“H”レベルが入力されたと
き、ゲートを通してそのMESFETに電流が流れるた
め、ドレインの電位(図1のノードMLの電位に相当す
る)が上昇してしまい、正常な論理動作が出来なくなる
からである。このため、ソースフォロア型の入力部を持
つ論理回路においては、入力部に電流制限手段を設ける
ことが必要であった。
チング素子を縦積みにした構造を基本とする所謂複合ゲ
ートが容易に実現できる。一般に、GaAsを用いた論
理ゲートでは、本発明のように入力部にソースフォロア
用いた場合、スイッチングMESFETを縦積みするこ
とは技術的に困難であった。これは、縦積みしたMES
FETの下段のゲートに“H”レベルが入力されたと
き、ゲートを通してそのMESFETに電流が流れるた
め、ドレインの電位(図1のノードMLの電位に相当す
る)が上昇してしまい、正常な論理動作が出来なくなる
からである。このため、ソースフォロア型の入力部を持
つ論理回路においては、入力部に電流制限手段を設ける
ことが必要であった。
【0040】これに対して本発明の論理回路構成では、
前述のように“H”レベル出力が次段の順方向流れ込み
電圧ではなく、論理回路内部に構成されるカレントミラ
ー回路の電圧として出力される。このため、次段に電流
が流れ込まない出力“H”レベルを設定することがで
き、この結果スイッチングFETの縦積みが容易に可能
となる。
前述のように“H”レベル出力が次段の順方向流れ込み
電圧ではなく、論理回路内部に構成されるカレントミラ
ー回路の電圧として出力される。このため、次段に電流
が流れ込まない出力“H”レベルを設定することがで
き、この結果スイッチングFETの縦積みが容易に可能
となる。
【0041】図5は、本発明の論理回路構成を利用し
て、種々の複合ゲートを構成した例である。図5(a)
は、2つのスイッチングMESFET−QSW1 ,QSW2
を縦積みした2入力NANDゲートであり、図5(b)
は、2つのスイッチングMESFET−QSW1 ,QSW2
を並列接続し、これにスイッチングMESFET−QSW
3 を縦積みしたOR/NANDゲートであり、図5
(c)は、二つのスイッチングMESFET−QSW1 ,
QSW2 を縦積みし、これらに並列にスイッチングMES
FET−QSW3 を接続したAND/NORゲートであ
る。
て、種々の複合ゲートを構成した例である。図5(a)
は、2つのスイッチングMESFET−QSW1 ,QSW2
を縦積みした2入力NANDゲートであり、図5(b)
は、2つのスイッチングMESFET−QSW1 ,QSW2
を並列接続し、これにスイッチングMESFET−QSW
3 を縦積みしたOR/NANDゲートであり、図5
(c)は、二つのスイッチングMESFET−QSW1 ,
QSW2 を縦積みし、これらに並列にスイッチングMES
FET−QSW3 を接続したAND/NORゲートであ
る。
【0042】次に、本発明の論理回路のスイッチング特
性について述べる。一般に論理回路内の論理ゲートは複
数のゲートを駆動する。また論理ゲートの出力端子と次
段のゲートの入力端子を接続する配線が存在し、この配
線には必ず容量が存在する。このため集積回路用論理ゲ
ートのスイッチング特性は、その出力端子にファンアウ
ト及び負荷容量が存在する場合のものが重要となる。
性について述べる。一般に論理回路内の論理ゲートは複
数のゲートを駆動する。また論理ゲートの出力端子と次
段のゲートの入力端子を接続する配線が存在し、この配
線には必ず容量が存在する。このため集積回路用論理ゲ
ートのスイッチング特性は、その出力端子にファンアウ
ト及び負荷容量が存在する場合のものが重要となる。
【0043】具体的に実施例のインバータ回路のスイッ
チング特性の評価は、ファンアウトが3で、出力端子と
接地線の間に300fFの負荷容量がある場合について
行った。これらの値は、一般に大規模集積回路の性能評
価基準として用いられているものである。このような条
件で、7段のリングオシレータの発振周波数により評価
した本実施例のインバータ回路のスイッチング特性は、
次の通りであった。 遅延時間 Tpd=351psec /gate 消費電力 Pd =0.12mW/gate 比較のため、同じ負荷条件の下で評価したDCFLゲー
トのそれは、 遅延時間 Tpd=920psec /gate 消費電力 Pd =0.18mW/gate であった。但し、DCFLゲートの負荷MESFETの
ゲート幅は1.5μm 、スイッチングMESFETのゲ
ート幅は3μm である。
チング特性の評価は、ファンアウトが3で、出力端子と
接地線の間に300fFの負荷容量がある場合について
行った。これらの値は、一般に大規模集積回路の性能評
価基準として用いられているものである。このような条
件で、7段のリングオシレータの発振周波数により評価
した本実施例のインバータ回路のスイッチング特性は、
次の通りであった。 遅延時間 Tpd=351psec /gate 消費電力 Pd =0.12mW/gate 比較のため、同じ負荷条件の下で評価したDCFLゲー
トのそれは、 遅延時間 Tpd=920psec /gate 消費電力 Pd =0.18mW/gate であった。但し、DCFLゲートの負荷MESFETの
ゲート幅は1.5μm 、スイッチングMESFETのゲ
ート幅は3μm である。
【0044】以上のように本発明の論理ゲートでは、従
来のGaAs集積回路で一般に用いられているDCFL
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積(Pd ・Tpd積)で比較すると、DC
FLが165.6fJであるのに対し、本発明の論理ゲ
ートでは42.1fJとなり、実に4倍の高性能化が達
成されている。
来のGaAs集積回路で一般に用いられているDCFL
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積(Pd ・Tpd積)で比較すると、DC
FLが165.6fJであるのに対し、本発明の論理ゲ
ートでは42.1fJとなり、実に4倍の高性能化が達
成されている。
【0045】ところで、図1に示した実施例の回路で
は、“H”レベル入力時、即ち“L”レベル出力時には
フィードバック段Bにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードD1 によるレベルシフ
ト量は電流が流れる場合、即ち“H”レベル出力時に比
べて小さくなる。この結果、内部のノードMHDの電位
が若干浮き上がり、プルアップMESFET−QPUが僅
かにオンして、バッファ段Cに貫通電流が流れる。また
出力“L”レベル電位がGNDレベルより僅かに高くな
る。このことは、消費電流の増加及び動作マージンの低
下をもたらす。
は、“H”レベル入力時、即ち“L”レベル出力時には
フィードバック段Bにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードD1 によるレベルシフ
ト量は電流が流れる場合、即ち“H”レベル出力時に比
べて小さくなる。この結果、内部のノードMHDの電位
が若干浮き上がり、プルアップMESFET−QPUが僅
かにオンして、バッファ段Cに貫通電流が流れる。また
出力“L”レベル電位がGNDレベルより僅かに高くな
る。このことは、消費電流の増加及び動作マージンの低
下をもたらす。
【0046】図6は、このような事情を考慮して図1の
実施例の回路を改良した本発明の第2の実施例のインバ
ータ回路である。この実施例では、図1の回路構成を基
本として、そのフィードバック段Bにもう一つのEタイ
プMESFET−QPLをレベル調整用として付加してい
る。このレベル調整用MESFET−QPLは、ドレイン
がノードMHDに接続され、ゲートがノードMLに接続
され、ソースがGNDに接続されている。
実施例の回路を改良した本発明の第2の実施例のインバ
ータ回路である。この実施例では、図1の回路構成を基
本として、そのフィードバック段Bにもう一つのEタイ
プMESFET−QPLをレベル調整用として付加してい
る。このレベル調整用MESFET−QPLは、ドレイン
がノードMHDに接続され、ゲートがノードMLに接続
され、ソースがGNDに接続されている。
【0047】この実施例では、MESFET−QPLは、
入力が“L”レベルのときは完全にオフである。入力が
“H”レベルになると、ノードMLの電位が上昇するた
めにMESFET−QPLはオンし、内部ノードMHDの
電位をほぼGND電位まで引き下げる。この結果、バッ
ファ段CのプルアップMESFET−QPUは完全にオフ
になり、バッファ段Cで貫通電流がほとんど流れなくな
る。また出力“L”レベル電子はほぼGNDレベルまで
下がる。
入力が“L”レベルのときは完全にオフである。入力が
“H”レベルになると、ノードMLの電位が上昇するた
めにMESFET−QPLはオンし、内部ノードMHDの
電位をほぼGND電位まで引き下げる。この結果、バッ
ファ段CのプルアップMESFET−QPUは完全にオフ
になり、バッファ段Cで貫通電流がほとんど流れなくな
る。また出力“L”レベル電子はほぼGNDレベルまで
下がる。
【0048】なお、このようにMESFET−QPLを追
加しても、多入力NORゲートや複合ゲート構成が可能
である、ファンアウトによらず出力“H”レベルが安定
している、といった本発明の利点は損なわれない。
加しても、多入力NORゲートや複合ゲート構成が可能
である、ファンアウトによらず出力“H”レベルが安定
している、といった本発明の利点は損なわれない。
【0049】図7は、図1の実施例の回路を改良した本
発明の第3の実施例のインバータ回路である。この実施
例では、2入力NANDゲートにおいて、縦積みになっ
たスイッチングFET−QSW1 ,QSW2 のうち、下段Q
SW2 の入力に電流制限用FET−QCLを接続したもので
ある。このような縦積み構造では、上段QSW1 の入力が
“L”で下段QSW2 の入力が“H”の場合、負荷QLUの
電流が負荷QLDに流れてMLの電位を上昇させるという
通常のNOR構造での作用が働かない。この結果、QSW
2 の入力端子から見た入力立上がり特性はショットキー
ゲート1段分の場合と大差ないものになり、“H”レベ
ルをショットキーゲートの順方向立上がり電圧よりも高
く設定した場合には電流が流れ込んでしまい、MLの電
位を上昇させ、QPDがオンしてプッシュプル段に貫通電
流が流れてしまう。QCLはこのような状態を避けるため
に設けたもので、上段入力レベルが“L”の場合にはQ
CLがオフしてQSW2 のゲートに流れ込む電流を阻止す
る。上段入力が“H”の場合にはQCLがオンするため、
下段入力電位がQSW2 にほぼそのまま伝達される。
発明の第3の実施例のインバータ回路である。この実施
例では、2入力NANDゲートにおいて、縦積みになっ
たスイッチングFET−QSW1 ,QSW2 のうち、下段Q
SW2 の入力に電流制限用FET−QCLを接続したもので
ある。このような縦積み構造では、上段QSW1 の入力が
“L”で下段QSW2 の入力が“H”の場合、負荷QLUの
電流が負荷QLDに流れてMLの電位を上昇させるという
通常のNOR構造での作用が働かない。この結果、QSW
2 の入力端子から見た入力立上がり特性はショットキー
ゲート1段分の場合と大差ないものになり、“H”レベ
ルをショットキーゲートの順方向立上がり電圧よりも高
く設定した場合には電流が流れ込んでしまい、MLの電
位を上昇させ、QPDがオンしてプッシュプル段に貫通電
流が流れてしまう。QCLはこのような状態を避けるため
に設けたもので、上段入力レベルが“L”の場合にはQ
CLがオフしてQSW2 のゲートに流れ込む電流を阻止す
る。上段入力が“H”の場合にはQCLがオンするため、
下段入力電位がQSW2 にほぼそのまま伝達される。
【0050】図8は、本発明の第4の実施例に係わるイ
ンバータ回路である。このインバータ回路の構成は、基
本的には図1のそれと同様であるが、フィードバック段
BのショットキーダイオードD1 を省略し、プッシュプ
ル段CのQPU,QPD間にショットキーダイオードD1 を
挿入している。即ち、QSWのドレインとQPUのゲートが
直接接続され、QPUのソース(ノード名をODとする)
と出力端子OUT間にD1 が接続されている。
ンバータ回路である。このインバータ回路の構成は、基
本的には図1のそれと同様であるが、フィードバック段
BのショットキーダイオードD1 を省略し、プッシュプ
ル段CのQPU,QPD間にショットキーダイオードD1 を
挿入している。即ち、QSWのドレインとQPUのゲートが
直接接続され、QPUのソース(ノード名をODとする)
と出力端子OUT間にD1 が接続されている。
【0051】この実施例のインバータ回路のDC的な動
作は、先の第1の実施例とほぼ同じである。即ち、入力
信号が“H”レベルの場合はQSWがオンし、ノードM
H,MLの電位はそれぞれQLU,QLDが電流ISWを流す
ための電位として決まる。ここで、電源電圧をVDD=2
[V]、GND=0[V]とし、QSWがオン時のノード
ML,MHの電位がそれぞれ、ML=0.4[V]、M
H=0.5[V]となるように設計すると、プッシュプ
ル段CのQPDはオンする。この時ノードODは、ダイオ
ードD1 によりレベルシフトされているため、QPUのゲ
ート電圧がほぼ0になり、プッシュプル段Cの貫通電流
を小さく抑えた状態で“L”レベルを出力する。
作は、先の第1の実施例とほぼ同じである。即ち、入力
信号が“H”レベルの場合はQSWがオンし、ノードM
H,MLの電位はそれぞれQLU,QLDが電流ISWを流す
ための電位として決まる。ここで、電源電圧をVDD=2
[V]、GND=0[V]とし、QSWがオン時のノード
ML,MHの電位がそれぞれ、ML=0.4[V]、M
H=0.5[V]となるように設計すると、プッシュプ
ル段CのQPDはオンする。この時ノードODは、ダイオ
ードD1 によりレベルシフトされているため、QPUのゲ
ート電圧がほぼ0になり、プッシュプル段Cの貫通電流
を小さく抑えた状態で“L”レベルを出力する。
【0052】一方、入力信号が“L”レベルの場合はQ
SWはオフになり、この時ノードMLの電位はQLDがオフ
のためほぼ0Vになり、これによりQPDはオフになる。
電流源QLUの電流IL は、QFB→D2 という経路を流れ
て、カレントミラー回路を構成する。この時、出力電圧
VOUT は、QFBが電流IL を流すために必要なゲート電
圧として決まり、ノードMHの電圧は、QPUが出力端子
につながる負荷(一般には次段のゲート入力)に出力電
圧VOUT に見合った電流を流すに必要なゲート電圧(V
MHD −VOUT )として決まる。
SWはオフになり、この時ノードMLの電位はQLDがオフ
のためほぼ0Vになり、これによりQPDはオフになる。
電流源QLUの電流IL は、QFB→D2 という経路を流れ
て、カレントミラー回路を構成する。この時、出力電圧
VOUT は、QFBが電流IL を流すために必要なゲート電
圧として決まり、ノードMHの電圧は、QPUが出力端子
につながる負荷(一般には次段のゲート入力)に出力電
圧VOUT に見合った電流を流すに必要なゲート電圧(V
MHD −VOUT )として決まる。
【0053】以上によりこの実施例のインバータ回路の
“H”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。
“H”レベル出力電圧は、出力端子に繋がる負荷に影響
されることなく、回路内部の回路定数により決定するこ
とができる。このことは、ファンアウト数によるレベル
変動が小さいことを意味し、その結果、大きなノイズマ
ージンと高い論理能力を得ることができる。
【0054】次にこの実施例のインバータ回路のAC的
な動作を説明する。まず、入力電圧VINが“L”レベル
から“H”レベルに変化する場合、ノードMLが0.4
V程度になって、QPDがオンする。一方、ノードMHは
1.7V程度から0.5V程度に引き下げられるので、
ダイオードD1 によってQPUはオフする。この結果、Q
PDの電流駆動力は全て出力端子に寄生する容量に蓄積さ
れている電荷を放電するためにだけ働き、出力電圧VOU
T は速やかに0V程度まで引き下げられる。
な動作を説明する。まず、入力電圧VINが“L”レベル
から“H”レベルに変化する場合、ノードMLが0.4
V程度になって、QPDがオンする。一方、ノードMHは
1.7V程度から0.5V程度に引き下げられるので、
ダイオードD1 によってQPUはオフする。この結果、Q
PDの電流駆動力は全て出力端子に寄生する容量に蓄積さ
れている電荷を放電するためにだけ働き、出力電圧VOU
T は速やかに0V程度まで引き下げられる。
【0055】入力電圧VINが“H”レベルから“L”レ
ベルに変化する場合、ノードMLは直ちに0V近くまで
引き下げられ、QPDがオフする。一方、ノードMHは、
負荷QLUの電流によって充電され、これによりQPUがオ
ンして出力端子が“H”レベルになる。このときQFB
は、そのゲート電圧である出力電圧VOUT が十分高い電
位にチャージされるまでオフのままである。このため、
出力端子に大きな寄生容量があり、QPUにより出力端子
が充電されるのに長い時間がかかる場合には、ノードM
Hは高い電位まで上昇し、QPUの電流駆動力を高める。
そして出力電圧VOUT が十分高くなった状態でQFBがオ
ンし、DC動作で説明したようにカレントミラー回路を
構成して、ノードMHを定常状態の電位に引き下げる。
ベルに変化する場合、ノードMLは直ちに0V近くまで
引き下げられ、QPDがオフする。一方、ノードMHは、
負荷QLUの電流によって充電され、これによりQPUがオ
ンして出力端子が“H”レベルになる。このときQFB
は、そのゲート電圧である出力電圧VOUT が十分高い電
位にチャージされるまでオフのままである。このため、
出力端子に大きな寄生容量があり、QPUにより出力端子
が充電されるのに長い時間がかかる場合には、ノードM
Hは高い電位まで上昇し、QPUの電流駆動力を高める。
そして出力電圧VOUT が十分高くなった状態でQFBがオ
ンし、DC動作で説明したようにカレントミラー回路を
構成して、ノードMHを定常状態の電位に引き下げる。
【0056】このように、QPUは、出力端子を充電する
間のみ大きな電流を流せるため、大きな寄生容量が存在
する場合でも高速のスイッチングが可能である。また、
出力端子を充電し終わり、スイッチングが完了した後の
定常状態では、そのゲート電圧MHが引き下げられて流
れる電流が極めて小さくなる。すなわちスタティックな
消費電流が大きく低減されることになる。
間のみ大きな電流を流せるため、大きな寄生容量が存在
する場合でも高速のスイッチングが可能である。また、
出力端子を充電し終わり、スイッチングが完了した後の
定常状態では、そのゲート電圧MHが引き下げられて流
れる電流が極めて小さくなる。すなわちスタティックな
消費電流が大きく低減されることになる。
【0057】以上のようにこの実施例では、スイッチン
グ段Aは、フィードバック段Bとバッファ段Cの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができ。また出力端子に寄生する大きな
容量は、定常的な電流の流れないプッシュプル・バッフ
ァ段Cで高速に駆動される。従って第1の実施例と同様
に、低消費電力で高速のスイッチングが可能になる。
グ段Aは、フィードバック段Bとバッファ段Cの比較的
小さい容量を駆動するだけでよく、その負荷電流を小さ
く設定することができ。また出力端子に寄生する大きな
容量は、定常的な電流の流れないプッシュプル・バッフ
ァ段Cで高速に駆動される。従って第1の実施例と同様
に、低消費電力で高速のスイッチングが可能になる。
【0058】以下にこの実施例の効果を具体的な実例に
基づいて明らかにする。基本とするデバイスは、ゲート
長0.5μm のGaAsMESFETである。図1に示
す各素子のディメンジョン(ゲート幅)は、以下のよう
に設定した。 QLU;2μm 、QSW;10μm 、QLD;3μm 、QFB;2
μm 、D2 ;4μm 、QPU;20μm 、D1 ;20μm 、Q
PD;20μm
基づいて明らかにする。基本とするデバイスは、ゲート
長0.5μm のGaAsMESFETである。図1に示
す各素子のディメンジョン(ゲート幅)は、以下のよう
に設定した。 QLU;2μm 、QSW;10μm 、QLD;3μm 、QFB;2
μm 、D2 ;4μm 、QPU;20μm 、D1 ;20μm 、Q
PD;20μm
【0059】なお、QLUとQLDはしきい値電圧−0.3
VのDタイプであり、D1 ,D2 はDタイプMESFE
Tのソースとドレインを短絡してダイオードとして用い
ている。他のMESFETは、しきい値電圧+0.1V
のEタイプである。電源電圧は、VDD=2V,GND=
0Vとした。
VのDタイプであり、D1 ,D2 はDタイプMESFE
Tのソースとドレインを短絡してダイオードとして用い
ている。他のMESFETは、しきい値電圧+0.1V
のEタイプである。電源電圧は、VDD=2V,GND=
0Vとした。
【0060】以上のような条件で本実施例のインバータ
回路を基本として構成した10入力NORゲート回路と
その入出力特性を、図9(a)(b)に示す。図9
(b)の中には参考のため、インバータの伝達特性と、
10入力のうちスイッチングする信号以外の入力(VIN
EX)に“L”レベルとして0.1Vを入力した場合、及
び0.2Vを入力した場合を示している。図10(a)
(b)は、比較のため、DCFLにより5入力NORゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。
回路を基本として構成した10入力NORゲート回路と
その入出力特性を、図9(a)(b)に示す。図9
(b)の中には参考のため、インバータの伝達特性と、
10入力のうちスイッチングする信号以外の入力(VIN
EX)に“L”レベルとして0.1Vを入力した場合、及
び0.2Vを入力した場合を示している。図10(a)
(b)は、比較のため、DCFLにより5入力NORゲ
ートを構成した場合の回路構成とその入出力特性を示し
ている。
【0061】以上を比較すると、DCFLを用いた場
合、通常の“L”レベルであるVINEX=0.1Vを入力
した場合には正常な伝達特性を示すが、少し高い“L”
レベルであるVINEX=0.2Vの場合(これは、GND
線の抵抗等による電位の浮上がりを想定したものであ
る)には、“H”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が10と、DCFL
の場合の倍であるにもかかわらず、VINEX=0.2Vの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。
合、通常の“L”レベルであるVINEX=0.1Vを入力
した場合には正常な伝達特性を示すが、少し高い“L”
レベルであるVINEX=0.2Vの場合(これは、GND
線の抵抗等による電位の浮上がりを想定したものであ
る)には、“H”レベル出力が大幅に低下している。こ
れに対してこの実施例では、入力数が10と、DCFL
の場合の倍であるにもかかわらず、VINEX=0.2Vの
場合でも正常な伝達特性を維持している。すなわち十分
な動作マージンを持っている。
【0062】次に本実施例のインバータ回路での伝達特
性のファンアウト依存性と、DCFL回路のそれとを比
較して、図11(a)(b)に示す。図10(a)は、
本実施例のインバータ回路に同じインバータ回路を1,
5及び10個接続した場合、即ちファンアウト数が1,
5及び10の場合の伝達特性である。図10(b)がD
CFLの場合である。
性のファンアウト依存性と、DCFL回路のそれとを比
較して、図11(a)(b)に示す。図10(a)は、
本実施例のインバータ回路に同じインバータ回路を1,
5及び10個接続した場合、即ちファンアウト数が1,
5及び10の場合の伝達特性である。図10(b)がD
CFLの場合である。
【0063】DCFL回路では、ファンアウト数の増加
につれて“H”レベルが低下し、ファンアウト=10で
は1の場合に比較して“H”レベルが約0.1V低下し
ていることが分かる。これに対して本実施例の場合は、
図11(a)に示すようにファンアウト=10の場合で
も高々レベル低下は30mVと小さくなっている。
につれて“H”レベルが低下し、ファンアウト=10で
は1の場合に比較して“H”レベルが約0.1V低下し
ていることが分かる。これに対して本実施例の場合は、
図11(a)に示すようにファンアウト=10の場合で
も高々レベル低下は30mVと小さくなっている。
【0064】本発明の論理回路構成においては、先に説
明したようにスイッチング素子を縦積みにした構造を基
本とする所謂複合ゲートが容易に実現できる。図12
は、本発明の論理回路構成を利用して、種々の複合ゲー
トを構成した例である。図12(a)は、2つのスイッ
チングMESFET−QSW1 ,QSW2 を縦積みした2入
力NANDゲートであり、図12(b)は、2つのスイ
ッチングMESFET−QSW1 ,QSW2 を並列接続し、
これにスイッチングMESFET−QSW3 を縦積みした
OR/NANDゲートであり、図12(c)は、2つの
スイッチングMESFET−QSW1 ,QSW2 を縦積み
し、これらに並列にスイッチングMESFET−QSW3
を接続したAND/NORゲートである。
明したようにスイッチング素子を縦積みにした構造を基
本とする所謂複合ゲートが容易に実現できる。図12
は、本発明の論理回路構成を利用して、種々の複合ゲー
トを構成した例である。図12(a)は、2つのスイッ
チングMESFET−QSW1 ,QSW2 を縦積みした2入
力NANDゲートであり、図12(b)は、2つのスイ
ッチングMESFET−QSW1 ,QSW2 を並列接続し、
これにスイッチングMESFET−QSW3 を縦積みした
OR/NANDゲートであり、図12(c)は、2つの
スイッチングMESFET−QSW1 ,QSW2 を縦積み
し、これらに並列にスイッチングMESFET−QSW3
を接続したAND/NORゲートである。
【0065】次に本発明の論理回路のスイッチング特性
について述べる。具体的に実施例のインバータ回路のス
イッチング特性の評価は、ファンアウトが3で、出力端
子と接地線の間に300fFの負荷容量がある場合につ
いて行った。これらの値は、一般に大規模集積回路の性
能評価基準として用いられているものである。この様な
条件で、7段のリングオシレータの発振周波数により評
価した本実施例のインバータ回路のスイッチング特性
は、次の通りであった。 遅延時間 Tpd=262psec /gate 消費電力 Pd =0.21mW/gate 比較のため、同じ負荷条件の下で評価したDCFLゲー
トのそれは、 遅延時間 Tpd=920psec /gate 消費電力 Pd =0.18mW/gate であった。但し、DCFLゲートの負荷MESFETの
ゲート幅は1.5μm 、スイッチングMESFETの
ゲート幅は3μm である。
について述べる。具体的に実施例のインバータ回路のス
イッチング特性の評価は、ファンアウトが3で、出力端
子と接地線の間に300fFの負荷容量がある場合につ
いて行った。これらの値は、一般に大規模集積回路の性
能評価基準として用いられているものである。この様な
条件で、7段のリングオシレータの発振周波数により評
価した本実施例のインバータ回路のスイッチング特性
は、次の通りであった。 遅延時間 Tpd=262psec /gate 消費電力 Pd =0.21mW/gate 比較のため、同じ負荷条件の下で評価したDCFLゲー
トのそれは、 遅延時間 Tpd=920psec /gate 消費電力 Pd =0.18mW/gate であった。但し、DCFLゲートの負荷MESFETの
ゲート幅は1.5μm 、スイッチングMESFETの
ゲート幅は3μm である。
【0066】以上のように本発明の論理ゲートでは、従
来のGaAs集積回路で一般に用いられているDCFL
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積(Pd ・Tpd積)で比較すると、DC
FLが165.6fJであるのに対し、本発明の論理ゲ
ートでは55.02fJとなり、実に3倍の高性能化が
達成されている。
来のGaAs集積回路で一般に用いられているDCFL
ゲートに対して、同程度の消費電力で大幅な高速化が可
能である。集積回路の評価として一般に用いられる消費
電力・遅延時間積(Pd ・Tpd積)で比較すると、DC
FLが165.6fJであるのに対し、本発明の論理ゲ
ートでは55.02fJとなり、実に3倍の高性能化が
達成されている。
【0067】ところで、図8に示した実施例の回路で
は、“H”レベル入力時、即ち“L”レベル出力時には
フィードバック段Bにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードD1 によるレベルシフ
ト量は電流が流れる場合、すなわち“H”レベル出力時
に比べて小さくなる。この結果、内部のノードMHDの
電位が若干浮き上がり、プルアップMESFET−QPU
が僅かにオンして、バッファ段Cに貫通電流が流れる。
また出力“L”レベル電位がGNDレベルより僅かに高
くなる。この事は、消費電流の増加及び動作マージンの
低下をもたらす。
は、“H”レベル入力時、即ち“L”レベル出力時には
フィードバック段Bにはほとんど電流が流れない。この
ため、レベルシフト・ダイオードD1 によるレベルシフ
ト量は電流が流れる場合、すなわち“H”レベル出力時
に比べて小さくなる。この結果、内部のノードMHDの
電位が若干浮き上がり、プルアップMESFET−QPU
が僅かにオンして、バッファ段Cに貫通電流が流れる。
また出力“L”レベル電位がGNDレベルより僅かに高
くなる。この事は、消費電流の増加及び動作マージンの
低下をもたらす。
【0068】図13は、このような事情を考慮して図8
の実施例の回路を改良した本発明の第5の実施例のイン
バータ回路である。この実施例では、図8の回路構成を
基本として、そのフィードバック段Bにもう一つのEタ
イプMESFET−QPLをレベル調整用として付加して
いる。このレベル調整用MESFET−QPLは、ドレイ
ンがノードMHに接続され、ゲートがノードMLに接続
され、ソースがGNDに接続されている。
の実施例の回路を改良した本発明の第5の実施例のイン
バータ回路である。この実施例では、図8の回路構成を
基本として、そのフィードバック段Bにもう一つのEタ
イプMESFET−QPLをレベル調整用として付加して
いる。このレベル調整用MESFET−QPLは、ドレイ
ンがノードMHに接続され、ゲートがノードMLに接続
され、ソースがGNDに接続されている。
【0069】この実施例では、QPLは入力が“L”レベ
ルのときは完全にオフであるが、入力が“H”レベルに
なるとノードMLの電位が上昇するためにQPLはオン
し、内部ノードMHの電位をほぼGND電位まで引き下
げる。この結果、バッファ段CのQPUは完全にオフにな
り、バッファ段Cで貫通電流がほとんど流れなくなる。
また出力“L”レベル電子はほぼGNDレベルまで下が
る。なお、このようにQPLを追加しても、多入力NOR
ゲートや複合ゲート構成が可能である、ファンアウトに
よらず出力“H”レベルが安定している、といった本発
明の利点は損なわれない。
ルのときは完全にオフであるが、入力が“H”レベルに
なるとノードMLの電位が上昇するためにQPLはオン
し、内部ノードMHの電位をほぼGND電位まで引き下
げる。この結果、バッファ段CのQPUは完全にオフにな
り、バッファ段Cで貫通電流がほとんど流れなくなる。
また出力“L”レベル電子はほぼGNDレベルまで下が
る。なお、このようにQPLを追加しても、多入力NOR
ゲートや複合ゲート構成が可能である、ファンアウトに
よらず出力“H”レベルが安定している、といった本発
明の利点は損なわれない。
【0070】図14は、図8の実施例の回路を改良した
本発明の第5の実施例のインバータ回路である。この実
施例では、先に説明した第3の実施例と同様に、2入力
NANDゲートにおいて、縦積みになったQSW1 ,QSW
2 のうち、下段QSW2 の入力に電流制限用QCLを接続し
ている。このような縦積み構造では、第3の実施例と同
様に、上段の入力レベルが“L”の場合にはQCLがオフ
してQSW2 のゲートに流れ込む電流を阻止し、上段の入
力が“H”の場合にはQCLがオンして下段の入力電位が
QSW2 にほぼそのまま伝達される。以上本発明の論理回
路を実施例に従って説明したが、本発明はその趣旨を逸
脱しない範囲で種々変形して実施することが可能であ
る。
本発明の第5の実施例のインバータ回路である。この実
施例では、先に説明した第3の実施例と同様に、2入力
NANDゲートにおいて、縦積みになったQSW1 ,QSW
2 のうち、下段QSW2 の入力に電流制限用QCLを接続し
ている。このような縦積み構造では、第3の実施例と同
様に、上段の入力レベルが“L”の場合にはQCLがオフ
してQSW2 のゲートに流れ込む電流を阻止し、上段の入
力が“H”の場合にはQCLがオンして下段の入力電位が
QSW2 にほぼそのまま伝達される。以上本発明の論理回
路を実施例に従って説明したが、本発明はその趣旨を逸
脱しない範囲で種々変形して実施することが可能であ
る。
【0071】例えば実施例では、負荷としてDタイプM
ESFETによる定電流源を用いたが、これは抵抗体等
に置き換えることができる。またフィードバック手段と
して、ショットキー・ダイオードの他に、pn接合ダイ
オードやDタイプMESFETを用いてゲート・ソース
を接続した定電流源を利用することもできる。電源電圧
も、実施例では2V/0Vという値を用いたが、これは
必要に応じて3V/0Vという値にしてもよいし、また
負電源を用いて0V/−2Vという関係を用いてもよ
い。フィードバック段のソース側電源として、スイッチ
ング段やバッファ段のそれと別の電源を用意して、例え
ばより負側の電位を与えることもできる。
ESFETによる定電流源を用いたが、これは抵抗体等
に置き換えることができる。またフィードバック手段と
して、ショットキー・ダイオードの他に、pn接合ダイ
オードやDタイプMESFETを用いてゲート・ソース
を接続した定電流源を利用することもできる。電源電圧
も、実施例では2V/0Vという値を用いたが、これは
必要に応じて3V/0Vという値にしてもよいし、また
負電源を用いて0V/−2Vという関係を用いてもよ
い。フィードバック段のソース側電源として、スイッチ
ング段やバッファ段のそれと別の電源を用意して、例え
ばより負側の電位を与えることもできる。
【0072】実施例における回路構成素子のディメンジ
ョンやしきい値も必要に応じて変更することができる。
例えば、フィードバック段のフィードバックMESFE
T−QFBとして、よりゲート幅の広いMESFETを用
いる、あるいはDタイプMESFETを用いる、といっ
たことも可能である。これにより、出力“H”レベルを
少し低く設定することができる。逆にこのフィードバッ
クMESFET−QFBによりしきい値の高いもの、或い
はゲート幅の小さいものを用いて、より高い“H”レベ
ル出力を得るようにすることもできる。これらの回路条
件は、使用する素子の特性や使用される温度環境等によ
り、適宜設定することができる。
ョンやしきい値も必要に応じて変更することができる。
例えば、フィードバック段のフィードバックMESFE
T−QFBとして、よりゲート幅の広いMESFETを用
いる、あるいはDタイプMESFETを用いる、といっ
たことも可能である。これにより、出力“H”レベルを
少し低く設定することができる。逆にこのフィードバッ
クMESFET−QFBによりしきい値の高いもの、或い
はゲート幅の小さいものを用いて、より高い“H”レベ
ル出力を得るようにすることもできる。これらの回路条
件は、使用する素子の特性や使用される温度環境等によ
り、適宜設定することができる。
【0073】さらに上述の実施例では、専らGaAsM
ESFETを用いたが、他の半導体材料を用いた場合、
pn接合ゲート型のFETを用いた場合にも本発明は有
効である。
ESFETを用いたが、他の半導体材料を用いた場合、
pn接合ゲート型のFETを用いた場合にも本発明は有
効である。
【0074】
【発明の効果】以上述べたように本発明によれば、ソー
スフォロア型のスイッチング段とプッシュプル型のバッ
ファ段、及びこれらの間にあって出力“H”レベルを決
定するフィードバックFETを持つフィードバック段を
組み合わせることによって、大きな動作マージンを有
し、低消費電力で高速スイッチングが可能な論理集積回
路を実現することができる。
スフォロア型のスイッチング段とプッシュプル型のバッ
ファ段、及びこれらの間にあって出力“H”レベルを決
定するフィードバックFETを持つフィードバック段を
組み合わせることによって、大きな動作マージンを有
し、低消費電力で高速スイッチングが可能な論理集積回
路を実現することができる。
【図1】本発明の第1の実施例に係わるインバータ回路
を示す図。
を示す図。
【図2】第1の実施例を用いた10入力NOR回路の構
成とその入出力特性を示す図。
成とその入出力特性を示す図。
【図3】DCFL回路による5入力NOR回路構成とそ
の入出力特性を示す図。
の入出力特性を示す図。
【図4】第1の実施例の回路とDCFL回路のファンア
ウト依存性を示す図。
ウト依存性を示す図。
【図5】第1の実施例のインバータ回路を基本とする複
合ゲートの構成例を示す図。
合ゲートの構成例を示す図。
【図6】第2の実施例に係わるインバータ回路を示す
図。
図。
【図7】第3の実施例に係わるインバータ回路を示す
図。
図。
【図8】第4の実施例に係わるインバータ回路を示す
図。
図。
【図9】第4の実施例を用いた10入力NOR回路の構
成とその入出力特性を示す図。
成とその入出力特性を示す図。
【図10】DCFL回路による5入力NOR回路構成と
その入出力特性を示す図。
その入出力特性を示す図。
【図11】第4の実施例の回路とDCFL回路のファン
アウト依存性を示す図。
アウト依存性を示す図。
【図12】第4の実施例のインバータ回路を基本とする
複合ゲートの構成例を示す図。
複合ゲートの構成例を示す図。
【図13】第5の実施例に係わるインバータ回路を示す
図。
図。
【図14】第6の実施例に係わるインバータ回路を示す
図。
図。
【図15】従来のGaAsMESFETによる論理回路
構成を示す図。
構成を示す図。
A…スイッチング段、 B…フィードバック段、 C…プッシュプル・バッファ段、 QSW…スイッチングMESFET(第1の接合型FE
T)、 QLU,QLD…負荷MESFET、 D1 …レベルシフト・ダイオード、 QFB…フィードバックMESFET(第4の接合型FE
T)、 D2 レベル調整用ダイオード、 QPU…プルアップMESFET(第2の接合型FE
T)、 QPD…プルダウンMESFET(第3の接合型FE
T)、 QPL…レベル調整用MESFET(第5の接合型FE
T)。
T)、 QLU,QLD…負荷MESFET、 D1 …レベルシフト・ダイオード、 QFB…フィードバックMESFET(第4の接合型FE
T)、 D2 レベル調整用ダイオード、 QPU…プルアップMESFET(第2の接合型FE
T)、 QPD…プルダウンMESFET(第3の接合型FE
T)、 QPL…レベル調整用MESFET(第5の接合型FE
T)。
Claims (5)
- 【請求項1】スイッチングFETとなる第1の接合ゲー
ト型電界効果トランジスタを有し、そのソース,ドレイ
ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
トが論理入力端子となる論理段と、 所定の電源間に直列接続されてプッシュプル動作する第
2及び第3の接合ゲート型電界効果トランジスタを有
し、第2及び第3の接合ゲート型電界効果トランジスタ
の接続ノードが論理出力端子に接続され、第3の接合ゲ
ート型電界効果トランジスタのゲートが第1の接合ゲー
ト型電界効果トランジスタのソースに接続されたバッフ
ァ段と、 第1の接合ゲート型電界効果トランジスタのドレインと
第2の接合ゲート型電界効果トランジスタのゲートの間
に接続されたレベルシフト素子、及びドレインが第2の
接合ゲート型電界効果トランジスタのゲートに接続さ
れ、ゲートが前記論理出力端子に接続され、ソースに所
定のバイアスが与えられた第4の接合ゲート型電界効果
トランジスタを有するフィードバック段と、 を備えたことを特徴とする半導体論理集積回路。 - 【請求項2】スイッチングFETとなる第1の接合ゲー
ト型電界効果トランジスタを有し、そのソース,ドレイ
ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
トが論理入力端子となる論理段と、 所定の電源間に直列接続されてプッシュプル動作する第
2及び第3の接合ゲート型電界効果トランジスタを有
し、第2及び第3の接合ゲート型電界効果トランジスタ
の接続ノードが論理出力端子に接続され、第3の接合ゲ
ート型電界効果トランジスタのゲートが第1の接合ゲー
ト型電界効果トランジスタのソースに接続されたバッフ
ァ段と、 第1の接合ゲート型電界効果トランジスタのドレインと
第2の接合ゲート型電界効果トランジスタのゲートの間
に接続されたレベルシフト素子、ドレインが第2の接合
ゲート型電界効果トランジスタのゲートに接続され、ゲ
ートが前記論理出力端子に接続され、ソースに所定のバ
イアス電圧が与えられた第4の接合ゲート型電界効果ト
ランジスタ、及びドレインが第2の接合ゲート型電界効
果トランジスタのゲートに接続され、ゲートが第1の接
合ゲート型電界効果トランジスタのソースに接続され、
ソースに所定のバイアス電圧が与えられた第5の接合ゲ
ート型電界効果トランジスタを有するフィードバック段
と、を備えたことを特徴とする半導体論理集積回路。 - 【請求項3】スイッチングFETとなる第1の接合ゲー
ト型電界効果トランジスタを有し、そのソース,ドレイ
ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
トが論理入力端子となる論理段と、 所定の電源間にレベルシフト素子を介して直列接続され
てプッシュプル動作する第2及び第3の接合ゲート型電
界効果トランジスタを有し、第2の接合ゲート型電界効
果トランジスタのゲートが第1の接合ゲート型電界効果
トランジスタのドレインに接続され、ソースがレベルシ
フト素子を介して論理出力端子に接続され、第3の接合
ゲート型電界効果トランジスタのゲートが第1の接合ゲ
ート型電界効果トランジスタのソースに接続され、ドレ
インが前記論理出力端子に接続されたバッファ段と、 ドレインが第2の接合ゲート型電界効果トランジスタの
ゲートに接続され、ゲートが前記論理出力端子に接続さ
れ、ソースに所定のバイアスが与えられた第4の接合ゲ
ート型電界効果トランジスタを有するフィードバック段
と、 を備えたことを特徴とする半導体論理集積回路。 - 【請求項4】スイッチングFETとなる第1の接合ゲー
ト型電界効果トランジスタを有し、そのソース,ドレイ
ンがそれぞれ負荷を介して所定の電源に接続され、ゲー
トが論理入力端子となる論理段と、 所定の電源間にレベルシフト素子を介して直列接続され
てプッシュプル動作する第2及び第3の接合ゲート型電
界効果トランジスタを有し、第2の接合ゲート型電界効
果トランジスタのゲートが第1の接合ゲート型電界効果
トランジスタのドレインに接続され、ソースがレベルシ
フト素子を介して論理出力端子に接続され、第3の接合
ゲート型電界効果トランジスタのゲートが第1の接合ゲ
ート型電界効果トランジスタのソースに接続され、ドレ
インが前記論理出力端子に接続されたバッファ段と、 ドレインが第2の接合ゲート型電界効果トランジスタの
ゲートに接続され、ゲートが前記論理出力端子に接続さ
れ、ソースに所定のバイアスが与えられた第4の接合ゲ
ート型電界効果トランジスタ、及びドレインが第2の接
合ゲート型電界効果トランジスタのゲートに接続され、
ゲートが第1の接合ゲート型電界効果トランジスタのソ
ースに接続され、ソースに所定のバイアス電圧が与えら
れた第5の接合ゲート型電界効果トランジスタを有する
フィードバック段と、 を備えたことを特徴とする半導体論理集積回路。 - 【請求項5】第4の接合ゲート型電界効果トランジスタ
のソースとそのバイアス電圧源の間にレベルシフト素子
が設けられていることを特徴とする請求項1乃至4のい
ずれかに記載の半導体論理集積回路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US08/011,155 US5343091A (en) | 1992-01-31 | 1993-01-29 | Semiconductor logic integrated circuit having improved noise margin over DCFL circuits |
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1665792 | 1992-01-31 | ||
JP4-16657 | 1992-01-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05276015A JPH05276015A (ja) | 1993-10-22 |
JP3086754B2 true JP3086754B2 (ja) | 2000-09-11 |
Family
ID=11922418
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP04236112A Expired - Lifetime JP3086754B2 (ja) | 1992-01-31 | 1992-09-03 | 半導体論理集積回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3086754B2 (ja) |
Families Citing this family (3)
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---|---|---|---|---|
JP3450257B2 (ja) | 2000-02-28 | 2003-09-22 | Nec化合物デバイス株式会社 | アクティブ・バイアス回路 |
JP2003347852A (ja) | 2002-05-24 | 2003-12-05 | Toshiba Corp | バイアス回路及び半導体装置 |
WO2011063829A1 (en) | 2009-11-24 | 2011-06-03 | Epcos Ag | Low-current logic plus driver circuit |
-
1992
- 1992-09-03 JP JP04236112A patent/JP3086754B2/ja not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
---|---|
JPH05276015A (ja) | 1993-10-22 |
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