JP2886008B2 - 半導体論理回路 - Google Patents
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Description
【０００１】
【産業上の利用分野】本発明は、ディジタル回路におけ
るソースカップルドＦＥＴロジック（SourceCoupled FE
T Logic、以下ＳＣＦＬという）回路等の半導体論理回
路に関するものである。
るソースカップルドＦＥＴロジック（SourceCoupled FE
T Logic、以下ＳＣＦＬという）回路等の半導体論理回
路に関するものである。
【０００２】
【従来の技術】従来、このような分野の技術としては、
例えば次のような文献に記載されるものがあった。 文献；信学技報、ＳＳＤ８４−１１７（１９８４）、斉
藤他「５ｍＡ １ＧＨｚ １２８／１２９ プリスケー
ラ」Ｐ．１０５−１１１ 図２は、前記文献に記載されたＳＣＦＬ回路の構成例を
示す回路図である。このＳＣＦＬ回路は、差動増幅回路
１０及び定電流源回路部２０で構成されている。差動増
幅回路１０は、相補的な第１，第２の入力信号Ｓi １，
Ｓi ２をそれぞれ入力する第１，第２の入力端子１１，
１２と、相補的な第１，第２の出力信号Ｓo １，Ｓo ２
を出力する第１，第２の出力ノード１３，１４とを備
え、その第１，第２の入力端子１１，１２には第１，第
２のスイッチング用ＦＥＴ（電界効果トランジスタ）１
５，１６のゲートがそれぞれ接続されている。第１のス
イッチング用ＦＥＴ１５のドレインには、第１の出力ノ
ード１３を介して第１の負荷抵抗１７が接続され、該負
荷抵抗１７が高電位側の電源電位（第１の電源電位）Ｖ
ＤＤ（例えば、５Ｖ）に接続されている。第２のスイッ
チング用ＦＥＴ１６のドレインは、第２の出力ノード１
４を介して第２の負荷抵抗１８に接続され、該負荷抵抗
１８が電源電位ＶＤＤに接続されている。第１，第２の
スイッチング用ＦＥＴ１５，１６の各ソースは、共通ノ
ード１９に接続され、該共通ノード１９と低電位側の電
源電位（第２の電源電位）ＶＳＳ（例えば、０Ｖ）との
間に、電流Ｉ20の導通／遮断機能を持つ定電流源回路部
２０が接続されている。定電流源回路部２０は、電圧Ｖ
csの制御信号ＣＳを入力する制御信号入力端子２１を有
し、その入力端子２１には、該制御信号ＣＳによりオ
ン，オフ動作するノーマリオフ型の制御用ＦＥＴ２２が
接続されている。なお、図２中のＩ10は電源電流、Ｖ19
は共通ノード１９の電位（例えば、３Ｖ）である。
例えば次のような文献に記載されるものがあった。 文献；信学技報、ＳＳＤ８４−１１７（１９８４）、斉
藤他「５ｍＡ １ＧＨｚ １２８／１２９ プリスケー
ラ」Ｐ．１０５−１１１ 図２は、前記文献に記載されたＳＣＦＬ回路の構成例を
示す回路図である。このＳＣＦＬ回路は、差動増幅回路
１０及び定電流源回路部２０で構成されている。差動増
幅回路１０は、相補的な第１，第２の入力信号Ｓi １，
Ｓi ２をそれぞれ入力する第１，第２の入力端子１１，
１２と、相補的な第１，第２の出力信号Ｓo １，Ｓo ２
を出力する第１，第２の出力ノード１３，１４とを備
え、その第１，第２の入力端子１１，１２には第１，第
２のスイッチング用ＦＥＴ（電界効果トランジスタ）１
５，１６のゲートがそれぞれ接続されている。第１のス
イッチング用ＦＥＴ１５のドレインには、第１の出力ノ
ード１３を介して第１の負荷抵抗１７が接続され、該負
荷抵抗１７が高電位側の電源電位（第１の電源電位）Ｖ
ＤＤ（例えば、５Ｖ）に接続されている。第２のスイッ
チング用ＦＥＴ１６のドレインは、第２の出力ノード１
４を介して第２の負荷抵抗１８に接続され、該負荷抵抗
１８が電源電位ＶＤＤに接続されている。第１，第２の
スイッチング用ＦＥＴ１５，１６の各ソースは、共通ノ
ード１９に接続され、該共通ノード１９と低電位側の電
源電位（第２の電源電位）ＶＳＳ（例えば、０Ｖ）との
間に、電流Ｉ20の導通／遮断機能を持つ定電流源回路部
２０が接続されている。定電流源回路部２０は、電圧Ｖ
csの制御信号ＣＳを入力する制御信号入力端子２１を有
し、その入力端子２１には、該制御信号ＣＳによりオ
ン，オフ動作するノーマリオフ型の制御用ＦＥＴ２２が
接続されている。なお、図２中のＩ10は電源電流、Ｖ19
は共通ノード１９の電位（例えば、３Ｖ）である。
【０００３】次に、動作を説明する。制御信号ＣＳの電
圧ＶcsがＦＥＴ２２の閾値電圧Ｖthより十分高いとき、
該ＦＥＴ２２がオン状態となり、定電流源として動作す
る。第１の入力信号Ｓi １が“Ｈ”、第２の入力信号Ｓ
i ２が“Ｌ”のときは、ＦＥＴ１５がオン状態、ＦＥＴ
１６がオフ状態となり、電源電位ＶＤＤからの電源電流
Ｉ10が負荷抵抗１７及びＦＥＴ１５を流れる。そのた
め、出力信号Ｓo １が“Ｌ”、出力信号Ｓo ２が“Ｈ”
となる。これに対し、入力信号Ｓi １が“Ｌ”、入力信
号Ｓi ２が“Ｈ”のときは、電源電流Ｉ0 が負荷抵抗１
８及びＦＥＴ１６を流れるため、出力信号Ｓo １が
“Ｈ”、出力信号Ｓo ２が“Ｌ”となる。次に、制御信
号ＣＳの電圧ＶcsがＦＥＴ２２の閾値電圧Ｖthよりも十
分低いとき、該ＦＥＴ２２がオフ状態となる。そのた
め、電流Ｉ20がほとんど流れなくなり、回路の消費電力
が抑制される。図３は、前記文献に記載された従来の他
のＳＣＦＬ回路の構成例を示す回路図であり、従来の図
２中の要素と共通の要素には共通の符号が付されてい
る。このＳＣＦＬ回路は、入力信号を反転して出力する
インバータ回路であり、入力側の差動増幅回路１０及び
定電流回路部３０と出力側の出力バッファ回路４０とで
構成されている。差動増幅回路１０は、図２と同様に、
第１の入力信号Ｓi １と参照電圧Ｖrefからなる第２の
入力信号Ｓi ２との大小によってスイッチングを行い、
第１，第２の出力ノード１３，１４から“Ｌ”，“Ｈ”
の相補的な信号を出力する回路であり、第１の電源電位
である高電位側の電源電位（例えば、接地電位）ＶＧと
共通ノード１９との間に接続されている。この共通ノー
ド１９と、第２の電源電位である低電位側の電源電位Ｖ
ＳＳとの間には、定電流源回路部３０が接続されてい
る。定電流源回路部３０は、定電流Ｉ30を流す回路であ
り、ノーマリオン型の定電流源用ＦＥＴ３１で構成さ
れ、そのドレインが共通ノード１９に接続され、さらに
そのゲート及びソースが電源電位ＶＳＳに接続されてい
る。出力バッファ回路４０は、差動増幅回路１０の第
１，第２の出力ノード１３，１４から出力される相補的
な信号を駆動して相補的な第１，第２の出力信号Ｑ１，
Ｑ２を第１，第２の出力端子４１，４２からそれぞれ出
力する回路である。この出力回路４０は、第１の出力ノ
ード１３の信号によってゲート制御される第１の出力バ
ッファ用ＦＥＴ４３と、第２の出力ノード１４の信号に
よってゲート制御される第２の出力バッファ用ＦＥＴ４
４とを備えている。
圧ＶcsがＦＥＴ２２の閾値電圧Ｖthより十分高いとき、
該ＦＥＴ２２がオン状態となり、定電流源として動作す
る。第１の入力信号Ｓi １が“Ｈ”、第２の入力信号Ｓ
i ２が“Ｌ”のときは、ＦＥＴ１５がオン状態、ＦＥＴ
１６がオフ状態となり、電源電位ＶＤＤからの電源電流
Ｉ10が負荷抵抗１７及びＦＥＴ１５を流れる。そのた
め、出力信号Ｓo １が“Ｌ”、出力信号Ｓo ２が“Ｈ”
となる。これに対し、入力信号Ｓi １が“Ｌ”、入力信
号Ｓi ２が“Ｈ”のときは、電源電流Ｉ0 が負荷抵抗１
８及びＦＥＴ１６を流れるため、出力信号Ｓo １が
“Ｈ”、出力信号Ｓo ２が“Ｌ”となる。次に、制御信
号ＣＳの電圧ＶcsがＦＥＴ２２の閾値電圧Ｖthよりも十
分低いとき、該ＦＥＴ２２がオフ状態となる。そのた
め、電流Ｉ20がほとんど流れなくなり、回路の消費電力
が抑制される。図３は、前記文献に記載された従来の他
のＳＣＦＬ回路の構成例を示す回路図であり、従来の図
２中の要素と共通の要素には共通の符号が付されてい
る。このＳＣＦＬ回路は、入力信号を反転して出力する
インバータ回路であり、入力側の差動増幅回路１０及び
定電流回路部３０と出力側の出力バッファ回路４０とで
構成されている。差動増幅回路１０は、図２と同様に、
第１の入力信号Ｓi １と参照電圧Ｖrefからなる第２の
入力信号Ｓi ２との大小によってスイッチングを行い、
第１，第２の出力ノード１３，１４から“Ｌ”，“Ｈ”
の相補的な信号を出力する回路であり、第１の電源電位
である高電位側の電源電位（例えば、接地電位）ＶＧと
共通ノード１９との間に接続されている。この共通ノー
ド１９と、第２の電源電位である低電位側の電源電位Ｖ
ＳＳとの間には、定電流源回路部３０が接続されてい
る。定電流源回路部３０は、定電流Ｉ30を流す回路であ
り、ノーマリオン型の定電流源用ＦＥＴ３１で構成さ
れ、そのドレインが共通ノード１９に接続され、さらに
そのゲート及びソースが電源電位ＶＳＳに接続されてい
る。出力バッファ回路４０は、差動増幅回路１０の第
１，第２の出力ノード１３，１４から出力される相補的
な信号を駆動して相補的な第１，第２の出力信号Ｑ１，
Ｑ２を第１，第２の出力端子４１，４２からそれぞれ出
力する回路である。この出力回路４０は、第１の出力ノ
ード１３の信号によってゲート制御される第１の出力バ
ッファ用ＦＥＴ４３と、第２の出力ノード１４の信号に
よってゲート制御される第２の出力バッファ用ＦＥＴ４
４とを備えている。
【０００４】第１，第２の出力バッファ用ＦＥＴ４３，
４４の各ドレインは、接地電位ＶＧに接続されている。
第１の出力バッファ用４３のソースは、第１の出力端子
４１に接続され、該出力端子４１と電源電位ＶＳＳとの
間に第１の定電流源回路部４５が接続されている。第２
の出力バッファ用ＦＥＴ４４のソースは、第２の出力端
子４２に接続され、該出力端子４２と電源電位ＶＳＳと
の間に第２の定電流源回路部４６が接続されている。第
１，第２の定電流源回路部４５，４６は、それぞれ定電
流Ｉ45，Ｉ46を流す回路であり、ノーマリオン型の定電
流源用ＦＥＴ４５ａ，４６ａでそれぞれ構成され、それ
らのＦＥＴ４５ａ，４６ａのゲートが電源電位ＶＳＳに
共通接続されている。
４４の各ドレインは、接地電位ＶＧに接続されている。
第１の出力バッファ用４３のソースは、第１の出力端子
４１に接続され、該出力端子４１と電源電位ＶＳＳとの
間に第１の定電流源回路部４５が接続されている。第２
の出力バッファ用ＦＥＴ４４のソースは、第２の出力端
子４２に接続され、該出力端子４２と電源電位ＶＳＳと
の間に第２の定電流源回路部４６が接続されている。第
１，第２の定電流源回路部４５，４６は、それぞれ定電
流Ｉ45，Ｉ46を流す回路であり、ノーマリオン型の定電
流源用ＦＥＴ４５ａ，４６ａでそれぞれ構成され、それ
らのＦＥＴ４５ａ，４６ａのゲートが電源電位ＶＳＳに
共通接続されている。
【０００５】次に、動作を説明する。差動増幅回路１０
では、スイッチング用ＦＥＴ１５，１６のゲートとソー
ス間の電圧差によってスイッチングを行うため、その入
力特性が参照電圧Ｖref である第２の入力信号Ｓi ２で
決まる。そして、このＳＣＦＬ回路には、２つの安定状
態が存在する。即ち、第１の入力信号Ｓi １が第２の入
力信号Ｓi ２より十分大きい場合、ＦＥＴ１５がオン状
態、ＦＥＴ１６がオフ状態になる。すると、定電流Ｉ30
が負荷抵抗１７に流れ、その抵抗値に比例した電圧降下
が生じ、第１の出力ノード１３が“Ｌ”になる。第１の
出力ノード１３が“Ｌ”になると、ＦＥＴ４３がオフ状
態となり、出力端子４１から“Ｌ”の出力信号Ｑ１が出
力される。第１の入力信号Ｓi １が第２の入力信号Ｓi
２より十分小さい場合、ＦＥＴ１５がオフ状態、ＦＥＴ
１６がオン状態になる。すると、定電流Ｉ30が負荷抵抗
１８に流れ、その抵抗値に比例した電圧降下が生じ、第
２の出力ノード１４が“Ｌ”になる。第２の出力ノード
１４が“Ｌ”になると、ＦＥＴ４４がオフ状態となり、
出力端子４２から“Ｌ”の出力信号Ｑ２が出力される。
では、スイッチング用ＦＥＴ１５，１６のゲートとソー
ス間の電圧差によってスイッチングを行うため、その入
力特性が参照電圧Ｖref である第２の入力信号Ｓi ２で
決まる。そして、このＳＣＦＬ回路には、２つの安定状
態が存在する。即ち、第１の入力信号Ｓi １が第２の入
力信号Ｓi ２より十分大きい場合、ＦＥＴ１５がオン状
態、ＦＥＴ１６がオフ状態になる。すると、定電流Ｉ30
が負荷抵抗１７に流れ、その抵抗値に比例した電圧降下
が生じ、第１の出力ノード１３が“Ｌ”になる。第１の
出力ノード１３が“Ｌ”になると、ＦＥＴ４３がオフ状
態となり、出力端子４１から“Ｌ”の出力信号Ｑ１が出
力される。第１の入力信号Ｓi １が第２の入力信号Ｓi
２より十分小さい場合、ＦＥＴ１５がオフ状態、ＦＥＴ
１６がオン状態になる。すると、定電流Ｉ30が負荷抵抗
１８に流れ、その抵抗値に比例した電圧降下が生じ、第
２の出力ノード１４が“Ｌ”になる。第２の出力ノード
１４が“Ｌ”になると、ＦＥＴ４４がオフ状態となり、
出力端子４２から“Ｌ”の出力信号Ｑ２が出力される。
【０００６】つまり、このＳＣＦＬ回路の閾値電圧はＶ
ref であり、第１の入力信号Ｓi １が十分にＶref を越
えたか、越えないかによって定電流Ｉ30の経路が、ＦＥ
Ｔ１５かＦＥＴ１６かに切り替えられる。そして、第１
の入力信号Ｓi １が“Ｈ”のときに出力信号Ｑ１が
“Ｌ”、出力信号Ｑ２が“Ｈ”となる。第１の入力信号
Ｓi １が“Ｌ”のときには出力信号Ｑ１が“Ｈ”、出力
信号Ｑ２が“Ｌ”となる。
ref であり、第１の入力信号Ｓi １が十分にＶref を越
えたか、越えないかによって定電流Ｉ30の経路が、ＦＥ
Ｔ１５かＦＥＴ１６かに切り替えられる。そして、第１
の入力信号Ｓi １が“Ｈ”のときに出力信号Ｑ１が
“Ｌ”、出力信号Ｑ２が“Ｈ”となる。第１の入力信号
Ｓi １が“Ｌ”のときには出力信号Ｑ１が“Ｈ”、出力
信号Ｑ２が“Ｌ”となる。
【０００７】
【発明が解決しようとする課題】しかしながら、従来の
図２及び図３の回路では、次のような課題があった。 （１） 図２の回路では、制御信号ＣＳによって定電流
源用ＦＥＴ２２のゲート・ソース間電圧を制御すること
により、電流の導通と遮断が行われる。そのため、制御
信号ＣＳの電圧Ｖcsがノイズ等によって不安定となった
場合、電流Ｉ20の電流値が大きく変化し、出力信号Ｓo
１，Ｓo ２の振幅も大きく変化する。
図２及び図３の回路では、次のような課題があった。 （１） 図２の回路では、制御信号ＣＳによって定電流
源用ＦＥＴ２２のゲート・ソース間電圧を制御すること
により、電流の導通と遮断が行われる。そのため、制御
信号ＣＳの電圧Ｖcsがノイズ等によって不安定となった
場合、電流Ｉ20の電流値が大きく変化し、出力信号Ｓo
１，Ｓo ２の振幅も大きく変化する。
【０００８】（２） 図３の回路では、電源電位ＶＳＳ
の変動等により、定電流源用ＦＥＴ３１，４５ａ，４６
ａのドレイン側の電圧が変動すると、該ＦＥＴ３１，４
５ａ，４６ａのドレイン・ソース間電圧が変動する。こ
れにより、ＦＥＴ３１，４５ａ，４６ａのドレインコン
ダクタンスｇD によって定電流Ｉ30，Ｉ45，Ｉ46の電流
値が変動し、信号の伝達遅延時間が変動する。従って、
未だ技術的に十分満足のゆく半導体論理回路を得ること
が困難であった。
の変動等により、定電流源用ＦＥＴ３１，４５ａ，４６
ａのドレイン側の電圧が変動すると、該ＦＥＴ３１，４
５ａ，４６ａのドレイン・ソース間電圧が変動する。こ
れにより、ＦＥＴ３１，４５ａ，４６ａのドレインコン
ダクタンスｇD によって定電流Ｉ30，Ｉ45，Ｉ46の電流
値が変動し、信号の伝達遅延時間が変動する。従って、
未だ技術的に十分満足のゆく半導体論理回路を得ること
が困難であった。
【０００９】本発明は、前記従来技術が持っていた課題
として、遮断時の電流を抑制するための定電流源用ＦＥ
Ｔ２２のゲート・ソース間電圧で電流の導通／遮断を制
御すると、電流導通時にノイズ等による制御信号ＣＳの
電圧変動に対して電流値が変動し、出力振幅が大きく変
動するという点と、定電流源用ＦＥＴ３１，４５ａ，４
６ａのドレイン側の電圧変動が生じると、該ＦＥＴ３
１，４５ａ，４６ａのドレイン・ソース間電圧が変動
し、そのドレインコンダクタンスｇD のために電流値が
変動し、信号の伝搬遅延時間が変動するという点につい
て解決した半導体論理回路を提供するものである。
として、遮断時の電流を抑制するための定電流源用ＦＥ
Ｔ２２のゲート・ソース間電圧で電流の導通／遮断を制
御すると、電流導通時にノイズ等による制御信号ＣＳの
電圧変動に対して電流値が変動し、出力振幅が大きく変
動するという点と、定電流源用ＦＥＴ３１，４５ａ，４
６ａのドレイン側の電圧変動が生じると、該ＦＥＴ３
１，４５ａ，４６ａのドレイン・ソース間電圧が変動
し、そのドレインコンダクタンスｇD のために電流値が
変動し、信号の伝搬遅延時間が変動するという点につい
て解決した半導体論理回路を提供するものである。
【００１０】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、第１の電源電位に接続された一対の
負荷抵抗と共通ノードとの間に接続され相補的な一対又
は複数対の入力信号をスイッチング用ＦＥＴのオン，オ
フ動作により差動増幅して相補的な信号を出力する差動
増幅回路と、前記共通ノードと第２の電源電位との間に
接続された定電流源回路部とを、備えた半導体論理回路
において、定電流源回路部を次のように構成している。
即ち、前記定電流源回路部を、ドレインが前記共通ノー
ドに接続され制御信号によってオン，オフ動作する制御
用ＦＥＴと、アノードが前記制御用ＦＥＴのソースに接
続されたレベルシフト用ダイオードと、ドレインが前記
レベルシフト用ダイオードのカソードに接続され、ゲー
トが固定電位又はソースに接続されそのソースが前記第
２の電源電位に接続された定電流源用ＦＥＴとで、構成
している。第２の発明では、第１の発明の定電流源回路
部を、ドレインが前記共通ノードに接続され、ゲートが
固定電位又はソースに接続された定電流源用ＦＥＴと、
ドレインが前記定電流源用ＦＥＴのソースに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第３の発明では、第１又
は第２の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。
を解決するために、第１の電源電位に接続された一対の
負荷抵抗と共通ノードとの間に接続され相補的な一対又
は複数対の入力信号をスイッチング用ＦＥＴのオン，オ
フ動作により差動増幅して相補的な信号を出力する差動
増幅回路と、前記共通ノードと第２の電源電位との間に
接続された定電流源回路部とを、備えた半導体論理回路
において、定電流源回路部を次のように構成している。
即ち、前記定電流源回路部を、ドレインが前記共通ノー
ドに接続され制御信号によってオン，オフ動作する制御
用ＦＥＴと、アノードが前記制御用ＦＥＴのソースに接
続されたレベルシフト用ダイオードと、ドレインが前記
レベルシフト用ダイオードのカソードに接続され、ゲー
トが固定電位又はソースに接続されそのソースが前記第
２の電源電位に接続された定電流源用ＦＥＴとで、構成
している。第２の発明では、第１の発明の定電流源回路
部を、ドレインが前記共通ノードに接続され、ゲートが
固定電位又はソースに接続された定電流源用ＦＥＴと、
ドレインが前記定電流源用ＦＥＴのソースに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第３の発明では、第１又
は第２の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。
【００１１】第４の発明では、第１、第２又は第３の発
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。
【００１２】第５の発明では、第１の発明の定電流源回
路部を、ドレインが前記共通ノードに接続され制御信号
によってオン，オフ動作する制御用ＦＥＴと、アノード
が前記制御用ＦＥＴのソースに接続されたレベルシフト
用ダイオードと、前記レベルシフト用ダイオードのカソ
ードと前記第２の電源電位との間に直列接続され各ゲー
トが固定電位又は該第２の電源電位に共通接続された複
数の定電流源用ＦＥＴとで、構成している。第６の発明
では、第１の発明の定電流源回路部を、前記共通ノード
と定電流ノードとの間に直列接続され各ゲートが固定電
位又は該定電流ノードに共通接続された複数の定電流源
用ＦＥＴと、ドレインが前記定電流ノードに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第７の発明では、第５又
は第６の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。第８の発明では、第５，第６又は第７の発
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。第９の発明では、第４又は第８の発明の出力バッフ
ァ回路内に、前記出力バッファ用ＦＥＴの出力レベルを
シフトする出力レベルシフト用回路とを、設けている。
路部を、ドレインが前記共通ノードに接続され制御信号
によってオン，オフ動作する制御用ＦＥＴと、アノード
が前記制御用ＦＥＴのソースに接続されたレベルシフト
用ダイオードと、前記レベルシフト用ダイオードのカソ
ードと前記第２の電源電位との間に直列接続され各ゲー
トが固定電位又は該第２の電源電位に共通接続された複
数の定電流源用ＦＥＴとで、構成している。第６の発明
では、第１の発明の定電流源回路部を、前記共通ノード
と定電流ノードとの間に直列接続され各ゲートが固定電
位又は該定電流ノードに共通接続された複数の定電流源
用ＦＥＴと、ドレインが前記定電流ノードに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、ア
ノードが前記制御用ＦＥＴのソースに接続され、カソー
ドが前記第２の電源電位に接続されたレベルシフト用ダ
イオードとで、構成している。第７の発明では、第５又
は第６の発明の制御用ＦＥＴ及び定電流源用ＦＥＴのゲ
ート長を、前記スイッチング用ＦＥＴのゲート長より長
くしている。第８の発明では、第５，第６又は第７の発
明の差動増幅回路及び定電流源回路部と、前記差動増幅
回路の出力を駆動して出力する出力バッファ回路とを備
えている。前記出力バッファ回路は、第１の電源電位に
接続され前記差動増幅回路の出力によってゲート制御さ
れる出力バッファ用ＦＥＴと、前記出力バッファ用ＦＥ
Ｔと第２の電源電位との間に直列接続され前記定電流源
回路部と同一回路構成の定電流源回路部とを、有してい
る。第９の発明では、第４又は第８の発明の出力バッフ
ァ回路内に、前記出力バッファ用ＦＥＴの出力レベルを
シフトする出力レベルシフト用回路とを、設けている。
【００１３】
【作用】第１及び第２の発明によれば、以上のように半
導体論理回路を構成したので、定電流源回路部におい
て、制御信号により制御用ＦＥＴがオン状態となって電
流が流れるときに、定電流源用ＦＥＴ及びダイオード
が、該制御信号の変動に対して安定した定電流源特性を
持たせ、さらに該制御信号による制御用ＦＥＴの遮断時
における電流を減少させる働きがある。第３の発明によ
れば、制御用ＦＥＴ及び定電流源用ＦＥＴのゲート長
を、スイッチング用ＦＥＴのゲート長より長くすること
により、該ＦＥＴのドレインコンダクタンスが減少し、
さらに定電流源特性が改善される。第４の発明によれ
ば、出力バッファ回路内の定電流源回路部は、ノイズ等
によって制御信号のレベルが不安定となった場合、該定
電流源回路部を流れる電流の変動を抑制し、出力信号の
振幅を一定にする働きがある。
導体論理回路を構成したので、定電流源回路部におい
て、制御信号により制御用ＦＥＴがオン状態となって電
流が流れるときに、定電流源用ＦＥＴ及びダイオード
が、該制御信号の変動に対して安定した定電流源特性を
持たせ、さらに該制御信号による制御用ＦＥＴの遮断時
における電流を減少させる働きがある。第３の発明によ
れば、制御用ＦＥＴ及び定電流源用ＦＥＴのゲート長
を、スイッチング用ＦＥＴのゲート長より長くすること
により、該ＦＥＴのドレインコンダクタンスが減少し、
さらに定電流源特性が改善される。第４の発明によれ
ば、出力バッファ回路内の定電流源回路部は、ノイズ等
によって制御信号のレベルが不安定となった場合、該定
電流源回路部を流れる電流の変動を抑制し、出力信号の
振幅を一定にする働きがある。
【００１４】第５及び第６の発明によれば、定電流源回
路部内のダイオード及び複数の定電流源用ＦＥＴは、第
１，第２及び第３の発明よりも、より定電流源特性を向
上させる働きがある。第７の発明によれば、制御用ＦＥ
Ｔ及び定電流源用ＦＥＴのゲート長を、スイッチング用
ＦＥＴのゲート長より長くすることにより、第５及び第
６の発明よりも、さらに定電流源特性を向上させる。第
８の発明によれば、出力バッファ回路内の定電流源部
は、制御信号や電源電位の変動等に対して該定電流源回
路部を流れる電流の変動を抑制し、信号の伝達遅延時間
を一定にする働きがある。第９の発明によれば、出力レ
ベルシフト用回路は、出力振幅レベルを一定値にする働
きがある。従って、前記課題を解決できるのである。
路部内のダイオード及び複数の定電流源用ＦＥＴは、第
１，第２及び第３の発明よりも、より定電流源特性を向
上させる働きがある。第７の発明によれば、制御用ＦＥ
Ｔ及び定電流源用ＦＥＴのゲート長を、スイッチング用
ＦＥＴのゲート長より長くすることにより、第５及び第
６の発明よりも、さらに定電流源特性を向上させる。第
８の発明によれば、出力バッファ回路内の定電流源部
は、制御信号や電源電位の変動等に対して該定電流源回
路部を流れる電流の変動を抑制し、信号の伝達遅延時間
を一定にする働きがある。第９の発明によれば、出力レ
ベルシフト用回路は、出力振幅レベルを一定値にする働
きがある。従って、前記課題を解決できるのである。
【００１５】
【実施例】第１の実施例 図１は、本発明の第１の実施例を示すもので、電流の導
通／遮断機能を持つＳＣＦＬ回路の回路図である。この
ＳＣＦＬ回路は、相補的な第１，第２の入力信号Ｓi １
１，Ｓi １２の差動動作を行って相補的な第１，第２の
出力信号Ｓo １１，Ｓo １２を出力する差動増幅回路５
０と、電流Ｉ60を流す定電流源回路部６０とで、構成さ
れている。差動増幅回路５０は、相補的な第１，第２の
入力信号Ｓi １１，Ｓi １２を入力する第１，第２の入
力端子５１，５２と、相補的な第１，第２の出力信号Ｓ
o１１，Ｓo １２を出力する第１，第２の出力ノード５
３，５４とを、備えている。第１，第２の入力端子５
１，５２には、第１，第２のスイッチング用ＦＥＴ５
５，５６の各ゲートがそれぞれ接続されている。第１の
スイチッング用ＦＥＴ５５のドレインは、第１の出力ノ
ード５３及び第１の負荷抵抗５７を介して第１の電源電
位である高電位側の電源電位ＶＤＤ（例えば、５Ｖ）に
接続されている。第２のスイッチング用ＦＥＴ５６のド
レインは、第２の出力ノード５４及び第２の負荷抵抗５
８を介して電源電位ＶＤＤに接続されている。
通／遮断機能を持つＳＣＦＬ回路の回路図である。この
ＳＣＦＬ回路は、相補的な第１，第２の入力信号Ｓi １
１，Ｓi １２の差動動作を行って相補的な第１，第２の
出力信号Ｓo １１，Ｓo １２を出力する差動増幅回路５
０と、電流Ｉ60を流す定電流源回路部６０とで、構成さ
れている。差動増幅回路５０は、相補的な第１，第２の
入力信号Ｓi １１，Ｓi １２を入力する第１，第２の入
力端子５１，５２と、相補的な第１，第２の出力信号Ｓ
o１１，Ｓo １２を出力する第１，第２の出力ノード５
３，５４とを、備えている。第１，第２の入力端子５
１，５２には、第１，第２のスイッチング用ＦＥＴ５
５，５６の各ゲートがそれぞれ接続されている。第１の
スイチッング用ＦＥＴ５５のドレインは、第１の出力ノ
ード５３及び第１の負荷抵抗５７を介して第１の電源電
位である高電位側の電源電位ＶＤＤ（例えば、５Ｖ）に
接続されている。第２のスイッチング用ＦＥＴ５６のド
レインは、第２の出力ノード５４及び第２の負荷抵抗５
８を介して電源電位ＶＤＤに接続されている。
【００１６】第１又は第２の負荷抵抗５７，５８には、
電源電位ＶＤＤから電源電流Ｉ50が供給される。第１，
第２のスイッチング用ＦＥＴ５５，５６の各ソースは、
電圧Ｖ59（例えば、３Ｖ）の共通ノード５９に共通接続
され、該共通ノード５９と第２の電源電位である低電位
側の電源電位ＶＳＳ（例えば、０Ｖ）との間に、定電流
源回路部６０が接続されている。定電流源回路部６０
は、電流の導通／遮断用の電圧Ｖcs10の制御信号ＣＳ１
０を入力する制御信号入力端子６１と、該制御信号ＣＳ
１０によってオン，オフ動作するノーマリオフ型の制御
用ＦＥＴ６２と、ゲート及びソースが共通接続されたノ
ーマリオン型の定電流源用ＦＥＴ６３と、レベルシフト
用ダイオード（例えば、ショットキーダイオード）６４
とを備えている。制御用ＦＥＴ６２は、そのドレインが
共通ノード５９に接続され、そのソースがダイオード６
４のアノードに接続されている。ダイオード６４のカソ
ードは、定電流源用ＦＥＴ６３のドレインに接続され、
そのソース及びゲートが電源電位ＶＳＳに共通接続され
ている。なお、ＦＥＴ６３のゲートは、他の固定電位に
接続してもよい。
電源電位ＶＤＤから電源電流Ｉ50が供給される。第１，
第２のスイッチング用ＦＥＴ５５，５６の各ソースは、
電圧Ｖ59（例えば、３Ｖ）の共通ノード５９に共通接続
され、該共通ノード５９と第２の電源電位である低電位
側の電源電位ＶＳＳ（例えば、０Ｖ）との間に、定電流
源回路部６０が接続されている。定電流源回路部６０
は、電流の導通／遮断用の電圧Ｖcs10の制御信号ＣＳ１
０を入力する制御信号入力端子６１と、該制御信号ＣＳ
１０によってオン，オフ動作するノーマリオフ型の制御
用ＦＥＴ６２と、ゲート及びソースが共通接続されたノ
ーマリオン型の定電流源用ＦＥＴ６３と、レベルシフト
用ダイオード（例えば、ショットキーダイオード）６４
とを備えている。制御用ＦＥＴ６２は、そのドレインが
共通ノード５９に接続され、そのソースがダイオード６
４のアノードに接続されている。ダイオード６４のカソ
ードは、定電流源用ＦＥＴ６３のドレインに接続され、
そのソース及びゲートが電源電位ＶＳＳに共通接続され
ている。なお、ＦＥＴ６３のゲートは、他の固定電位に
接続してもよい。
【００１７】次に、動作を説明する。図１の回路では、
スイッチング用ＦＥＴ５５，５６のゲートとソース間の
電圧差によってスイッチングを行う。即ち、制御信号Ｃ
Ｓ１０の電圧Ｖcs10が十分高いとき、ＦＥＴ６２がオン
し、該ＦＥＴ６２に電流Ｉ60が流れる。このとき、入力
信号Ｓi １１が“Ｈ”、Ｓi １２が“Ｌ”ならば、ＦＥ
Ｔ５５がオン状態、ＦＥＴ５６がオフ状態となり、電源
電位ＶＤＤから電源電流Ｉ50が負荷抵抗５７へ流れ、出
力信号Ｓo １１が“Ｌ”、出力信号Ｓo １２が“Ｈ”と
なる。入力信号Ｓi １１が“Ｌ”、入力信号Ｓi １２が
“Ｈ”であれば、ＦＥＴ５５がオフ状態、ＦＥＴ５６が
オン状態となり、電源電流Ｉ50が負荷抵抗５８へ流れ、
出力信号Ｓo １１が“Ｈ”、出力信号Ｓo １２が“Ｌ”
となる。
スイッチング用ＦＥＴ５５，５６のゲートとソース間の
電圧差によってスイッチングを行う。即ち、制御信号Ｃ
Ｓ１０の電圧Ｖcs10が十分高いとき、ＦＥＴ６２がオン
し、該ＦＥＴ６２に電流Ｉ60が流れる。このとき、入力
信号Ｓi １１が“Ｈ”、Ｓi １２が“Ｌ”ならば、ＦＥ
Ｔ５５がオン状態、ＦＥＴ５６がオフ状態となり、電源
電位ＶＤＤから電源電流Ｉ50が負荷抵抗５７へ流れ、出
力信号Ｓo １１が“Ｌ”、出力信号Ｓo １２が“Ｈ”と
なる。入力信号Ｓi １１が“Ｌ”、入力信号Ｓi １２が
“Ｈ”であれば、ＦＥＴ５５がオフ状態、ＦＥＴ５６が
オン状態となり、電源電流Ｉ50が負荷抵抗５８へ流れ、
出力信号Ｓo １１が“Ｈ”、出力信号Ｓo １２が“Ｌ”
となる。
【００１８】制御信号ＣＳ１０の電圧Ｖcs10を電源電位
ＶＳＳレベルまで低くすると、ＦＥＴ６３のドレイン電
圧及びゲート電圧が電源電位ＶＳＳレベルに近くなり、
電流Ｉ60が流れなくなる。図４は、本実施例の図１の回
路と従来の図２の回路とにおいて電流Ｉ60，Ｉ20の制御
電圧Ｖcs10，Ｖcsの電圧依存性をシミュレーションして
求めた制御電圧−ドレイン電流特性図である。シミュレ
ーション条件は、電源電位ＶＳＳ＝０Ｖ、電圧Ｖ19＝Ｖ
59＝３Ｖ、ＦＥＴ６２，２２のゲート長ＬgE＝０．５μ
ｍ、ＦＥＴ６３のゲート長ＬgD＝０．５μｍ、ＦＥＴ６
２，２２のゲート幅ＷgE＝２μｍ、ＦＥＴ６３のゲート
幅ＷgD＝２μｍである。本実施例の図１の回路では、制
御電圧Ｖcs10が０Ｖになった場合、電流Ｉ60が流れる
と、ダイオード６４の立ち上がり電圧分だけ、ＦＥＴ６
２のソース電圧（ダイオード６４のアノード電圧）が高
くなり、該ＦＥＴ６２がピンチオフし、そのゲート・ソ
ース間電圧Ｖgsがさらに低くなる。そのため、電流Ｉ60
はほとんど流れない。
ＶＳＳレベルまで低くすると、ＦＥＴ６３のドレイン電
圧及びゲート電圧が電源電位ＶＳＳレベルに近くなり、
電流Ｉ60が流れなくなる。図４は、本実施例の図１の回
路と従来の図２の回路とにおいて電流Ｉ60，Ｉ20の制御
電圧Ｖcs10，Ｖcsの電圧依存性をシミュレーションして
求めた制御電圧−ドレイン電流特性図である。シミュレ
ーション条件は、電源電位ＶＳＳ＝０Ｖ、電圧Ｖ19＝Ｖ
59＝３Ｖ、ＦＥＴ６２，２２のゲート長ＬgE＝０．５μ
ｍ、ＦＥＴ６３のゲート長ＬgD＝０．５μｍ、ＦＥＴ６
２，２２のゲート幅ＷgE＝２μｍ、ＦＥＴ６３のゲート
幅ＷgD＝２μｍである。本実施例の図１の回路では、制
御電圧Ｖcs10が０Ｖになった場合、電流Ｉ60が流れる
と、ダイオード６４の立ち上がり電圧分だけ、ＦＥＴ６
２のソース電圧（ダイオード６４のアノード電圧）が高
くなり、該ＦＥＴ６２がピンチオフし、そのゲート・ソ
ース間電圧Ｖgsがさらに低くなる。そのため、電流Ｉ60
はほとんど流れない。
【００１９】例えば、電流導通時の消費電流設計値を３
８μＡとすると、図４より、従来の図２の回路では、制
御電圧Ｖcsを０．１８Ｖに、本実施例の図１の回路では
制御電圧Ｖcs10を１．５Ｖにすれば良いことがわかる。
ここで、前記の動作点電圧における電流の電圧に対する
変化率ΔＩ／ΔＶを求めると、次のようになる。 従来の図２の回路；ΔＩ10／ΔＶcs＝０．２１（ｍＡ／
Ｖ） 本実施例の図１の回路；ΔＩ50／ΔＶcs10＝０．０２５
（ｍＡ／Ｖ） 本実施例の図１の回路は、従来の図２の回路と比較し
て、制御電圧Ｖcs10，Ｖcsの変動に対する電流変動が約
１／１０である。又、電流と負荷抵抗の積で表わされる
差動増幅回路５０の出力振幅の変動も、１／１０に抑え
られることがわかる。以上のように、本実施例では、制
御信号ＣＳ１０がノイズや、該制御信号ＣＳ１０を生成
する制御回路の出力インピーダンスの変化等で、不安定
となっても、ＦＥＴ６２がオン状態のときの電流導通時
の電流変動を小さくできる。そのため、出力信号Ｓo １
１，Ｓo １２の振幅変動を小さく抑えることができる。
８μＡとすると、図４より、従来の図２の回路では、制
御電圧Ｖcsを０．１８Ｖに、本実施例の図１の回路では
制御電圧Ｖcs10を１．５Ｖにすれば良いことがわかる。
ここで、前記の動作点電圧における電流の電圧に対する
変化率ΔＩ／ΔＶを求めると、次のようになる。 従来の図２の回路；ΔＩ10／ΔＶcs＝０．２１（ｍＡ／
Ｖ） 本実施例の図１の回路；ΔＩ50／ΔＶcs10＝０．０２５
（ｍＡ／Ｖ） 本実施例の図１の回路は、従来の図２の回路と比較し
て、制御電圧Ｖcs10，Ｖcsの変動に対する電流変動が約
１／１０である。又、電流と負荷抵抗の積で表わされる
差動増幅回路５０の出力振幅の変動も、１／１０に抑え
られることがわかる。以上のように、本実施例では、制
御信号ＣＳ１０がノイズや、該制御信号ＣＳ１０を生成
する制御回路の出力インピーダンスの変化等で、不安定
となっても、ＦＥＴ６２がオン状態のときの電流導通時
の電流変動を小さくできる。そのため、出力信号Ｓo １
１，Ｓo １２の振幅変動を小さく抑えることができる。
【００２０】第２の実施例 図５は、本発明の第２の実施例を示すＳＣＦＬ回路の回
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このＳＣＦＬ回路
では、図１の定電流源回路部６０に代えて、回路の接続
関係を変えた定電流源回路部６０Ａを設けている。この
定電流源回路部６０Ａでは、共通ノード５９にノーマリ
オン型の電流源用ＦＥＴ６３のドレインが接続され、そ
のゲート及びソースがノーマリオフ型の制御用ＦＥＴ６
２のドレインに接続されている。ＦＥＴ６２のゲートに
は制御信号ＣＳ１０を印加するための制御信号入力端子
６１が接続され、さらにそのソースがレベルシフト用ダ
イオード６４のアノードに接続されている。ダイオード
６４のカソードは、電源電位ＶＳＳに接続されている。
このような回路構成にしても、第１の実施例とほぼ同様
の作用、効果が得られる。なお、ＦＥＴ６３のゲート
は、他の固定電位に接続してもよい。
路図であり、第１の実施例を示す図１中の要素と共通の
要素には共通の符号が付されている。このＳＣＦＬ回路
では、図１の定電流源回路部６０に代えて、回路の接続
関係を変えた定電流源回路部６０Ａを設けている。この
定電流源回路部６０Ａでは、共通ノード５９にノーマリ
オン型の電流源用ＦＥＴ６３のドレインが接続され、そ
のゲート及びソースがノーマリオフ型の制御用ＦＥＴ６
２のドレインに接続されている。ＦＥＴ６２のゲートに
は制御信号ＣＳ１０を印加するための制御信号入力端子
６１が接続され、さらにそのソースがレベルシフト用ダ
イオード６４のアノードに接続されている。ダイオード
６４のカソードは、電源電位ＶＳＳに接続されている。
このような回路構成にしても、第１の実施例とほぼ同様
の作用、効果が得られる。なお、ＦＥＴ６３のゲート
は、他の固定電位に接続してもよい。
【００２１】第３の実施例 図６は、本発明の第３の実施例を示すＳＣＦＬ回路の回
路図であり、図１中の要素と共通の要素には共通の符号
が付されている。このＳＣＦＬ回路は、インバータ回路
であり、図１と同一回路構成の差動増幅回路５０及び定
電流源回路部６０を備え、該差動増幅回路５０の第１，
第２の出力ノード５３，５４にソースホロワ型の出力バ
ッファ回路７０が接続されている。出力バッファ回路７
０は、差動増幅回路５０の第１，第２の出力ノード５
３，５４の出力を駆動して相補的な出力信号Ｑ１１，Ｑ
１２を第１，第２の出力端子７１，７２からそれぞれ出
力する回路であり、該第１，第２の出力ノード５３，５
４にそれぞれゲートが接続された第１，第２の出力バッ
ファ用ＦＥＴ７３，７４を備えている。第１の出力バッ
ファ用ＦＥＴ７３のドレインは電源電位ＶＤＤに接続さ
れ、そのソースが第１の出力端子７１及びダイオード等
の出力レベルシフト用回路７５に接続されている。出力
レベルシフト用回路７５と電源電位ＶＳＳとの間には、
定電流源回路部６０と同一回路構成の定電流源回路部７
７が接続されている。この定電流源回路部７７は、制御
信号ＣＳ１０によりゲート制御される制御用ＦＥＴ７７
ａと、出力バッファレベルシフト用ダイオード７７ｃ
と、ゲート及びソースが共通接続された定電流源用ＦＥ
Ｔ７７ｂとを備え、それらが直列接続されている。
路図であり、図１中の要素と共通の要素には共通の符号
が付されている。このＳＣＦＬ回路は、インバータ回路
であり、図１と同一回路構成の差動増幅回路５０及び定
電流源回路部６０を備え、該差動増幅回路５０の第１，
第２の出力ノード５３，５４にソースホロワ型の出力バ
ッファ回路７０が接続されている。出力バッファ回路７
０は、差動増幅回路５０の第１，第２の出力ノード５
３，５４の出力を駆動して相補的な出力信号Ｑ１１，Ｑ
１２を第１，第２の出力端子７１，７２からそれぞれ出
力する回路であり、該第１，第２の出力ノード５３，５
４にそれぞれゲートが接続された第１，第２の出力バッ
ファ用ＦＥＴ７３，７４を備えている。第１の出力バッ
ファ用ＦＥＴ７３のドレインは電源電位ＶＤＤに接続さ
れ、そのソースが第１の出力端子７１及びダイオード等
の出力レベルシフト用回路７５に接続されている。出力
レベルシフト用回路７５と電源電位ＶＳＳとの間には、
定電流源回路部６０と同一回路構成の定電流源回路部７
７が接続されている。この定電流源回路部７７は、制御
信号ＣＳ１０によりゲート制御される制御用ＦＥＴ７７
ａと、出力バッファレベルシフト用ダイオード７７ｃ
と、ゲート及びソースが共通接続された定電流源用ＦＥ
Ｔ７７ｂとを備え、それらが直列接続されている。
【００２２】又、第２の出力バッファ用ＦＥＴ７４のド
レインは電源電位ＶＤＤに接続され、そのソースが第２
の出力端子７２及びダイオード等の出力レベルシフト用
回路７６に接続されている。出力レベルシフト用回路７
６と電源電位ＶＳＳとの間には、定電流源回路部７７と
同一回路構成の定電流源回路部７８が接続されている。
この定電流源回路部７８は、制御信号ＣＳ１０によりゲ
ート制御される制御用ＦＥＴ７８ａと、出力バッファレ
ベルシフト用ダイオード７８ｃと、ゲート及びソースが
共通接続された定電流源用ＦＥＴ７８ｂとを備え、それ
らが直列接続されている。なお、各ＦＥＴ６３，７７
ｂ，７８ｂのゲートは、他の固定電位に接続してもよ
い。
レインは電源電位ＶＤＤに接続され、そのソースが第２
の出力端子７２及びダイオード等の出力レベルシフト用
回路７６に接続されている。出力レベルシフト用回路７
６と電源電位ＶＳＳとの間には、定電流源回路部７７と
同一回路構成の定電流源回路部７８が接続されている。
この定電流源回路部７８は、制御信号ＣＳ１０によりゲ
ート制御される制御用ＦＥＴ７８ａと、出力バッファレ
ベルシフト用ダイオード７８ｃと、ゲート及びソースが
共通接続された定電流源用ＦＥＴ７８ｂとを備え、それ
らが直列接続されている。なお、各ＦＥＴ６３，７７
ｂ，７８ｂのゲートは、他の固定電位に接続してもよ
い。
【００２３】次に、動作を説明する。相補的な第１，第
２の入力信号Ｓi １１，Ｓi １２が第１，第２の入力端
子５１，５２にそれぞれ入力されると、差動増幅回路５
０が第１の実施例と同様に動作し、その第１，第２の出
力ノード５３，５４から相補的な信号が出力される。例
えば、出力ノード５３が“Ｈ”、出力ノード５４が
“Ｌ”のとき、出力バッファ回路７０内のＦＥＴ７３が
オン状態、ＦＥＴ７４がオフ状態となり、“Ｈ”の出力
信号Ｑ１１が出力端子７１から出力され、“Ｌ”の出力
信号Ｑ１２が出力端子７２から出力される。以上の動作
は、制御信号ＣＳ１０の電圧Ｖcs10が十分高いときにＦ
ＥＴ６２，７７ａ，７８ａがオン状態となっているとき
の動作であるが、該制御電圧Ｖcs10が電源電位ＶＳＳレ
ベルまで低くなると、該ＦＥＴ６２，７７ａ，７８ａが
オフ状態となり、定電流源回路部７７，７８の定電流が
流れなくなって回路の消費電力が抑制される。本実施例
では、出力バッファ回路７０内の定電流源回路部７７，
７８を定電流源回路部６０と同一の回路構成にしている
ので、該出力バッファ回路７０についても、第１の実施
例と同様に、電流の導通／遮断機能と安定な電流特性が
得られる。なお、出力レベルシフト用回路７５，７６
は、出力信号Ｑ１１，Ｑ１２の振幅を変えるための回路
であり、必要がなければ省略すれば良い。
２の入力信号Ｓi １１，Ｓi １２が第１，第２の入力端
子５１，５２にそれぞれ入力されると、差動増幅回路５
０が第１の実施例と同様に動作し、その第１，第２の出
力ノード５３，５４から相補的な信号が出力される。例
えば、出力ノード５３が“Ｈ”、出力ノード５４が
“Ｌ”のとき、出力バッファ回路７０内のＦＥＴ７３が
オン状態、ＦＥＴ７４がオフ状態となり、“Ｈ”の出力
信号Ｑ１１が出力端子７１から出力され、“Ｌ”の出力
信号Ｑ１２が出力端子７２から出力される。以上の動作
は、制御信号ＣＳ１０の電圧Ｖcs10が十分高いときにＦ
ＥＴ６２，７７ａ，７８ａがオン状態となっているとき
の動作であるが、該制御電圧Ｖcs10が電源電位ＶＳＳレ
ベルまで低くなると、該ＦＥＴ６２，７７ａ，７８ａが
オフ状態となり、定電流源回路部７７，７８の定電流が
流れなくなって回路の消費電力が抑制される。本実施例
では、出力バッファ回路７０内の定電流源回路部７７，
７８を定電流源回路部６０と同一の回路構成にしている
ので、該出力バッファ回路７０についても、第１の実施
例と同様に、電流の導通／遮断機能と安定な電流特性が
得られる。なお、出力レベルシフト用回路７５，７６
は、出力信号Ｑ１１，Ｑ１２の振幅を変えるための回路
であり、必要がなければ省略すれば良い。
【００２４】参考例 図７は、本発明の参考例を示すＳＣＦＬ回路の回路図で
あり、第３の実施例を示す図６中の要素と共通の要素に
は共通の符号が付されている。このＳＣＦＬ回路は、従
来の図３のＳＣＦＬ回路を改良したインバータ回路であ
る。このＳＣＦＬ回路は、図６と同一の差動増幅回路５
０と、図６と異なる回路構成の定電流源回路部１６０、
及び該差動増幅回路５０の第１，第２の出力のノード５
３，５４に接続されたソースホロワ型の出力バッファ回
路１７０とで、構成されている。差動増幅回路５０は、
図６と同様に、第１の入力端子５１に入力される入力信
号Ｓi １１と第２の入力端子５２に入力される参照電圧
Ｖref からなる第２の入力信号Ｓi １２とのレベルの大
小に応じてスイッチングし、それに応じた相補的な信号
を第１，第２の出力ノード５３，５４から出力する回路
であり、第１の電源電位である高電位側の電源電位（例
えば、接地電位）ＶＧと共通ノード５９との間に接続さ
れている。定電流源回路部１６０は、共通ノード５９と
第２の電源電位である低電位側の電源電位ＶＳＳとの間
に接続されて定電流Ｉ160 を流す回路であり、２つのノ
ーマリオン型の定電流源用ＦＥＴ１６１，１６２を備え
ている。各ＦＥＴ１６１，１６２のゲートは電源電位Ｖ
ＳＳに共通接続され、一方のＦＥＴ１６１のドレインが
共通ノード５９に接続され、そのソースが他方のＦＥＴ
１６２のドレインに接続され、さらに該ＦＥＴ１６２の
ソースが電源電位ＶＳＳに接続されている。出力バッフ
ァ回路１７０は、図６と同様にゲートが第１，第２の出
力ノード５３，５４にそれぞれ接続された２つの出力バ
ッファ用ＦＥＴ７３，７４と、定電流源回路部１６０と
同一回路構成の定電流源回路部１７７，１７８とで構成
されている。各出力バッファ用ＦＥＴ７３，７４のドレ
インは接地電位ＶＧに接続され、一方のＦＥＴ７３のソ
ースが、第１の出力信号Ｑ１１を出力する第１の出力端
子７１と定電流源回路部１７７に接続され、他方の出力
バッファ用ＦＥＴ７４のソースが、第２の出力信号Ｑ１
２を出力する第２の出力端子７２と定電流源回路部１７
８とに接続されている。定電流源回路部１７７は、第１
の出力端子７１と電源電圧ＶＳＳとの間に接続されて定
電流Ｉ177 を流す回路であり、２つの定電流源用ＦＥＴ
１７７ａ，１７７ｂの直列回路で構成されている。定電
流源回路部１７８は、第２の出力端子７２と電源電圧Ｖ
ＳＳとの間に接続されて定電流Ｉ178 を流す回路であ
り、２つの定電流源用ＦＥＴ１７８ａ，１７８ｂの直列
回路で構成されている。
あり、第３の実施例を示す図６中の要素と共通の要素に
は共通の符号が付されている。このＳＣＦＬ回路は、従
来の図３のＳＣＦＬ回路を改良したインバータ回路であ
る。このＳＣＦＬ回路は、図６と同一の差動増幅回路５
０と、図６と異なる回路構成の定電流源回路部１６０、
及び該差動増幅回路５０の第１，第２の出力のノード５
３，５４に接続されたソースホロワ型の出力バッファ回
路１７０とで、構成されている。差動増幅回路５０は、
図６と同様に、第１の入力端子５１に入力される入力信
号Ｓi １１と第２の入力端子５２に入力される参照電圧
Ｖref からなる第２の入力信号Ｓi １２とのレベルの大
小に応じてスイッチングし、それに応じた相補的な信号
を第１，第２の出力ノード５３，５４から出力する回路
であり、第１の電源電位である高電位側の電源電位（例
えば、接地電位）ＶＧと共通ノード５９との間に接続さ
れている。定電流源回路部１６０は、共通ノード５９と
第２の電源電位である低電位側の電源電位ＶＳＳとの間
に接続されて定電流Ｉ160 を流す回路であり、２つのノ
ーマリオン型の定電流源用ＦＥＴ１６１，１６２を備え
ている。各ＦＥＴ１６１，１６２のゲートは電源電位Ｖ
ＳＳに共通接続され、一方のＦＥＴ１６１のドレインが
共通ノード５９に接続され、そのソースが他方のＦＥＴ
１６２のドレインに接続され、さらに該ＦＥＴ１６２の
ソースが電源電位ＶＳＳに接続されている。出力バッフ
ァ回路１７０は、図６と同様にゲートが第１，第２の出
力ノード５３，５４にそれぞれ接続された２つの出力バ
ッファ用ＦＥＴ７３，７４と、定電流源回路部１６０と
同一回路構成の定電流源回路部１７７，１７８とで構成
されている。各出力バッファ用ＦＥＴ７３，７４のドレ
インは接地電位ＶＧに接続され、一方のＦＥＴ７３のソ
ースが、第１の出力信号Ｑ１１を出力する第１の出力端
子７１と定電流源回路部１７７に接続され、他方の出力
バッファ用ＦＥＴ７４のソースが、第２の出力信号Ｑ１
２を出力する第２の出力端子７２と定電流源回路部１７
８とに接続されている。定電流源回路部１７７は、第１
の出力端子７１と電源電圧ＶＳＳとの間に接続されて定
電流Ｉ177 を流す回路であり、２つの定電流源用ＦＥＴ
１７７ａ，１７７ｂの直列回路で構成されている。定電
流源回路部１７８は、第２の出力端子７２と電源電圧Ｖ
ＳＳとの間に接続されて定電流Ｉ178 を流す回路であ
り、２つの定電流源用ＦＥＴ１７８ａ，１７８ｂの直列
回路で構成されている。
【００２５】なお、各ＦＥＴ１６１，１６２，１７７
ａ，１７７ｂ，１７８ａ，１７８ｂのゲートは、他の固
定電位に接続してもよい。また、ＦＥＴ７３，７４のソ
ース側に、図６のような出力レベルシフト用回路７５，
７６を設けてもよい。図８（ａ）〜（ｃ）は、図７のＳ
ＣＦＬ回路中の定電流源回路部１６０，１７７，１７８
の動作を説明するための図である。図８（ａ）は図３に
示す従来の定電流源回路部３０の回路図、図８（ｂ）は
本参考例の図７に示す定電流源回路部１６０，１７７，
１７８の回路図、及び図８（ｃ）は同図（ｂ）の等価回
路図である。図８（ａ）のＦＥＴａは、図３のＦＥＴ３
１，４５ａ，４６ａに対応する。図８（ｂ）のＦＥＴａ
とＦＥＴｂは、図７のＦＥＴ１６１と１６２、ＦＥＴ１
７７ａとＦＥＴ１７７ｂ、及びＦＥＴ１７８ａとＦＥＴ
１７８ｂにそれぞれ対応する。ＦＥＴａとＦＥＴｂのゲ
ート幅、ゲート長、及び閾値電圧は等しい。
ａ，１７７ｂ，１７８ａ，１７８ｂのゲートは、他の固
定電位に接続してもよい。また、ＦＥＴ７３，７４のソ
ース側に、図６のような出力レベルシフト用回路７５，
７６を設けてもよい。図８（ａ）〜（ｃ）は、図７のＳ
ＣＦＬ回路中の定電流源回路部１６０，１７７，１７８
の動作を説明するための図である。図８（ａ）は図３に
示す従来の定電流源回路部３０の回路図、図８（ｂ）は
本参考例の図７に示す定電流源回路部１６０，１７７，
１７８の回路図、及び図８（ｃ）は同図（ｂ）の等価回
路図である。図８（ａ）のＦＥＴａは、図３のＦＥＴ３
１，４５ａ，４６ａに対応する。図８（ｂ）のＦＥＴａ
とＦＥＴｂは、図７のＦＥＴ１６１と１６２、ＦＥＴ１
７７ａとＦＥＴ１７７ｂ、及びＦＥＴ１７８ａとＦＥＴ
１７８ｂにそれぞれ対応する。ＦＥＴａとＦＥＴｂのゲ
ート幅、ゲート長、及び閾値電圧は等しい。
【００２６】図８（ｂ）のｊはＦＥＴ１６１，１７７
ａ，１７８ａのドレイン、ｋはＦＥＴ１６１，１７７
ａ，１７８ａのソース（即ち、ＦＥＴ１６２，１７７
ｂ，１７８ｂのドレイン）、及びｍは図７の電源電圧Ｖ
ＳＳにそれぞれ対応する。説明の簡単化のために、ドレ
インｊ・ソースｋ間の電圧をＶjk、ドレインｊ・ソース
ｋ間のドレイン電流をＩjk、ソースｋ・電源電位ｍ間の
電圧をＶkm、及びソースｋ・電源電位ｍ間のドレイン電
流をＩkmとする。例えば、図８（ｂ）のＦＥＴａが飽和
領域で動作している場合を考える。このとき、電流Ｉjk
はＦＥＴａとＦＥＴｂのドレイン電流となる。ＦＥＴｂ
が飽和領域で動作しているとすると、ＦＥＴａのゲート
・ソース間電圧はＦＥＴｂのゲート・ソース間電圧より
小さく、該ＦＥＴａのドレイン電流ＩjkよりもＦＥＴｂ
のドレイン電流Ｉkmの方が大きくなり、電流連続性が成
立しなくなる。従って、ＦＥＴｂは不飽和領域で動作す
る。この結果、図８（ｂ）のＦＥＴｂを、図８（ｃ）の
ように近似的に抵抗Ｒに置き換えて考えることができ
る。
ａ，１７８ａのドレイン、ｋはＦＥＴ１６１，１７７
ａ，１７８ａのソース（即ち、ＦＥＴ１６２，１７７
ｂ，１７８ｂのドレイン）、及びｍは図７の電源電圧Ｖ
ＳＳにそれぞれ対応する。説明の簡単化のために、ドレ
インｊ・ソースｋ間の電圧をＶjk、ドレインｊ・ソース
ｋ間のドレイン電流をＩjk、ソースｋ・電源電位ｍ間の
電圧をＶkm、及びソースｋ・電源電位ｍ間のドレイン電
流をＩkmとする。例えば、図８（ｂ）のＦＥＴａが飽和
領域で動作している場合を考える。このとき、電流Ｉjk
はＦＥＴａとＦＥＴｂのドレイン電流となる。ＦＥＴｂ
が飽和領域で動作しているとすると、ＦＥＴａのゲート
・ソース間電圧はＦＥＴｂのゲート・ソース間電圧より
小さく、該ＦＥＴａのドレイン電流ＩjkよりもＦＥＴｂ
のドレイン電流Ｉkmの方が大きくなり、電流連続性が成
立しなくなる。従って、ＦＥＴｂは不飽和領域で動作す
る。この結果、図８（ｂ）のＦＥＴｂを、図８（ｃ）の
ように近似的に抵抗Ｒに置き換えて考えることができ
る。
【００２７】次に、図８（ｃ）の動作を説明する。例え
ば、図８（ｃ）の回路の電圧変動により、ドレインｊの
電圧が上昇したとする。このとき、ＦＥＴａのドレイン
・ソース間電圧Ｖjkが上昇するために、該ＦＥＴａのド
レイン電流Ｉjkが増加する。ところが、抵抗Ｒにドレイ
ン電流Ｉjkが流れると、ソースｋの電位が上昇する。そ
のため、ＦＥＴａのゲート・ソース間電圧が減少し、ド
レイン電流Ｉjkが減少する。つまり、図８（ｂ）の回路
において、ＦＥＴｂは抵抗Ｒで、帰還抵抗として動作す
る。従って、図８（ｂ）の定電流源回路部において、ド
レイン電圧変動に対するドレイン電流の変動は、従来の
定電流源回路部を示す図８（ａ）のドレイン電流の変動
よりも減少する。図８（ｂ）のＦＥＴｂの代わりに、２
個以上のＦＥＴを直列接続してその段数を増加させる
と、図８（ｃ）の回路において、帰還抵抗の抵抗値を増
加させた場合と同様の効果が生じ、これにより、ドレイ
ン電圧変動に対するドレイン電流の変動がさらに減少す
る。次の表１に、図８（ａ）に示す従来の定電流源回路
部と図８（ｂ）に示す本参考例の定電流源回路部におい
てドレインｊ・電源電位ｍ間の電圧Ｖjmを２Ｖから３Ｖ
にしたときのそのドレイン側の電流Ｉjmの電流増加率Δ
Ｉを示す。このシミュレーションに用いたＦＥＴのゲー
ト幅は９．１μｍ、ゲート長は０．５μｍである。
ば、図８（ｃ）の回路の電圧変動により、ドレインｊの
電圧が上昇したとする。このとき、ＦＥＴａのドレイン
・ソース間電圧Ｖjkが上昇するために、該ＦＥＴａのド
レイン電流Ｉjkが増加する。ところが、抵抗Ｒにドレイ
ン電流Ｉjkが流れると、ソースｋの電位が上昇する。そ
のため、ＦＥＴａのゲート・ソース間電圧が減少し、ド
レイン電流Ｉjkが減少する。つまり、図８（ｂ）の回路
において、ＦＥＴｂは抵抗Ｒで、帰還抵抗として動作す
る。従って、図８（ｂ）の定電流源回路部において、ド
レイン電圧変動に対するドレイン電流の変動は、従来の
定電流源回路部を示す図８（ａ）のドレイン電流の変動
よりも減少する。図８（ｂ）のＦＥＴｂの代わりに、２
個以上のＦＥＴを直列接続してその段数を増加させる
と、図８（ｃ）の回路において、帰還抵抗の抵抗値を増
加させた場合と同様の効果が生じ、これにより、ドレイ
ン電圧変動に対するドレイン電流の変動がさらに減少す
る。次の表１に、図８（ａ）に示す従来の定電流源回路
部と図８（ｂ）に示す本参考例の定電流源回路部におい
てドレインｊ・電源電位ｍ間の電圧Ｖjmを２Ｖから３Ｖ
にしたときのそのドレイン側の電流Ｉjmの電流増加率Δ
Ｉを示す。このシミュレーションに用いたＦＥＴのゲー
ト幅は９．１μｍ、ゲート長は０．５μｍである。
【００２８】
【表１】 表１からも明らかなように、ドレイン電流Ｉjmの電流増
加率ΔＩは、従来の定電流源回路部に比較して、約１／
５に減少していることがわかる。以上のように、本参考
例では、定電流源回路部１６０，１７７，１７８を複数
の定電流源用ＦＥＴを直列接続した多段構造にしたの
で、電源電圧ＶＳＳの変動等により、該定電流源回路部
１６０，１７７，１７８のドレイン側の電源電圧が変動
して定電流源用ＦＥＴ１６１，１７７ａ，１７８ａのド
レイン・ソース間電圧の電圧変動が生じても、電流の変
動が抑制されるので、信号の伝達遅延時間の変動が著し
く減少する。又、定電流源用ＦＥＴ１６１，１６２，１
７７ａ，１７７ｂ，１７８ａ，１７８ｂのゲート長を、
スイッチング用ＦＥＴ５５，５６のゲート長より長くす
れば、定電流源特性が改善され、電源電圧ＶＳＳの変動
等による電流の変動率が小さくなり、出力波形特性も良
好になる。
加率ΔＩは、従来の定電流源回路部に比較して、約１／
５に減少していることがわかる。以上のように、本参考
例では、定電流源回路部１６０，１７７，１７８を複数
の定電流源用ＦＥＴを直列接続した多段構造にしたの
で、電源電圧ＶＳＳの変動等により、該定電流源回路部
１６０，１７７，１７８のドレイン側の電源電圧が変動
して定電流源用ＦＥＴ１６１，１７７ａ，１７８ａのド
レイン・ソース間電圧の電圧変動が生じても、電流の変
動が抑制されるので、信号の伝達遅延時間の変動が著し
く減少する。又、定電流源用ＦＥＴ１６１，１６２，１
７７ａ，１７７ｂ，１７８ａ，１７８ｂのゲート長を、
スイッチング用ＦＥＴ５５，５６のゲート長より長くす
れば、定電流源特性が改善され、電源電圧ＶＳＳの変動
等による電流の変動率が小さくなり、出力波形特性も良
好になる。
【００２９】なお、本発明では、上記実施例及び参考例
の外に、例えば次のような変形例もある。 （ａ） 図１、図５、図６において、定電流源回路部６
０，６０Ａ，７７，７８内のＦＥＴ６２，６３，７７
ａ，７７ｂ，７８ａ，７８ｂのゲート長を、差動増幅回
路５０内のＦＥＴ５５，５６のゲート長より長くする。
ＳＣＦＬ回路の動作速度を律則するのは、差動増幅回路
５０内のＦＥＴ５５，５６である。このＦＥＴ５５，５
６は、ゲート長が短い程、動作が高速になる。これに対
し、定電流源回路部６０，６０Ａ，７７，７８内のＦＥ
Ｔ６２，６３，７７ａ，７７ｂ，７８ａ，７８ｂは、動
作速度を律則しない。これらのＦＥＴ６２，６３，…で
は、ゲート長が短くなる程、ドレインコンダクタンスｇ
D が増加し、該ＦＥＴの飽和（定）電流源特性が劣化す
る。そこで、ＦＥＴ６２，６３，…のゲート長を長くす
ることにより、ドレインコンダクタンスｇD が減少し、
さらに定電流源回路部６０，６０Ａ，７７，７８の定電
流源特性が改善される。 （ｂ） 図１、図５、図６、図７において、差動増幅回
路５０内に２対以上のスイッチング用ＦＥＴを設けて多
入力回路構成にし、インバータ回路以外のＮＯＲ回路や
ＯＲ回路等といった他の論理回路を構成してもよい。 （ｃ） 図１と図７の定電流源回路部６０，１６０を組
合わせ、ＦＥＴ６２、ダイオード６４、及びＦＥＴ１６
１，１６２の直列回路構成にしてもよい。同様に、図５
と図７の定電流源回路部６０Ａ，１６０を組合わせ、Ｆ
ＥＴ１６１，１６２、ＦＥＴ６２、及びダイオード６４
の直列回路構成にしてもよい。この際、出力バッファ回
路１７０内の定電流源回路部１７７，１７８も、前記と
同一の直列回路構成にすることが望ましい。 （ｄ） 図１、図５、図６、図７の定電流源回路６０，
６０Ａ，７７，７８，１６０，１７７，１７８内のＦＥ
Ｔを、ノーマリオン型からノーマリオフ型、あるいはノ
ーマリオン型からノーマリオフ型へ変更してもよい。
の外に、例えば次のような変形例もある。 （ａ） 図１、図５、図６において、定電流源回路部６
０，６０Ａ，７７，７８内のＦＥＴ６２，６３，７７
ａ，７７ｂ，７８ａ，７８ｂのゲート長を、差動増幅回
路５０内のＦＥＴ５５，５６のゲート長より長くする。
ＳＣＦＬ回路の動作速度を律則するのは、差動増幅回路
５０内のＦＥＴ５５，５６である。このＦＥＴ５５，５
６は、ゲート長が短い程、動作が高速になる。これに対
し、定電流源回路部６０，６０Ａ，７７，７８内のＦＥ
Ｔ６２，６３，７７ａ，７７ｂ，７８ａ，７８ｂは、動
作速度を律則しない。これらのＦＥＴ６２，６３，…で
は、ゲート長が短くなる程、ドレインコンダクタンスｇ
D が増加し、該ＦＥＴの飽和（定）電流源特性が劣化す
る。そこで、ＦＥＴ６２，６３，…のゲート長を長くす
ることにより、ドレインコンダクタンスｇD が減少し、
さらに定電流源回路部６０，６０Ａ，７７，７８の定電
流源特性が改善される。 （ｂ） 図１、図５、図６、図７において、差動増幅回
路５０内に２対以上のスイッチング用ＦＥＴを設けて多
入力回路構成にし、インバータ回路以外のＮＯＲ回路や
ＯＲ回路等といった他の論理回路を構成してもよい。 （ｃ） 図１と図７の定電流源回路部６０，１６０を組
合わせ、ＦＥＴ６２、ダイオード６４、及びＦＥＴ１６
１，１６２の直列回路構成にしてもよい。同様に、図５
と図７の定電流源回路部６０Ａ，１６０を組合わせ、Ｆ
ＥＴ１６１，１６２、ＦＥＴ６２、及びダイオード６４
の直列回路構成にしてもよい。この際、出力バッファ回
路１７０内の定電流源回路部１７７，１７８も、前記と
同一の直列回路構成にすることが望ましい。 （ｄ） 図１、図５、図６、図７の定電流源回路６０，
６０Ａ，７７，７８，１６０，１７７，１７８内のＦＥ
Ｔを、ノーマリオン型からノーマリオフ型、あるいはノ
ーマリオン型からノーマリオフ型へ変更してもよい。
【００３０】
【発明の効果】以上詳細に説明したように、第１及び第
２の発明によれば、定電流源回路部を、制御用ＦＥＴ、
ダイオード、及び定電流源用ＦＥＴの直列回路で構成し
たので、該制御用ＦＥＴをゲート制御する制御信号がノ
イズや、あるいは該制御信号を生成する制御回路の出力
インピーダンスの変化等で、不安定となっても、電流導
通時の電流変動を小さくでき、出力振幅の変動を減少で
きる。
２の発明によれば、定電流源回路部を、制御用ＦＥＴ、
ダイオード、及び定電流源用ＦＥＴの直列回路で構成し
たので、該制御用ＦＥＴをゲート制御する制御信号がノ
イズや、あるいは該制御信号を生成する制御回路の出力
インピーダンスの変化等で、不安定となっても、電流導
通時の電流変動を小さくでき、出力振幅の変動を減少で
きる。
【００３１】第３の発明によれば、制御用ＦＥＴ及び定
電流源用ＦＥＴのゲート長を、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、定電流源回路部の定電流源特性を改
善できる。第４の発明によれば、出力バッファ回路を、
出力バッファ用ＦＥＴ、及び定電流源回路部等で構成し
たので、該定電流源回路部により、該定電流源回路部の
電流導通時におけるノイズ等による制御信号のレベルが
不安定となった場合、該定電流源回路部を流れる電流の
変化が抑制され、出力信号の振幅が一定となる。
電流源用ＦＥＴのゲート長を、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、定電流源回路部の定電流源特性を改
善できる。第４の発明によれば、出力バッファ回路を、
出力バッファ用ＦＥＴ、及び定電流源回路部等で構成し
たので、該定電流源回路部により、該定電流源回路部の
電流導通時におけるノイズ等による制御信号のレベルが
不安定となった場合、該定電流源回路部を流れる電流の
変化が抑制され、出力信号の振幅が一定となる。
【００３２】第５及び第６の発明によれば、定電流源回
路部を、制御用ＦＥＴ、ダイオード、及び複数の定電流
源用ＦＥＴの直列回路で構成したので、ノイズ等による
制御信号の変動や、電源電位の変動等により、該定電流
源回路部を流れる電流が変動しても、それが抑制され、
該定電流源回路部の定電流源特性を抑制できる。そのた
め、出力信号の振幅が一定になり、さらに信号の伝達遅
延時間を一定にできる。
路部を、制御用ＦＥＴ、ダイオード、及び複数の定電流
源用ＦＥＴの直列回路で構成したので、ノイズ等による
制御信号の変動や、電源電位の変動等により、該定電流
源回路部を流れる電流が変動しても、それが抑制され、
該定電流源回路部の定電流源特性を抑制できる。そのた
め、出力信号の振幅が一定になり、さらに信号の伝達遅
延時間を一定にできる。
【００３３】第７の発明によれば、制御用ＦＥＴ及び定
電流源用ＦＥＴのゲート長は、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、該定電流源回路部における定電流源
特性をより改善できる。第８の発明によれば、出力バッ
ファ回路を、出力バッファ用ＦＥＴ、及び定電流源回路
部等で構成したので、該定電流源回路部を流れる電流の
変動が抑制され、出力振幅の変動を減少できると共に、
信号の伝達遅延時間を一定にでき、良好な出力波形を得
ることができる。第９の発明によれば、出力レベルシフ
ト用回路を設けたので、出力振幅レベルを一定の値に設
定することができる。
電流源用ＦＥＴのゲート長は、スイッチング用ＦＥＴの
ゲート長より長くしたので、該ＦＥＴのドレインコンダ
クタンスが減少し、該定電流源回路部における定電流源
特性をより改善できる。第８の発明によれば、出力バッ
ファ回路を、出力バッファ用ＦＥＴ、及び定電流源回路
部等で構成したので、該定電流源回路部を流れる電流の
変動が抑制され、出力振幅の変動を減少できると共に、
信号の伝達遅延時間を一定にでき、良好な出力波形を得
ることができる。第９の発明によれば、出力レベルシフ
ト用回路を設けたので、出力振幅レベルを一定の値に設
定することができる。
【図１】本発明の第１の実施例を示すＳＣＦＬ回路の回
路図である。
路図である。
【図２】従来のＳＣＦＬ回路の回路図である。
【図３】従来の他のＳＣＦＬ回路の回路図である。
【図４】図１と図２の制御電圧−ドレイン電流特性図で
ある。
ある。
【図５】本発明の第２の実施例を示すＳＣＦＬ回路の回
路図である。
路図である。
【図６】本発明の第３の実施例を示すＳＣＦＬ回路の回
路図である。
路図である。
【図７】本発明の参考例を示すＳＣＦＬ回路の回路図で
ある。
ある。
【図８】図７の定電流源回路部の動作説明図である。
５０ 差動増幅回路 ５５，５６ スイッチング用ＦＥＴ ５９ 共通ノード ６０，６０Ａ，７７，７８，１６０，１７７，１７８
定電流源回路部 ６２，７７ａ，７８ａ，１７７ａ，１７８ａ
制御用ＦＥＴ ６３，７７ｂ，７８ｂ，１６１，１６２，１７７ｂ，１
７８ｂ 定電流源用ＦＥＴ ６４，７７ｃ，７８ｃ ダイオード ７０，１７０ 出力バッファ回路 ７３，７４ 出力バッファ用ＦＥＴ ７５，７６ 出力レベルシフト用回路 ＣＳ１０ 制御信号 Ｑ１１，Ｑ１２ 出力信号 Ｓi １１，Ｓi １２ 入力信号 Ｓo １１，Ｓo １２ 出力信号 ＶＤＤ 高電位側の電源電位（第１の
電源電位） ＶＧ 接地電位（第１の電源電位） ＶＳＳ 低電位側の電源電位（第２の
電源電位）
定電流源回路部 ６２，７７ａ，７８ａ，１７７ａ，１７８ａ
制御用ＦＥＴ ６３，７７ｂ，７８ｂ，１６１，１６２，１７７ｂ，１
７８ｂ 定電流源用ＦＥＴ ６４，７７ｃ，７８ｃ ダイオード ７０，１７０ 出力バッファ回路 ７３，７４ 出力バッファ用ＦＥＴ ７５，７６ 出力レベルシフト用回路 ＣＳ１０ 制御信号 Ｑ１１，Ｑ１２ 出力信号 Ｓi １１，Ｓi １２ 入力信号 Ｓo １１，Ｓo １２ 出力信号 ＶＤＤ 高電位側の電源電位（第１の
電源電位） ＶＧ 接地電位（第１の電源電位） ＶＳＳ 低電位側の電源電位（第２の
電源電位）
Claims (9)
- 【請求項１】 第１の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され制御信号によって
オン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続されたレベ
ルシフト用ダイオードと、 ドレインが前記レベルシフト用ダイオードのカソードに
接続され、ゲートが固定電位又はソースに接続されその
ソースが前記第２の電源電位に接続された定電流源用Ｆ
ＥＴとで、 構成したことを特徴とする半導体論理回路。 - 【請求項２】 第１の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され、ゲートが固定電
位又はソースに接続された定電流源用ＦＥＴと、 ドレインが前記定電流源用ＦＥＴのソースに接続され制
御信号によってオン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続され、カソ
ードが前記第２の電源電位に接続されたレベルシフト用
ダイオードとで、 構成したことを特徴とする半導体論理回路。 - 【請求項３】 前記制御用ＦＥＴ及び定電流源用ＦＥＴ
のゲート長は、前記スイッチング用ＦＥＴのゲート長よ
り長くしたことを特徴とする請求項１又は２記載の半導
体論理回路。 - 【請求項４】 請求項１，２又は３記載の差動増幅回路
及び定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第１の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用ＦＥＴと、 前記出力バッファ用ＦＥＴと第２の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。 - 【請求項５】 第１の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備えた半導体論理回路において、 前記定電流源回路部は、 ドレインが前記共通ノードに接続され制御信号によって
オン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続されたレベ
ルシフト用ダイオードと、 前記レベルシフト用ダイオードのカソードと前記第２の
電源電位との間に直列接続され各ゲートが固定電位又は
該第２の電源電位に共通接続された複数の定電流源用Ｆ
ＥＴとで、 構成したことを特徴とする半導体論理回路。 - 【請求項６】 第１の電源電位に接続された一対の負荷
抵抗と共通ノードとの間に接続され相補的な一対又は複
数対の入力信号をスイッチング用ＦＥＴのオン，オフ動
作により差動増幅して相補的な信号を出力する差動増幅
回路と、 前記共通ノードと第２の電源電位との間に接続された定
電流源回路部とを、備 えた半導体論理回路において、 前記定電流源回路部は、 前記共通ノードと定電流ノードとの間に直列接続され各
ゲートが固定電位又は該定電流ノードに共通接続された
複数の定電流源用ＦＥＴと、 ドレインが前記定電流ノードに接続され制御信号によっ
てオン，オフ動作する制御用ＦＥＴと、 アノードが前記制御用ＦＥＴのソースに接続され、カソ
ードが前記第２の電源電位に接続されたレベルシフト用
ダイオードとで、 構成したことを特徴とする半導体論理回路。 - 【請求項７】 前記制御用ＦＥＴ及び定電流源用ＦＥＴ
のゲート長は、前記スイッチング用ＦＥＴのゲート長よ
り長くしたことを特徴とする請求項５又は６記載の半導
体論理回路。 - 【請求項８】 請求項５，６又は７記載の差動増幅回路
及び定電流源回路部と、 前記差動増幅回路の出力を駆動して出力する出力バッフ
ァ回路とを備え、 前記出力バッファ回路は、 第１の電源電位に接続され前記差動増幅回路の出力によ
ってゲート制御される出力バッファ用ＦＥＴと、 前記出力バッファ用ＦＥＴと第２の電源電位との間に直
列接続され前記定電流源回路部と同一回路構成の定電流
源回路部とを、 有することを特徴とする半導体論理回路。 - 【請求項９】 請求項４又は８記載の出力バッファ回路
内に、前記出力バッファ用ＦＥＴの出力レベルをシフト
する出力レベルシフト用回路を、設けたことを特徴とす
る半導体論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293342A JP2886008B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4293342A JP2886008B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06152385A JPH06152385A (ja) | 1994-05-31 |
| JP2886008B2 true JP2886008B2 (ja) | 1999-04-26 |
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ID=17793565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4293342A Expired - Fee Related JP2886008B2 (ja) | 1992-10-30 | 1992-10-30 | 半導体論理回路 |
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| Country | Link |
|---|---|
| JP (1) | JP2886008B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2009096192A1 (ja) * | 2008-01-31 | 2011-05-26 | パナソニック株式会社 | バッファ回路及びそれを備えたイメージセンサチップ並びに撮像装置 |
-
1992
- 1992-10-30 JP JP4293342A patent/JP2886008B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06152385A (ja) | 1994-05-31 |
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