JPH0197010A - クロツクデユーテイ補正回路 - Google Patents
クロツクデユーテイ補正回路Info
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- JPH0197010A JPH0197010A JP25350487A JP25350487A JPH0197010A JP H0197010 A JPH0197010 A JP H0197010A JP 25350487 A JP25350487 A JP 25350487A JP 25350487 A JP25350487 A JP 25350487A JP H0197010 A JPH0197010 A JP H0197010A
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- JP
- Japan
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- inverter
- output
- clock
- type mos
- input
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Links
- 230000007423 decrease Effects 0.000 abstract description 11
- 230000003247 decreasing effect Effects 0.000 abstract 4
- 238000010586 diagram Methods 0.000 description 9
- 230000000694 effects Effects 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000000630 rising effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/156—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern
- H03K5/1565—Arrangements in which a continuous pulse train is transformed into a train having a desired pattern the output pulses having a constant duty cycle
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- Physics & Mathematics (AREA)
- Nonlinear Science (AREA)
- Pulse Circuits (AREA)
- Manipulation Of Pulses (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路の入力バッファ回路に係シ、特
にこの入力バッファ回路におけるクロックデユーティ補
正回路に関するものである。
にこの入力バッファ回路におけるクロックデユーティ補
正回路に関するものである。
従来の入力バッファ回路の一例を第４図に示し説明する
。
。
図において、２１はディジタル、クロックが印加される
入力端子、２２は０ＭＯＳインバータ、２３は内部回路
である。第５図は第４図の入出力波形の説明図で、錯は
入力端子２１に印加される入力信号の波形を示したもの
であシ、（ｂ）はＣＭＯＳインバータ２２の出力波形を
示したものである。
入力端子、２２は０ＭＯＳインバータ、２３は内部回路
である。第５図は第４図の入出力波形の説明図で、錯は
入力端子２１に印加される入力信号の波形を示したもの
であシ、（ｂ）はＣＭＯＳインバータ２２の出力波形を
示したものである。
そして、入力端子２１から入力されたディジタル、クロ
ック（第５図（ａ）参照）がＣＭＯＳインバータ２２に
より波形整形され（第５図（ｂ）参照）て内部回路２３
に入力される。すなわち、寄生容量などの影響を受けて
、立上り特性、立下シ特性の劣化したパルスが入力され
た場合、ＣＭＯＳインバータ１２によシ、立上シ特性、
立下り特性を改善するものである。
ック（第５図（ａ）参照）がＣＭＯＳインバータ２２に
より波形整形され（第５図（ｂ）参照）て内部回路２３
に入力される。すなわち、寄生容量などの影響を受けて
、立上り特性、立下シ特性の劣化したパルスが入力され
た場合、ＣＭＯＳインバータ１２によシ、立上シ特性、
立下り特性を改善するものである。
上述した従来の入力バッファ回路では、入力パルスの立
上シあるいは立下シ部分の傾斜は改善されるものの、入
力パルスのデユーティの改善効果がないという問題点が
あった。
上シあるいは立下シ部分の傾斜は改善されるものの、入
力パルスのデユーティの改善効果がないという問題点が
あった。
本発明のクロックデユーティ補正回路は、入力のクロッ
クをゲート入力としドレインを第１の電源に接続する第
１のＮ型ＭＯＳ）ランジスタと、この第１のＮ型ＭＯＳ
）、ｉ’ンジスタのソースにドレインを接続しソースを
第２の電源に接続する第２のＮ型ＭＯＳ）ランジスタと
、上記第１のＮ型ＭＯＳ）ランジスタのソースと上記第
２のＮ型ＭＯＳ）ランジスタのドレインを共通入力とす
る第１のインバータと、このｔｐＪｌのインバータの出
力を入力とする第２のインバータと、この第２のインバ
ータの出力を入力とするローパスフィルタとを備え、こ
のローパスフィルタの出力を上記第２のＮ型ＭＯＳトラ
ンジスタのゲートに接続し、上記Ｗ１１のインバータの
出力を内部回路のクロック信号として供給するようにし
たものである。
クをゲート入力としドレインを第１の電源に接続する第
１のＮ型ＭＯＳ）ランジスタと、この第１のＮ型ＭＯＳ
）、ｉ’ンジスタのソースにドレインを接続しソースを
第２の電源に接続する第２のＮ型ＭＯＳ）ランジスタと
、上記第１のＮ型ＭＯＳ）ランジスタのソースと上記第
２のＮ型ＭＯＳ）ランジスタのドレインを共通入力とす
る第１のインバータと、このｔｐＪｌのインバータの出
力を入力とする第２のインバータと、この第２のインバ
ータの出力を入力とするローパスフィルタとを備え、こ
のローパスフィルタの出力を上記第２のＮ型ＭＯＳトラ
ンジスタのゲートに接続し、上記Ｗ１１のインバータの
出力を内部回路のクロック信号として供給するようにし
たものである。
まな、本発明の別の発明によるクロックデユーティ補正
回路は、入力のクロックをゲート入力としドレインを第
２の電源に接続する第１のＰ形ＭＯＳ）ランジスタと、
この第１のＰＭ１ＭＯＳ）ランジスタのソースにドレイ
ンを接続しソースを第１の電源に接続する第２のＰ型Ｍ
ＯＳ）ランクｘりと、・・上記第１のＰ型ＭＯＳ）ラン
ジスタのソースと上記第２のＰ型ＭＯＳ）ランジスタの
ドレイ／を共通入力とする第１のインバータと、この第
１のインバータの出力を入力とする第２のインバータと
、この第２のインバータの出力を入力とするローパスフ
ィルタとを備え、このローパスフィルタの出力を上記第
２ＰｆｉＭＯＳ）ランジスタのゲートに接続し、上記第
１のインバータの出力を内部回路のクロック信号として
供給するようにしたものである。
回路は、入力のクロックをゲート入力としドレインを第
２の電源に接続する第１のＰ形ＭＯＳ）ランジスタと、
この第１のＰＭ１ＭＯＳ）ランジスタのソースにドレイ
ンを接続しソースを第１の電源に接続する第２のＰ型Ｍ
ＯＳ）ランクｘりと、・・上記第１のＰ型ＭＯＳ）ラン
ジスタのソースと上記第２のＰ型ＭＯＳ）ランジスタの
ドレイ／を共通入力とする第１のインバータと、この第
１のインバータの出力を入力とする第２のインバータと
、この第２のインバータの出力を入力とするローパスフ
ィルタとを備え、このローパスフィルタの出力を上記第
２ＰｆｉＭＯＳ）ランジスタのゲートに接続し、上記第
１のインバータの出力を内部回路のクロック信号として
供給するようにしたものである。
本発明においては、入力クロックの変動などにより、第
１のＭＯＳ ｌ−ランジスタのソースと第２のＭＯＳ
）ランジスタのドレインを共通入力とするインバータ
の出力クロックのデユーティが平衡状態よシ増加した場
合には、第２のＭＯＳトランジスタのゲート電位Ｖｄは
デユーデイの増加に応じて下降するのでレベルシフト電
圧Ｖａ−Ｖｅ４減少する。この結果、ソースフォロワの
出力電位は平衡状態よシ上昇するので、上記インバータ
の出力のクロツクデエーテイが減少し、平衡状態に復帰
するように帰還が働く。
１のＭＯＳ ｌ−ランジスタのソースと第２のＭＯＳ
）ランジスタのドレインを共通入力とするインバータ
の出力クロックのデユーティが平衡状態よシ増加した場
合には、第２のＭＯＳトランジスタのゲート電位Ｖｄは
デユーデイの増加に応じて下降するのでレベルシフト電
圧Ｖａ−Ｖｅ４減少する。この結果、ソースフォロワの
出力電位は平衡状態よシ上昇するので、上記インバータ
の出力のクロツクデエーテイが減少し、平衡状態に復帰
するように帰還が働く。
逆に上記インバータの出力クロックのデユーティが平衡
状態より減少した場合には、上記第２のＭＯＳ ）ラン
ジスタのゲート電位Ｖｄはデユーティの減少に応じて上
昇するので、レベルシフ）電圧Ｖａ−Ｗｅが増加する。
状態より減少した場合には、上記第２のＭＯＳ ）ラン
ジスタのゲート電位Ｖｄはデユーティの減少に応じて上
昇するので、レベルシフ）電圧Ｖａ−Ｗｅが増加する。
この結果、ソースフォロワの出力電位は平衡状態より下
降するので、上記インバータの出力のクロツクデエーテ
イが増加し、平衡状態に復帰するように帰還が働く。
降するので、上記インバータの出力のクロツクデエーテ
イが増加し、平衡状態に復帰するように帰還が働く。
以下、図面に基づさ本発明の実施例を詳細に説明する。
第１図は本発明によるクロックデユーティ補正回路の一
実施例を示す回路図である。
実施例を示す回路図である。
図において、１は入力のクロックが印加される入力端子
、２はこの入力端子１からの入力のクロツクをゲート入
力としドレインを正電源ＶＤＤに接続するＮｆｉＭＯＳ
）ランジスタ、３はこのＮ型ＭＯＳ ）ランジスタ２
のソースにドレインを接続しソースを負電源ＶＨに接続
するＮ型ＭＯＳ ）ランジスタ、４はＮ型ＭＯＳ ト
ランジスタ２のソースとＮｆｉＭＯＳ）ランジスタ３の
ドレインを共通入力とするインバータ、５はこのインバ
ータ４の出力を入力とするインバータ、６はこのインバ
ータ５の出力を入力とするローパスフィルタである。（
−して、このローパスフィルタ６の出力をＮ型ＭＯＳ
）ランジスタ３のゲートに接続し、インバータ４の出力
を内部回路７のクロック信号として供給するように構成
されている。
、２はこの入力端子１からの入力のクロツクをゲート入
力としドレインを正電源ＶＤＤに接続するＮｆｉＭＯＳ
）ランジスタ、３はこのＮ型ＭＯＳ ）ランジスタ２
のソースにドレインを接続しソースを負電源ＶＨに接続
するＮ型ＭＯＳ ）ランジスタ、４はＮ型ＭＯＳ ト
ランジスタ２のソースとＮｆｉＭＯＳ）ランジスタ３の
ドレインを共通入力とするインバータ、５はこのインバ
ータ４の出力を入力とするインバータ、６はこのインバ
ータ５の出力を入力とするローパスフィルタである。（
−して、このローパスフィルタ６の出力をＮ型ＭＯＳ
）ランジスタ３のゲートに接続し、インバータ４の出力
を内部回路７のクロック信号として供給するように構成
されている。
第２図は第１図の動作説明に供する各部の動作波形を示
す説明図で、（ａ）は入力端子１に印加されクロックの
波形を示したものであり、ｏ３）はインバータ４０出力
すの波形、第２図（ａ）における（ｅ）は６点の波形、
すなわち、Ｎ凰ＭＯＳ）ランジスタ２およびＮ型ＭＯＳ
）ランジスタ３のソースフォロワの出力波形を示した
ものである。そして、ｖａおよびＶｅはａ点および６点
の電圧を示し、Ｖｔｈはインバータ４のスレッショルド
電圧を示す。
す説明図で、（ａ）は入力端子１に印加されクロックの
波形を示したものであり、ｏ３）はインバータ４０出力
すの波形、第２図（ａ）における（ｅ）は６点の波形、
すなわち、Ｎ凰ＭＯＳ）ランジスタ２およびＮ型ＭＯＳ
）ランジスタ３のソースフォロワの出力波形を示した
ものである。そして、ｖａおよびＶｅはａ点および６点
の電圧を示し、Ｖｔｈはインバータ４のスレッショルド
電圧を示す。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、入力クロックとして第２図（ａ）に示すような波
形（＆）の信号が入力されるとする。第２図（ａ）の波
形（ｅ）はＮ型ＭＯＳ トランジスタ２およびＮ型ＭＯ
Ｓトランジスタ３のソースフオロアの出力であるから、
基本的に波形（ａ）をＶＳＳ方向にレベルシフトした波
形となる。この場合のレベルシフト電圧Ｖａ−ＶｅはＮ
型ＭＯＳ ）ランジスタ２のゲート・ソース間電圧■ｇ
８によシ決定される。そして、Ｎ型ＭＯＳ）ランジスタ
２．３にＭＯＳ）ランジスタの電流式を適用すると、 ただし、Ｉｄ、：Ｎ型ＭＯＳ）ランジスタ２，３のドレ
イン・ソース間電流 Ｗｌ ＊ Ｌｌ ： Ｎ型ＭＯＳ）ランジスタ２のゲー
ト幅／ゲート長 踊、Ｌｌ ： Ｎ型ＭＯＳ トランジスタ３のゲート幅
／ゲート長 ■ｇ８１：Ｎ型ＭＯＳトラ７ジスタ２のゲートーソース
間電圧（Ｖｇ３ｉ ＝Ｖａ−Ｖｅ） Ｖ、１：Ｎ型ＭＯＳ ）ランジスタ３のゲート電位 ＶＴＮＩ ｔ ＶＴＮ２ ： ＮｆｉＭＯＳ） −ｙ
ンシスＩｔ ２ 。
形（＆）の信号が入力されるとする。第２図（ａ）の波
形（ｅ）はＮ型ＭＯＳ トランジスタ２およびＮ型ＭＯ
Ｓトランジスタ３のソースフオロアの出力であるから、
基本的に波形（ａ）をＶＳＳ方向にレベルシフトした波
形となる。この場合のレベルシフト電圧Ｖａ−ＶｅはＮ
型ＭＯＳ ）ランジスタ２のゲート・ソース間電圧■ｇ
８によシ決定される。そして、Ｎ型ＭＯＳ）ランジスタ
２．３にＭＯＳ）ランジスタの電流式を適用すると、 ただし、Ｉｄ、：Ｎ型ＭＯＳ）ランジスタ２，３のドレ
イン・ソース間電流 Ｗｌ ＊ Ｌｌ ： Ｎ型ＭＯＳ）ランジスタ２のゲー
ト幅／ゲート長 踊、Ｌｌ ： Ｎ型ＭＯＳ トランジスタ３のゲート幅
／ゲート長 ■ｇ８１：Ｎ型ＭＯＳトラ７ジスタ２のゲートーソース
間電圧（Ｖｇ３ｉ ＝Ｖａ−Ｖｅ） Ｖ、１：Ｎ型ＭＯＳ ）ランジスタ３のゲート電位 ＶＴＮＩ ｔ ＶＴＮ２ ： ＮｆｉＭＯＳ） −ｙ
ンシスＩｔ ２ 。
３のスレッショルド電圧
で表わされる。この（１） 、 （２）式よシ・・・・
・・ （３） となシ、この（３）式よシレベルシフト電圧Ｖａ−Ｗｅ
はトランジスタサイズＷ！／’Ｌ、 、 Ｗ２／、
およびＮ型ＭＯＳ トランジスタ２，３のスレッショル
ド電圧■ＴＮＩ ＊ ＶＴＮ２が一定の条件において、
ｄ点の電圧、すなわち、Ｎ型ＭＯＳ トランジスタ３の
ゲート電位Ｖｄに比例することがわかる。
・・ （３） となシ、この（３）式よシレベルシフト電圧Ｖａ−Ｗｅ
はトランジスタサイズＷ！／’Ｌ、 、 Ｗ２／、
およびＮ型ＭＯＳ トランジスタ２，３のスレッショル
ド電圧■ＴＮＩ ＊ ＶＴＮ２が一定の条件において、
ｄ点の電圧、すなわち、Ｎ型ＭＯＳ トランジスタ３の
ゲート電位Ｖｄに比例することがわかる。
つぎに、入力クロックはレベルシフトされた後、インバ
ータ４に入力される。そして、このインバータ４のスレ
ッショルド電圧ＶＴＨの変動は、トランジスタサイズを
最適に設計することによシ、上述したレベルシフト電圧
Ｖａ−Ｖｅに比較して十分小さいので、インバータ４の
出力ｂＫ得られるクロックのデユーティはレベルシフＩ
”ｉｌｉ圧Ｖ ａ −Ｖｅに応じて変動する。
ータ４に入力される。そして、このインバータ４のスレ
ッショルド電圧ＶＴＨの変動は、トランジスタサイズを
最適に設計することによシ、上述したレベルシフト電圧
Ｖａ−Ｖｅに比較して十分小さいので、インバータ４の
出力ｂＫ得られるクロックのデユーティはレベルシフＩ
”ｉｌｉ圧Ｖ ａ −Ｖｅに応じて変動する。
そして、インバータ４の出力すに得られる波形の積分値
をインバータ５およびローパスフィルタ６によシ求め、
Ｎ型ＭＯＳ トランジスタ３のゲートに帰還することに
より、上述したレベルシフト電圧を制御すると、インバ
ータ４の出力のクロックデユーティは一定に保たれる。
をインバータ５およびローパスフィルタ６によシ求め、
Ｎ型ＭＯＳ トランジスタ３のゲートに帰還することに
より、上述したレベルシフト電圧を制御すると、インバ
ータ４の出力のクロックデユーティは一定に保たれる。
なお、Ｃはインバータ５の出力である。
すなわち、入力クロックの変動などの要因により、イン
バータ４の出力クロックのデユーティが平衡状態より増
加した場合にはＮ型ＭＯＳ トランジスタ３のゲート
電位Ｖｄはデユーティの増加に応じて下降するので、レ
ベルシフト電圧Ｖａ−ｖｅも減少する。この結果、ソー
スフォロアの出力電位は平衡状態より上昇するので、イ
ンバータ４の出力のクロックデユーティが減少し、平衡
状態に復帰するように帰還が働く。
バータ４の出力クロックのデユーティが平衡状態より増
加した場合にはＮ型ＭＯＳ トランジスタ３のゲート
電位Ｖｄはデユーティの増加に応じて下降するので、レ
ベルシフト電圧Ｖａ−ｖｅも減少する。この結果、ソー
スフォロアの出力電位は平衡状態より上昇するので、イ
ンバータ４の出力のクロックデユーティが減少し、平衡
状態に復帰するように帰還が働く。
逆に、インバータ４の出力クロックのデユーティが平衡
状態より減少した場合には、Ｎ型ＭＯＳトランジスタ３
のゲート電位ｖｄはデユーティの減少に応じて上昇する
ので、レベルシフ）１１圧Ｖａ−Ｗｅが増加する。この
結果、ソースフォロワの出力電位は平衡状態よシ下降す
るので、インバータ４の出力のクロックデユーティが増
加し、平衡状態に復帰するように帰還が働く。
状態より減少した場合には、Ｎ型ＭＯＳトランジスタ３
のゲート電位ｖｄはデユーティの減少に応じて上昇する
ので、レベルシフ）１１圧Ｖａ−Ｗｅが増加する。この
結果、ソースフォロワの出力電位は平衡状態よシ下降す
るので、インバータ４の出力のクロックデユーティが増
加し、平衡状態に復帰するように帰還が働く。
そして、本発明は、入力クロック々どの変動にかかわら
ず、内部回路７に一定のデユーティを有するクロックを
供給することができる。
ず、内部回路７に一定のデユーティを有するクロックを
供給することができる。
第３図は本発明の他の実施例を示す回路図である。
この第３図において第１図と同一符号のものは相当部分
を示し、８は入力のクロックをゲート入力としドレイン
を負電源Ｖ８ＳＫ接続するＰｆｉＭＯＳ）ランジスタ、
９はこのＰ型ＭＯＳ）ランジスタ８のソースにドレイン
を接続しソースを正電源ｖＤＤに接続するＰ型ＭＯＳト
ランジスタ、１０はＰ型ＭＯＳ）ランジスタ８のソース
とＰ型ＭＯＳ）ランジスタ９のドレインを共通入力とす
るインバータ、１１はこのインバータ１０の出力を入力
とするインバータ、１２はこのインバータ１１の出力を
入力とするローパスフィルタである。そして、このロー
パスフィルタ１２の出力をＰ型ＭＯＳトランジスタ９の
ゲートに接続し、インバータ１０の出力を内部回路７の
クロック信号と１−て供給するように＃Ｉ成されている
。
を示し、８は入力のクロックをゲート入力としドレイン
を負電源Ｖ８ＳＫ接続するＰｆｉＭＯＳ）ランジスタ、
９はこのＰ型ＭＯＳ）ランジスタ８のソースにドレイン
を接続しソースを正電源ｖＤＤに接続するＰ型ＭＯＳト
ランジスタ、１０はＰ型ＭＯＳ）ランジスタ８のソース
とＰ型ＭＯＳ）ランジスタ９のドレインを共通入力とす
るインバータ、１１はこのインバータ１０の出力を入力
とするインバータ、１２はこのインバータ１１の出力を
入力とするローパスフィルタである。そして、このロー
パスフィルタ１２の出力をＰ型ＭＯＳトランジスタ９の
ゲートに接続し、インバータ１０の出力を内部回路７の
クロック信号と１−て供給するように＃Ｉ成されている
。
この第３図が第１図と異なる点は、第１図においてＮ型
ＭＯＳ）ランジスタで構成されたソースフォロワを、Ｐ
型ＭＯＳ）ランジスタで構成されたソースフォロワに置
き換えたものモ、その動作番（ついては第４図と同様で
あるので、説明は省略する。
ＭＯＳ）ランジスタで構成されたソースフォロワを、Ｐ
型ＭＯＳ）ランジスタで構成されたソースフォロワに置
き換えたものモ、その動作番（ついては第４図と同様で
あるので、説明は省略する。
以上説明したように、本発明によれば、入力クロックな
どの変動にかかわらず、内部回路に一定のデユーティを
有するクロックを供給することができるという効果があ
る。
どの変動にかかわらず、内部回路に一定のデユーティを
有するクロックを供給することができるという効果があ
る。
第１図は本発明によるクロックデユーティ補正回路の一
実施例を示す回路図、第２図は第１図の動作説明に供す
る各部の動作波形を示す説明図、第３図は本発明の他の
実施例を示す回路図、第４図は従来の入力バッファ回路
の一例を示す構成図、第５図社第４図の入出力波形の説
明図である。 ２．３・・・・Ｎ型ＭＯＳ）ランジスタ、４゜５・・・
−インバータ、６・・・・ロー ハスフィルタ、Ｔφ・
・・内部回路、８，９・・・・Ｐ型ＭＯＳ）ランジスタ
、１０．１１・・・・インバーｐ、１２・・・・ローパ
スフィルタ。 特許出願人 日本電気株式会社
実施例を示す回路図、第２図は第１図の動作説明に供す
る各部の動作波形を示す説明図、第３図は本発明の他の
実施例を示す回路図、第４図は従来の入力バッファ回路
の一例を示す構成図、第５図社第４図の入出力波形の説
明図である。 ２．３・・・・Ｎ型ＭＯＳ）ランジスタ、４゜５・・・
−インバータ、６・・・・ロー ハスフィルタ、Ｔφ・
・・内部回路、８，９・・・・Ｐ型ＭＯＳ）ランジスタ
、１０．１１・・・・インバーｐ、１２・・・・ローパ
スフィルタ。 特許出願人 日本電気株式会社
Claims (2)
- （１）入力のクロックをゲート入力としドレインを第１
の電源に接続する第１のＮ型ＭＯＳトランジスタと、こ
の第１のＮ型ＭＯＳトランジスタのソースにドレインを
接続しソースを第２の電源に接続する第２のＮ型ＭＯＳ
トランジスタと、前記第１のＮ型ＭＯＳトランジスタの
ソースと前記第２のＮ型ＭＯＳトランジスタのドレイン
を共通入力とする第１のインバータと、この第１のイン
バータの出力を入力とする第２のインバータと、この第
２のインバータの出力を入力とするローパスフィルタと
を備え、このローパスフィルタの出力を前記第２のＮ型
ＭＯＳトランジスタのゲートに接続し、前記第１のイン
バータの出力を内部回路のクロック信号として供給する
ようにしたことを特徴とするクロックデューティ補正回
路。 - （２）入力のクロックをゲート入力としドレインを第２
の電源に接続する第１のＰ型ＭＯＳトランジスタと、こ
の第１のＰ型ＭＯＳトランジスタのソースにドレインを
接続しソースを第１の電源に接続する第２のＰ型ＭＯＳ
トランジスタと、前記第１のＰ型ＭＯＳトランジスタの
ソースと前記第２のＰ型ＭＯＳトランジスタのドレイン
を共通入力とする第１のインバータと、この第１のイン
バータの出力を入力とする第２のインバータと、この第
２のインバータの出力を入力とするローパスフィルタと
を備え、このローパスフィルタの出力を前記第２のＰ型
ＭＯＳトランジスタのゲートに接続し、前記第１のイン
バータの出力を内部回路のクロック信号として供給する
ようにしたことを特徴とするクロックデューティ補正回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350487A JPH0197010A (ja) | 1987-10-09 | 1987-10-09 | クロツクデユーテイ補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25350487A JPH0197010A (ja) | 1987-10-09 | 1987-10-09 | クロツクデユーテイ補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0197010A true JPH0197010A (ja) | 1989-04-14 |
Family
ID=17252298
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25350487A Pending JPH0197010A (ja) | 1987-10-09 | 1987-10-09 | クロツクデユーテイ補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0197010A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0715299A (ja) * | 1993-06-24 | 1995-01-17 | Nec Corp | クロック回路 |
| JP2013157660A (ja) * | 2012-01-26 | 2013-08-15 | Fujitsu Ltd | 通信装置 |
| TWI707895B (zh) * | 2016-10-03 | 2020-10-21 | 日商迪愛生股份有限公司 | 半互穿聚合物網型（ｓｅｍｉ-ＩＰＮ）複合物之製造方法 |
-
1987
- 1987-10-09 JP JP25350487A patent/JPH0197010A/ja active Pending
Cited By (3)
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|---|---|---|---|---|
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