JPH0256029A - 汎用レジスタ切換方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概　　要〕 マシン命令で指示される汎用レジスタの切換方式に関し
、 汎用レジスタセットのハードウェア量を最小にし、しか
も領域の変更を高速に行うことが可能な汎用レジスタ切
換方式を提供することを目的とし、主記憶装置から読み
出される命令を解読し、かつデータを入力し、演算した
後、汎用レジスタにセットあるいは前記主記憶装置に転
送することによって処理する中央演算装置において、複
数のモードに対応する複数の領域から構成され、前記各
領域がマシン命令で指示できるレジスタを有する第１の
汎用レジスタセット手段と、前記第１の汎用レジスタセ
ット手段を含む論理分割以外の論理分割内にあり、前記
第１の汎用レジスタセット手段の各領域のレジスタ数に
対応する領域を存し、その各レジスタをマシン命令で指
定できる第２の汎用レジスタセット手段と、前記第１の
汎用レジスタセット手段の各領域を指定し、各モードに
対応した上位アドレスビットをセットするレジスタ群選
択レジスタ手段と、前記第１の汎用レジスタセット手段
の各領域内のレジスタを指定するレジスタ指定信号及び
前記第２の汎用レジスタセット手段の各汎用レジスタセ
ットのレジスタを指定するレジスタ指定信号を含むマシ
ン命令をセットできる命令レジスタ手段と、モード変更
時において、前記レジスタ群選択レジスタ手段の内容を
変更するとともに前記第１の汎用レジスタセット手段の
対応する領域からデータを読み出し、読み出されたデー
タを前記論理分割にある他の論理回路をバイパスし前記
第２の汎用レジスタセット手段の各汎用レジスタセット
に転送する制御手段とを有するように構成する。

〔産業上の利用分野〕

本発明は、情報処理装置の中央演算装置の構成に関し、
更に詳しくはマシン命令で指示される汎用レジスタの切
換方式に関する。

汎用計算機やミニコンピユータ等の中央演算装置におい
ては、命令レジスタにセットされた命令のＯＰコードは
命令デコーダ部によって解読され、Ａ　Ｌ　Ｕ　（Ａｒ
ｉｔｈｍｅｔｉｃ　Ｌａｇｉｃ　Ｕｎｉｔ）を制御し、
ＡＬＵに入力するオペランドのソース及びディスティネ
ーションとＡＬＵのファンクション等ヲ制御する。ＡＬ
Ｕに与えられるオペランドは汎用レジスタに格納され、
汎用レジスタを参照するアドレスは主に命令レジスタの
アドレス部のレジスタ指定によって行われる。高機能な
汎用計算機では、この汎用レジスタは複数用意され、マ
シン命令で指示できる汎用レジスタをモードによって切
り換えることによってタスク切り換えを高速に行ってい
る。また、一般に、命令のアドレス部にセットされる論
理アドレスは主記憶装置を直接アクセスするための絶対
アドレスへ変換される。このとき、汎用レジスタと変換
用の加算器から成るレジスタＡＬＵ　（ＲＡＬＵ）が使
用される。すなわち、このアドレス演算用ＲＡＬＵはデ
ータ演算用のＲＡＬＵとは別に用意され、データ演算用
ＲＡＬＵで演算をしながら、次のアドレスの生成を行う
。このように汎用レジスタは多目的に使われるようにな
り、そのため、汎用レジスタの組が複数用意され、ある
時期にはマシン命令で使用できる汎用レジスタの組を選
択しながら使用されている。このとき、いずれの組を用
いるかはモードの指定によって行う。ＣＰＵが１つのＬ
ＳＩで構成できず、複数のＬＳＩで構成される場合には
、各ＬＳＩ上の汎用レジスタをどのように構成し、どの
ように利用するかという問題があり、この問題は一般に
、コストパーホーマンスが向上する方向で考慮する必要
がある。

〔従来の技術〕

第６図は従来のＣＰＵの構成図である。ＣＰＵはＬＳＩ
Ｉ、ＬＳＩ２、ＬＳＩ３の複数のチップで構成され、主
記憶装置のメモリ６から命令とデータを読み出し、処理
した後、同じメモリ６にその結果を格納するものである
。同図においてＬＳｌｌは命令解読部で命令レジスタ７
と命令解読用のデコーダ８を有する。ＬＳＩ２は論理ア
ドレスから絶対アドレスに変換するためのアドレス演算
用のＲＡＬＵである。その内部は汎用レジスタセット１
４，１５、アダー４及び出力レジスタ５より構成される
。ＬＳＩ３は数値データを扱うＲＡＬＵで汎用レジスタ
セット１３、レジスタ９、レジスタ１０、ＡＬＵＩＩ及
びレジスタ１２より構成される。メモリ６から読みださ
れた命令は命令レジスタ７にセットされ、セットされた
命令のＯＰコードはデコーダ８により解読される。解読
された結果のマイクロ命令によってＡＬＵＩＩのファン
クシコン及びＡＬＵＩＩに入力されるソースオペランド
の選択及びＡＬＵＩＩの結果に対するディスティネーシ
ョンが決定される。ＡＬＵＩＩに入力するオペランドは
主に汎用レジスタセット１３の読み出しデータまたはメ
モリ６の読み出しデータであり、ＡＬＵＩＩで演算され
た結果はレジスタ１２を介して汎用レジスタセット１３
に再び格納される。あるいはレジスタ１２にセットされ
た出力データはメモリ６に転送され、書き込まれる。ま
たは、アドレス計算用のＬＳＩ２に入力され、汎用レジ
スタセット１４または汎用レジスタセット１５にセット
される。ＬＳＴ２のＲＡＬＵは汎用レジスタセット１４
．１５の出力をアダー４で計算し、その出力がレジスタ
５にセットされる。レジスタ５の出力は主記憶装置であ
るメモＩＪ　６の絶対アドレスとなる。

このような複数のＬＳＩで構成されるＣＰＵでは、その
ＣＰＵの機能は分割されたＬＳＩ上に割り当てられる。

この従来の方式ではＬＳＩ２の汎用レジスタセット１４
．１５及びＬＳＩ３の汎用レジスタセット１３は全く、
同一の構造であり、論理的には１つのものが複数のＬＳ
Ｉのそれぞれに割り当てられている。即ち、汎用レジス
タセラ）１３．１４．１５はどんなタスクに対しても同
様な動作を行い、最大個数のレジスタを有する。

レジスタセットのどこのレジスタを用いるかは命令レジ
スタ７のアドレス部に含まれるレジスタ指定部によって
指定される。従って汎用レジスタセラ）１３，１４、及
び１５の内容は常に同じデータが含まれ、ＡＬＵＩＩの
出力の数値データはアドレス計算用の汎用レジスタセッ
ト１４及び１５にも書き込まれる。また、アドレス計算
用のアドレスデータは汎用レジスタセット１４及び１５
ばかりでなく、汎用レジスタセット１３にも書き込まれ
ることになる。

第７図は従来の汎用レジスタセットの構成図である。同
図において１からｎまで合計ｎ個のレジスタが汎用レジ
スタを構成する最大レジスタの数であり、汎用レジスタ
セット１３，１４、及び１５のいずれの場合もレジスタ
番号１からｎまでのすべてのレジスタを持つ。そしてマ
シン命令で指示できる汎用レジスタはモードによって切
り換えられる。すなわち、ＣＰＵ内にある全レジスタ１
〜ｎのうちマシン命令で指示できるレジスタの組はＡ、
Ｃ，Ｂ或いはＮのように限定され、ＡからＮのいずれの
組を用いるかはモードによって切換えられる。このよう
にして、主記憶メモリへの転送を行わずにタスクの切換
えを高速に行っている。

〔発明が解決しようとする課題］ 従って、この従来の方式では、タスクの切換えに対応す
るレジスタ領域の選択は汎用レジスタセットに同時に入
力するアドレス情報を換えるだけで行なえるので高速と
なるが、複数のＬＳＩに同一のしかも最大個数のレジス
タ群からなる汎用レジスタを設置する必要があり、ハー
ドウェアの量が増加するという問題点が生じていた。そ
こで、従来では、ハードウェア量の増加を防ぐためにＬ
ＳＩ上のそれぞれの汎用レジスタセットにマシン命令で
指示できる最大数のレジスタのみを設け、残すの分はロ
ーカルメモリ或いは主記憶メモリ上に格納し、モード変
更時にそれらを入れ換える方法が取られるが、この場合
にはモード変換が低速になるという問題点が生じていた
。

本発明は、汎用レジスタセットのハードウェア量を最小
にし、しかも領域の変更を高速に行うことを目的とする
。

〔課題を解決するための手段〕

第１図は本発明の構成図である。

中央演算装置は主記憶装置２４から読み出される命令を
解読し、かつデータを入力し、演算した後、汎用レジス
タにセットあるいは前記主記憶装置２４に転送すること
によって処理する。第１の汎用レジスタセット手段１７
は、複数のモードに対応する複数の領域から構成され、
各領域がマシン命令で指示できる最大数のレジスタを有
する。

第２の汎用レジスタセット手段１９は、第１の汎用レジ
スタセット手段１７を含む論理分割以外の論理分割内に
あり、第１の汎用レジスタセットの各領域のレジスタ数
の領域を有し、その各レジスタ番号をマシン命令のみで
指定できる。レジスタ群選択レジスタ手段２０は、第１
の汎用レジスタセットの各領域を指定し、各モードに対
応した上位アドレスビットをセットする。命令レジスタ
２１は、第１の汎用レジスタセットの各領域内のレジス
タを指定するレジスタ指定信号及び第２の汎用レジスタ
セット群の各汎用レジスタセットのすべてのレジスタを
指定するレジスタ指定信号を含むマシン命令をセットで
きる。制御手段２３は、モード変更時において、レジス
タ群選択レジスタの内容を変更するとともに第１の汎用
レジスタセットの対応する領域を先頭アドレスからその
領域の最終アドレスまで順番にデータを読み出し、読み
出されたデータを前記論理分割にある他の論理回路をバ
イパスし第１の汎用レジスタセットから直接第２の汎用
レジスタセットの各汎用レジスタセットに同時に転送す
ることを可能とする。そして、モードの切り換え時に第
１の汎用レジスタセット手段１７の特定な領域から他の
第２の汎用レジスタセット手段１９のすべてに対し汎用
レジスタのデータを転送することを特徴とする。

〔作　　　用〕

本発明では、１つの総括汎用レジスタセットのみを最大
個数のレジスタ群からなるもので構成し、他のマシン命
令指定汎用レジスタセットはマシン命令で使用できる汎
用レジスタの最大数のみとする。そして、マシン命令で
の指示あるいは割り込み等の動作によってモードが切り
換えられた場合にそのモード変換時に総括汎用レジスタ
セットの一部をマシン命令指定汎用レジスタセットにデ
ータ転送することにより汎用レジスタの高速化と容量の
最適化を図る。

〔実　　施　　例〕

第２図は本発明の構成の実施例図である。

同図において第１図と同じものは同じ記号で示され、２
１はＬＳＩに含まれる命令レジスタで、ＯＰコードと３
つのレジスタ指定部Ｒ１，Ｒ２゜Ｒ３から構成される。

ＬＳ　Ｉ　１８は、アドレス計算部で、ＬＳ１１６は数
値計算部のＲＡＬＵ部である。ＬＳ１１６において、２
６はＡＬＵ、１７は総括汎用レジスタセット、２７，２
９，３０゜３１はレジスタ、２８はインクリメンタ、２
５゜３２はマルチプレクサ、２０はレジスタ群選択レジ
スタである。

一方、ＬＳ　Ｉ　１　Ｂは、アドレス計算用のＲＡＬＵ
であって、１９Ａと１９Ｂはマシン命令指定汎用レジス
タセット、３３は加算器、３４と３５はレジスタ、３６
と３７はインクリメンタ、３８と３９はマルチプレクサ
である。数値計算用のＲＡＬＵであるＬＳ　Ｉ　１６内
の総括汎用レジスタセラ）１７はタスクに必要なすべて
のレジスタ群を含み、最大個数のレジスタから構成され
る。

第３図は総括汎用レジスタセットの構成図である。

例えば、レジスタは０から３１まで３２個の最大個数の
レジスタ群から構成され、モードに対応、して領域がＡ
、Ｂ、Ｃ，Ｄに別れている。Ａ、Ｂ、Ｃ。

Ｄの４つの領域を指定するアドレスの上位ビットはレジ
スタ群選択レジスタ２０によってモードの切り換え時に
セットされる。各領域中の８個のレジスタの指定は命令
レジスタ２１のアドレス部のＲ１の３ビツトによって指
定され、連続する８個のレジスタの読み出し或いは書き
込みの制御はレジスタ２７とインクリメンタ２日からな
るアドレスカラン、り部によって行われる。総括汎用レ
ジスタセット１７から読み出された内容はレジスタ２９
にセットされ、第１のオペランドとしてＡＬＵ２６に与
えられる。また、主記憶装置２４から読み出されたデー
タは入力レジスタ３０にセットされ、第２のオペランド
としてＡＬＵ２６に与えれる。ＡＬＵ２６の結果は出力
レジスタ３１にセットされる。マルチプレクサ２５はこ
の出力３９と総括汎用レジスタセット１７から読み出さ
れる出力４０を選択することが可能なものである。選択
された結果４１はマシン命令指定汎用レジスタセット１
９Ａまたは１９Ｂに、あるいは総括汎用レジスタセット
１７のいずれかのレジスタにセットされる。モードはタ
スクの違いあるいは割り込みレベル等の違いによって異
なり、各モードに対応するＡ、Ｂ、Ｃ，Ｄの領域はレジ
スタ群選択レジスタ２０にセットされる２ビツトの上位
アドレスで指定される。また、各領域内の８個のレジス
タの指定は下位３ビツトで指示されるこれは、例えば、
命令レジスタ２１のＲ１の３ビツトによっていずれか１
つのレジスタが指定される。

一方、ＬＳｌｌＢのアドレス計算用のＲＡＬＵにおいて
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂ及び
レジスタ群選択レジスタ２０は総括汎用レジスタセット
１７よりも容量の少ないものであり、モード内で指定さ
れる８個のレジスタのみを含むものである。従っ゛て命
令レジスタ２１のＲ２及びＲ３は３ビツトであり、Ｒ２
の３ビツトによってマシン命令指定汎用レジスタセット
１９Ａのアミレスが指定され、Ｒ３の３ビツトによって
マシン命令指定汎用レジスタセット１９Ｂのアドレスが
指定される。即ち、マシン命令はレジスタ転送命令であ
れば、オペコードＯＰとレジスタ指定部で構成され、そ
のレジスタ指定部のＲ１゜Ｒ２，Ｒ３はそれぞれ３ビツ
トで構成され、いずれもモード切り換え後の各モードに
対応する８個のレジスタを指定できるものである。

マシン命令の実行時において、命令レジスタ２１にセッ
トされたレジスタ指定部Ｒ２及びＲ３の各３ビツトはマ
シン命令指定汎用レジスタ１９Ａ及び１９Ｂのアドレス
を指定し、読み出されたアドレスデータは加算器３３で
加算され、アドレスレジスタ４２にセットされる。これ
は絶対アドレスであるから主記憶装置２４をアクセスし
、読み出された内容がデータであればそれはデータレジ
スタ３０にセットされる。

一方、マシン命令のＲ１の３ビツトはマルチプレクサ３
２を介して総括汎用レジスタセット１７の下位アドレス
ビットとなる。上位アドレスビットはレジスタ群選択レ
ジスタ２０の値によって決定され、モード指定に対応し
た領域Ａ−Ｄのいずれか１つの領域群が選択される０選
択された領域の中でＲ１によって指定されるレジスタの
内容が総括汎用レジスタセット１７から読み出され、レ
ジスタ２９にセットされる。その後データレジスタ２９
及び３０の値がＡＬＵ２６によって演算され、出力デー
タレジスタ３１にセットされる。出力データレジスタ３
１の値はマシン命令のＯＰコ−ドの種類によってマルチ
プレクサ２５を介して総括汎用レジスタセット１７に戻
されるか、主記憶装置２４にストアされるか、あるいは
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂに入
力されるかが、決定される。データレジスタ３１の値が
総括汎用レジスタセット１７．マシン命令指定汎用レジ
スタセット１９Ａ、１９Ｂに転送される場合には総括汎
用レジスタセット１７．マシン命令指定汎用レジスタセ
ラ）１９Ａ、１９Ｂに対するライトイネーブルはオン状
態である。この動作が特定なモードに対する実行過程で
、総括汎用レジスタセット１７の領域Ａ、Ｂ、Ｃ，Ｄの
中のいずれか１つの領域が利用される。

モード変更に伴って指示するべき汎用レジスタ群を変更
する場合には、レジスタ群選択レジスタ２０のモード指
定信号を変更する必要がある。この場合にはｌ／ジスタ
群変更命令で領域Ａ、　Ｂ、　　Ｃ。

またはＤに対応するアドレス上位ビットをレジスタ群選
択レジスタ２０にセットする。モードが変更されれば、
アドレス計算に必要なモード対応の汎用レジスタ内容を
マシン命令指定汎用レジスタ１９Ａ及び１９Ｆ３にセッ
トする必要がある。すなわち、その要求される内容は総
括汎用レジスタセット１７のモードに対応する領域にの
みあるので、モード変更時にその内容を読み出し、マシ
ン命令指定汎用レジスタ１９Ａ及び１９Ｂに転送する必
要がある。この転送用のルートが信号線４０であり、こ
のモード変更時に総括汎用レジスタセット１７の出力内
容をマルチプレクサ２５で選択する。

すなわちモード変更時には、そのモードに対応する領域
のレジスタ群の内容をすべて信号線４０を介してマシン
命令指定汎用レジスタ１９Ａ及び１９Ｂに転送すること
になる。この転送は領域内のレジスタを８個順番に指定
する。モードに対応する領域の０番目から７番目までの
８個のレジスタを順番に読み出すアドレスカウンタはイ
ンクリメンタ２８とレジスタ２７で構成されている。即
ちレジスタ２７から読み出された内容はインクリメンタ
２８で＋１され、ふたたびレジスタ２７にセットされる
ため、インクリメンタ２８とレジスタ２７はアドレスカ
ウンタとして働く。このアドレスカウンタの出力はマル
チプレクサ３２を介して総括汎用レジスタセット１７の
下位アドレスの３ビツトに与えられる。順番に読み出さ
れた内容は信号線４０．４１を介してマシン命令指定汎
用レジスタ１９Ａ及び１９Ｂに格納される。そのときの
書き込みアドレスは同様にインクリメントされる必要が
ある。そのためのアドレスカウンタは、インクリメンタ
３６．３７とレジスタ３４．３５である。レジスタ２７
．３４及び３５はモード変換の直後においては０にセッ
トされ、マルチプレクサ３２．３８及び３９はそれぞれ
レジスタ２７゜３４及び３５の出力を選択する。そして
各アドレスカウンタをカウントアツプすることにより、
指定されたモードに対応する領域内の８個のレジスタの
内容が総括汎用レジスタセット１７から順に読み出され
、マシン命令指定汎用レジスタセット１９Ａ及び１９Ｂ
にそれぞれ書き込まれる。

すなわち、レジスタ２７で指定される総括汎用レジスタ
セット１７の領域内容が読み出され、信号線４０，４１
を介して、マシン命令指定汎用し、ジスタ１９Ａのレジ
スタ３４で指定されるアドレスに書き込まれ、それと同
時にマシン命令措定汎用レジスタ１９Ｂのレジスタ３５
で指定されるアドレスにセットされる。次にインクリメ
ンタ２８を介してレジスタ２７の内容が＋１され、それ
と同時にレジスタ３４の内容がインクリメンタ３６によ
って＋１され、レジスタ３５の内容がインクリメンタ３
７によって＋１される。そして再度総括汎用レジスタセ
ット１７の値を読み出し、マシン命令指定汎用レジスタ
セラ）１９Ａ及び１９Ｂへ転送する。これを８回繰り返
すことによって、総括汎用レジスタセット１７の新しく
指示されたレジスタ群の８個のレジスタの値がマシン命
令指定汎用レジスタセット１９Ａ及び１９Ｂの中に書き
込まれる。この転送は汎用レジスタ間のレジスタ間転送
であるから非常に高速である。しかもマシン命令指定汎
用レジスタ１９Ａ及び１９Ｂは総括汎用レジスタセット
１７の１７４の大きさですみ、極めてハード量が小さく
なる。

すなわち、本発明では総括汎用レジスタセット１７は全
てのタスクを実行するのに必要なすべてのレジスタ群の
最大値を有し、すなわち同時に管理される複数のタスク
で使用するレジスタ群を保持するものである。すなわち
、総括汎用レジスタセット１７は、そのタスクで使用さ
れる汎用レジスタのみを保持するのではなく、マシン命
令指定汎用レジスタセット１９Ａ及び１９Ｂが１つのタ
スクで使用するものも保持する。一方、マシン命令指定
汎用レジスタセット１９Ａ及び１９Ｂの容量はマシン命
令のアドレス部にある各レジスタ指定のビットに対応し
た小容量のメモリで、マシン命令で指示できる汎用レジ
スタの最大数のみで構成することが可能となる。すなわ
ち本発明では、命令レジスタのアドレス部は非常に少な
いビット数で構成することができ、かつ多様なタスク変
更に対する切り換えが高速、かつハードウェア量が少な
く、極めてコストパーフォーマンスの高い汎用レジスタ
が構成される。

第４図は本発明の汎用レジスタの内容を書き換える際の
動作を示すタイムチャートである。第５図は汎用レジス
タの内容を書き換える際の動作に対応する各汎用レジス
タセットの内容を示す実施例図である。

第５図において総括汎用レジスタセット１７は０から３
１番地の合計３２個のレジスタがあり、マシン命令指定
レジスタセット１９Ａ及び１９Ｂは８個のレジスタから
構成される。第５図の上側はレジスタ群選択レジスタ群
２０が領域Ａに対応するビットを含む場合の各汎用レジ
スタセットの内容であり、下側の図はレジスタ群選択レ
ジスタ２０がＢの領域を指すビットである場合の各汎用
レジスタセットの内容を示すものである。総括汎用レジ
スタセット１７の各領域は第３図に示されるようにＯか
ら７番地が領域Ａ、８番地から１５番地が領域Ｂ、１６
番地から２３番地がＣ１２４番地から３１番地が領域り
に対応する。レジスタ群選択レジスタ２０がＡである場
合には、レジスタセットは０番地から７番地までの８個
のレジスタ群から読み出され、その内容がマシン命令汎
用レジスタセット１９Ａ及び１９Ｂに転送されるので、
この状態ではマシン命令指定汎用レジスタセット１９Ａ
、１９Ｂは領域Ａに対応する０番地から７番地の内容が
格納されている。

今、このような状態からモードが変わり、そのモードに
対応してレジスタ群選択レジスタ２０の内容が領域Ｂを
指すものとなる。このとき、本発明では総括汎用レジス
タセット１７の領域Ｂすなわち、８番地から１５番地ま
での各レジスタはマシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂに転送される。すなわち、レジスタ群選
択レジスタ２０の内容は領域Ｂの先頭アドレスを指し、
領域Ｂ内の８番地から１５番地の内容は順番にアドレス
カウントによってマシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂに転送されることになる。

第４図のタイムチャートでは、１から１０までのクロッ
ク周期が示され、クロック周期■から■においてモード
変化があり、レジスタ群選択レジスタ２０の内容がＡか
らＢに変化したことを示している。従って、クロック周
期■においてはレジスタ群選択レジスタ２０の内容はＡ
であり、総括汎用レジスタセット１７は０番地から７番
地までの内容が指定される。同様にその内容と同じもの
がマシン命令指定汎用レジスタセット１９Ａ及び１９Ｂ
に格納されている。このような状態からクロック周期■
にうつるとレジスタ群選択レジスタ２０の内容がＢに変
わり、それと同時にカウンタレジスタであるレジスタ２
７，３４．３５の内容が０となる。レジスタ群選択レジ
スタ２０がＢを差し、レジスタ２７の内容がＯであるか
ら、総括汎用レジスタセット１７の読み出しデータはレ
ジスタ群選択レジスタ２０で指定されるＢの内容すなわ
ち８番地の内容が読み出されることになる。この読み出
された８番地の内容が同じクロック周期■において信号
線４０．４１を介してマシン命令指定汎用レジスタセッ
ト１９Ａ、１９Ｂの登録データとして入力される。その
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂにお
いてもライトイネーブル信号がクロック周期の終わりに
イネーブル状態、即ちローレベルとなる。このことによ
リ、その８番地の読み出しデータはマシン命令指定汎用
レジスタセット１９Ａ、１９Ｂの０番地に書き込まれる
。そしてクロック周期■に移ると、レジスタ２７がイン
クリメンタ２８により、＋１され総括汎用レジスタセラ
１−１７の読み出しデータがカウントアツプされ９番地
の内容となる。この９番地の内容がマシン命令指定汎用
レジスタセット１９Ａ及び１９Ｂに与えられる。このと
きレジスタ３４と３５はそれぞれインクリメンタ３６゜
３７によってインクリメントされているので、共に１番
地にその９番地の内容が古き込まれる。後は同様な動作
であり、クロック周期■ではレジスタ２７が２となり、
総括汎用レジスタセット１７の読み出しデータは１０番
地の内容となり、マシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂの２番地に書き込まれる。クロック周期
■においては総括汎用レジスタセット１７の領域Ｂの３
番目の内容すなわち１１番地がマシン命令指定汎用レジ
スタ１９Ａ及び１９Ｂの３番地に書き込まれる。

クロック周期■では総括汎用レジスタセット１７の１２
番地の内容がマシン命令指定汎用レジスタ１９Ａ及び１
９Ｂの４番地に書き込まれ、クロック周期■においては
総括汎用レジスタセット１７の１３番地の内容が、マシ
ン命令指定汎用レジスタセラ）１９Ａ及び１９Ｂの５番
地に書き込まれ、クロック周期■においては総括汎用レ
ジスタセット１７の１４番地の内容が、マシン命令指定
汎用レジスタセット１９Ａ及び１９Ｂの６番地に書き込
まれる。そして最後に総括汎用レジスタセット１７の１
５番地の内容がマシン命令指定汎用レジスタセラ）１９
Ａ及び１９Ｂの７番地の内容に書き込まれる。従ってモ
ードＡからモードＢに変更した場合、総括汎用レジスタ
セット１７のうちモードＢで指示される汎用レジスタ番
号のレジスタの値が順次マルチプレクサ２５を通してマ
シン命令指定汎用レジスタセット１９Ａ及び１９Ｂに書
き込まれる。

〔発明の効果〕

本発明では複数のＬＳＩに分割された汎用レジスタセッ
トの中の１つがすべてのタスクに対して最大個数のレジ
スタを含み、他の汎用レジスタセットはマシン命令で指
定できる汎用レジスタの最大数のみを有することになる
。そのため、本発明では汎用レジスタセットの容量を減
少させることが可能で、しかもモード変更時にはレジス
タ間のみの転送で汎用レジスフ内容が高速にコピーされ
るので、汎用レジスタの高度な有効利用を図ることが可
能となり、従って、命令のレジスタ指定部は少ないビッ
トで構成することが可能でタスク切り換えに対する汎用
レジスタの最適化を図ることが可能となる。

作に対応する各汎用レジスタセットの内容を示す実施例
図、 第６図は従来のＣＰＵの構成図、 第７図は従来の汎用レジスタセットの構成図である。

１６゜ ｌ　７　・ １９　・ ２０　・ ２１　・ ２３　・ ２４　・ ・・・論理分割、 第１の汎用レジスタセット手段、 第２の汎用レジスタセット郡手段、 レジスタ群選択レジスタ、 命令レジスタ、 制御手段、 主記憶装置。

【図面の簡単な説明】

第１図は本発明の構成図、 第２図は本発明の構成の実施例図、 第３図は総括汎用レジスタセットの構成図、第４図は本
発明の汎用レジスタの内容を書き換える際の動作を示す
タイムチャート、 第５図は汎用レジスタの内容を書き換える際め動特許出
廓人 富士通株式会社 閣括汎用しジスタ已ットの本４＄、図 第 図 ｆ逆来のシ几用しジズタヒーノトめ、Ｆ４／３．図第７
図

Claims (1)

1. 【特許請求の範囲】 １）主記憶装置（２４）から読み出される命令を解読し
   、かつデータを入力し、演算した後、汎用レジスタにセ
   ットあるいは前記主記憶装置（２４）に転送することに
   よって処理する中央演算装置において、 複数のモードに対応する複数の領域から構成され、前記
   各領域がマシン命令で指示できるレジスタを有する第１
   の汎用レジスタセット手段（１７）と、 前記第１の汎用レジスタセット手段（１７）を含む論理
   分割（１６）以外の論理分割（１８）内にあり、前記第
   １の汎用レジスタセット手段（１７）の各領域のレジス
   タ数に対応する領域を有し、その各レジスタをマシン命
   令で指定できる第２の汎用レジスタセット手段（１９）
   と、 前記第１の汎用レジスタセット手段（１７）の各領域を
   指定し、各モードに対応した上位アドレスビットをセッ
   トするレジスタ群選択レジスタ手段（２０）と、 前記第１の汎用レジスタセット手段（１７）の各領域内
   のレジスタを指定するレジスタ指定信号及び前記第２の
   汎用レジスタセット手段（１９）の各汎用レジスタセッ
   トのレジスタを指定するレジスタ指定信号を含むマシン
   命令をセットできる命令レジスタ手段（２１）と、 モード変更時において、前記レジスタ群選択レジスタ手
   段（２０）の内容を変更するとともに前記第１の汎用レ
   ジスタセット手段（１７）の対応する領域からデータを
   読み出し、読み出されたデータを前記論理分割（１６）
   にある他の論理回路をバイパス（２２）し前記第２の汎
   用レジスタセット手段（１９）の各汎用レジスタセット
   に転送する制御手段（２３）とを有することを特徴とす
   る汎用レジスタ切換方式。 ２）前記制御手段（２３）は、前記第１の汎用レジスタ
   セット手段（１７）のアドレス部にあり、各領域のレジ
   スタを順番に指定するアドレスカウンタと、 前記第２の各汎用レジスタセット手段（１９）の各アド
   レス部にあり、各第２の汎用レジスタセット手段（１９
   ）のアドレスを順に指示するアドレスカウンタを有し、 前記第１の汎用レジスタセット手段（１７）の読み出し
   データを選択し、選択された読み出しデータを前記第２
   の汎用レジスタセット手段（１９）に転送する選択手段
   を有することを特徴とする請求項１記載の汎用レジスタ
   切換方式。 ３）前記第１の汎用レジスタセット手段（１７）と前記
   第２の汎用レジスタセット手段（１９）はそれぞれ異な
   るチップ上に存在することを特徴とする請求項１記載の
   汎用レジスタ切換方式。 ４）前記第１の汎用レジスタセット手段（１７）には主
   として数値または論理データ及びアドレス情報が格納さ
   れ、前記第２の汎用レジスタセット手段（１９）は前記
   第１の汎用レジスタセット手段（１７）より小さい容量
   を有し主として主記憶装置（２４）のアドレス情報が格
   納されることを特徴とする請求項１記載の汎用レジスタ
   切換方式。