JPS594049B2

JPS594049B2 - コンピュ−タ装置

Info

Publication number: JPS594049B2
Application number: JP54141409A
Authority: JP
Inventors: ギユンサ−・ケイス・マコ−ル
Original assignee: International Business Machines Corp
Current assignee: International Business Machines Corp
Priority date: 1978-12-15
Filing date: 1979-11-02
Publication date: 1984-01-27
Also published as: ES486853A1; JPS5583942A; CA1119307A; EP0012242A1; DE2965467D1; EP0012242B1; BR7908180A; AU5214979A

Description

【発明の詳細な説明】本発明は、ビット及びワードの両方の命令が実行可能な
デジタル・コンピュータの改良されたデータ処理装置に
関するものである。

最近、多くの非常に特殊な使用を行なうマイクロコンピ
ュータの利用が増えてきた。

この増加の１つの理由は、１つのモノリシックな集積さ
れたチップ上にマイクロプロセッサ、プログラム・スト
ア、ランダム・アクセス・ストーレッジおよび入出力装
置のコントローラを含むマイクロコンピュータの発達で
ある。マイクロコンピュータは単一のチップ上に作られ
るので、命令ストアの能力は必然的に小さくなる。この
限られた能力を効率良く用いるために、命令のセットは
指示された機能に対して注意深く最高に活用できるよう
にされなければならない。マイクロコンピュータの機能
はデータの処理とＩ／Ｏ制御の両方におよぶ。メモリま
たはレジスタの全ワードがデータ処理のために必要であ
るが、メモリまたはレジスタのスペースの単一ビツトが
しばしば装置の制御のために用いられる。先行技術はワ
ードの取出しを行ないワードヘビツトを挿入することに
より、この問題を解決している。それゆえに本発明の主
目的は、混合処理してハードウエアの使用効率をその結
果最高にするために、ワード・タイプの命令でワード・
プロセスを処理し、ビツト・タイプの命令でビツト・プ
ロセスを処理するデータ処理装置を提供することである
Ｏ本発明によるコンピユータ装置は、多重ビツトのワー
ド動作を実行するための第１の演算及び論理ユニツトと
それと結合したアキユムレータ、単一ビツトのワード動
作を実行するための第２の演算及び論理ユニツトとそれ
と結合したアキユムレータ、多重ビツトのワードをスト
アするためのストーレツジ、並びに、多重ビツト・モー
ドの第１の演算及び論理ユニツトと単一ビツト・モード
の第２の演算及び論理ユニツトヘゲートするためにスト
ーレツジからデータ・ワードを選択的にアクセスするア
ドレス指定回路を提供する。

本発明の好ましい実施例では、命令実行回路はワード又
はビツト・モードの命令に応答して第１と第２の演算及
び論理ユニツトにより逐次選択的に命令を実行するよう
に提供される。

相互に混合された形成のビツト及びワード・モードの命
令を２倍の周波数でコード化されたデータの回復に用い
たコンピユータ装置の使用例が与えられている。

この使用に対しては、単一ビツトに基づいてアドレス可
能な少なくとも１つの部分と多重ビツトのワードに基づ
いてアドレス可能な第２の部分とを有する２進カウンタ
が提供されている。単一ビツトに基づいてアドレス可能
な部分は、システムの擬似割込みを可能にするために用
いられ、多重ビツトに基づいてアドレス可能な部分は、
２倍の周波数でコード化されたデータの分離動作に対す
るウインドウ値（ＷｉｎｄＯｗｖａｌｕｅ）をカウント
することを可能にする。本発明の装置は、ビツト及びワ
ードの両方の命令を実行することが必要とされる、適当
にストアされたプログラム・コンピユータで用いられる
。

しかしながら、本発明は第１図に示されている様なマイ
クロコンピユータでの特定な実施例について述べられて
いる。マイクロコンピユータは、クロツク・チツプ及び
特定のシステムではコミユニケーシヨン・ループである
利用（ＵｔｉｌｉｚａｔｉＯｎ）装置と共に用いられる
。

マイクロコンピユータとコミユニケーシヨン・ループと
の間の相互作用の詳細については、本発明の理解に必要
ないので述べられない。第１図は、本発明において用い
られるマイクロコンピユータの主要部分のプロツク・ダ
イヤグラムである。マイクロコンピユータは、リード・
オンリー・ストーレツジＲＯＳ手段１０及びランダム・
アクセス・ストーレツジＲＡＳ手段１２を含む。ＲＯＳ
ｌＯは、ワード当り１２ビツトよりなる多くの数の、例
えば１０２４個の命令ワードを含み、システムを動作さ
せるプログラムをストアするために用いられる。ＲＡＳ
ｌ２は、各々４ビツトより成る例えば１２８個の作業用
ストーレツジとデータ・バツフアとして用いられる読出
し書込みストーレツジ・セルを含む。２つのグループの
命令が提供される。

ビツト・モードの命令はデータの単一ビツトで動作し、
一方ワード・モードの命令はデータ・ワード（示された
特定の実施例では４ビツト）で動作する。マイクロコン
ピユータは、２つのアキユムレータと２つの演算及び論
理ユニツトＡＬＵを用いた演算及び論理手段を有する。
第１のアキユムレータ１６及びＡＬＵ２Ｏはワード命令
を実行するために用いられ、第２のアキユムレータ１８
及び第２のＡＬＵ２２はビツト命令を実行するために用
いられる。特定されたＩ／０インターフエイス・アダプ
ター１４−１乃至１４一Ｎ及びこれらインターフエイス
間の通信用にチツプ上にスペースが提供され、ＣＰＵは
システムの母線２４により提供される。出力の各々はラ
ツチ化され、目的によりプロセツサ一にも利用できる。
幾つかの信号が入力としてシステムの母線２４に送られ
る。これらの入力信号の各々はソースとしてプロセツサ
一に利用できる。マイクロコンピユータの基本的なタロ
ツク制御はクロツク・チツプ（図示されず）により提供
される。

これらのクロツク信号（第３図参照）は命令カウンタ３
８を増進させるために用いられる＋クロツク２（第３図
の１）を含む。１つの命令は各＋クロツク２のサイクル
の間に実行される。

信号ＭＳｓＲＡＳＲＥＡＤおよびＲＡＳＲＥＳＴＯＲＥ
（第３図の６，７及び５）は連続してチツプ上のＲＡＳ
ｌ２を動作させるのに必要な信号を提供し、一方信号Ｒ
ＯＳＳＥＬＥＣＴ及びＲＯＳＲＥＳＴＯＲＥ（第３図の
３及び４）はチツプ上のＲＯＳｌＯを動作させるのに必
要な信号を提供する。信号ＦＲＥＥＣＬＫＡ及び−ＢＵ
ＳＣＬＫ（第３図の１１及び２）は、各々−ＣＬＫＡ信
号を発生しデータを母線２４にゲートするために用いら
れる。一ＦＲＥＥＣＬＫＡはまた、持ち状態にもかかわ
らず使用ラツチをクロツクするために用いられる。ＲＯ
Ｓタイミング信号はアドレス命令カウンタ３８により特
定されるプログラム命令のアドレス動作を制御する。ま
た実行される動作は０ｐ復号手段４４（第９図）により
復号化される。０ｐ復号手段４４は０ｐコードを復号す
るための論理回路を含みまた命令の実行を制御する。

コンダクタ一手段が０ｐ復号手段４４からＲＡＳｌ２そ
してインデツクス・レジスタ２８、ページ・レジスタ３
０、アドレス・レジスタ２６及び条件付きのブランチ・
レジスタ３２を含む多くの内部レジスタまでデータ及び
制御信号を送るために提供されている〇マイクロコンピ
ユータの命令には２つのタイプがある。

これらのうちどちらかがワード情報（４ビツト）で参照
され、又は動作し、またこれらのうちどちらかが単一ビ
ツトで参照又は動作する。動作コードは、命令がワード
又はビツトのどちらのタイプであるかを決める。マイク
ロコンピユータで用いられる命令形式は２つある。即ち
、短い命令が１つのＲＯＳワード（１２ビツト）であり
、通常１つの命令サイクルで実行される。長い命令は２
つのＲＯＳワードであり、通常２サイクルで実行される
。短い命令に対しては第４図にまた長い命令に対しては
第５図に、一般的な命令形式が示されている。短い命令
では高オーダのＯ乃至４のビツト（第４図のＡ）は動作
コードを決め、５乃至１１のビツト（第４図のＢ）はオ
ペランド・フイールドを含む。オペランド・フイールド
はソース、宛先又は変更子を示す。長い命令は２つのＲ
ＯＳワードの長さであり、最初のワード（第５図の５−
１）は短い命令と同じ形式を有する。最初のワードが復
号化されると、ブランチ・フリツプ・フロツプが次のワ
ードはブランチ命令ワードの第２番目であることを示す
ようにセツトされる。第２のワード（第５図の５−）は
、後でさらに詳細に述べられるブランチ条件コードを形
成するためにＯ及び１のビツトを用いている。２乃至１
１のビツトはブランチ・アドレスを決める。

第２のワードが処理されると、フリツプ・フロツプがり
セツトされる。ワード・モードの命令では、ワード・ア
キユムレータ１６又はアドレス・レジスタ２６のどちら
かが用いられる。このグループの命令は、４つの移動動
作、３つのレジスタ動作、４つの論理動作、２つの演算
動作、３つのブランチ動作及び１つの入出力命令を含む
。ビツト・モードの命令では、ビツト・アキユムレータ
１８が用いられる。このグループの命令は、２つの移動
動作、３つの論理動作、２つのセツト動作及び２つのブ
ランチ動作を含む。マイクロコンピユータのアドレス・
スペースが第２図に示されている。

アドレス・スペースは、ＲＡＳｌ２の他に種々のレジス
タ、ラツチ及びあるＩ／０ラインを含む。ビツト及びワ
ード・モードの両方の命令に対して、直接のアドレス動
作が用いられる。さらに、ワード及びビツトのある動作
が示される。ワード・モードの命令に対するスペースは
１２８ワードがアドレス可能である。アドレスＯ乃至９
５はＲＡＳｌ２のワードのものであり、ＲＡＳｌ２への
ワード・モードでのアクセスは、０Ｐ復号手段４４が、
ワード・モードの命令の実行により、当該命令の制御信
号及びワード・アドレス信号をＲＡＳｌ２に与え、ＲＡ
Ｓｌ２の対応するワード線及び全てのビツト線を使用可
能にして、特定のワードをアクセスできるようにする。
一方アドレス９６乃至１２７は命令のタイプに依存する
。もし命令がＬＯＡＤＷＯＲＤＩＮＤＥＸＥＤ又はＳＴ
ＯＲＥＷＯＲＤＩＮＤＥＸＥＤであるなら、アドレス９
６乃至１２７（第２図の２一Ｉ）はＲＡＳｌ２内のワー
ドを参照する。

他の全てのワード・モードの命令に対して、アドレス９
６乃至１２７はワードのＩ／Ｏ及びレジスタのスペース
（第２図の２−）を参照する。ビツト・モードの命令に
関するアドレス・スペースは、１２８のソースと宛先に
対する準備をする。

アドレスＯ乃至９５は単一のＲＡＳｌ２のビツト・スペ
ースであり、一方アドレス９６乃至１２７は単一ビツト
のレジスタ又はチツプのＩ／Ｏピンに対して準備されて
いる。ＲＡＳｌ２の低オーダの２４ワード（アドレスＯ
乃至２３）は、ＲＡＳのビツト・アドレス・スペースを
提供するために用いられる。もしオペランド・フイール
ドの最初の２ビツトのうちどちらかが又は両方がＯであ
るなら、ＲＡＳｌ２のビツトが選択される。実際のＲＡ
Ｓのワード・アドレスは最初の２ビツトが少くとも１つ
Ｏを含むオペランド・フイールドの最初の５ビツトより
成り、一方ワード内のビツト位置は第２図に示されてい
るようにオペランド・フイールドの残りの２ビツトによ
り特定化される。このように、ワード・アドレスが指定
されると同時に、ビツト・アドレスが指定されるので、
ＲＡＳｌ２の低オーダの２４ワードは、ワードを構成す
るビツトが、そのワード自体をＲＡＳｌ２から取り出す
ことなく、直接アクセスされる。このＲＡＳｌ２へのビ
ツト・モードでのアクセスは、０Ｐ復号手段４４が、ビ
ツト・モードの命令の実行により、当該命令の制御信号
並びに前記のワード・アドレス及びビツト・アドレスの
信号をＲＡＳｌ２に与え、ＲＡＳｌ２の対応するワード
線及びビツト線を使用可能にして、特定のビツトをアク
セスできるようにする。なお、このような特定ワード中
の特定ビツトのアクセスを可能とする手段は、示すまで
もなく当業者には明らかであろう。なぜなら、このよう
な手段は、ＲＡＳｌ２に設けられる通常のワード・アド
レス・デコーダ及び次のような論理機能を有するビツト
・アドレス・デコーダに他ならないことが、先の動作説
明より明白だからである。その論理機能とは、入力とし
て前記の制御信号及びビツト・アドレス信号を受け取り
、ワード・モード命令のときには全ビツト線を使用可能
にする信号を出力し、ビツト・モード命令のときには特
定のビツト線のみを使用可能にする信号を出力するよう
な機能である。このような論理機能は、種々の論理構成
によつて達成できるので、ビツト・アドレス・デコーダ
の構成を特定することはできないが、参考までに示す以
下の１例をビツト・アドレス・デコーダとして採用して
もよい。例えば、４本のビツト線の各々に対して、次の
ような構成の論理回路を設けるのである。即ち、２進の
「１」の方を付勢状態として、前記のビツト・アドレス
信号を、この信号が対応するビツト線を指定するもので
あるときにのみ２進の「１」を出力するようなゲート回
路に入力し、このゲート回路の出力とワード・モード命
令のときは２進の「１」にそしてビツト・モード命令の
ときは２進の「０」になるような前記の制御信号とを、
オア回路に入力して、このオア回路の出力で対応するビ
ツト線の使用を制御するような構成である。このような
構成の論理回路を各ビツト線に対して設けることにより
、ワード・モード命令のときには、オア回路か、前記の
ビツト・アドレス信号の内容にかかわらず、２進の「１
」になつている前記の制御信号を受取つて必ず２進の「
１］を出力するので、全ビツト線を使用可能にすること
ができ、また、ビツト・モード命令のときには、オア回
路が、２進の「０］になつている前記の制御信号と対応
するビツト線の指定の場合にのみ２進の「１」になるゲ
ート回路の出力とを受取つて、その場合にのみ２進の「
１」を出力するので、特定のビツト線のみを使用可能に
することができる。一方、もしオペランド・フイールド
の最初の２ビツトが共に１なら、レジスタ又はチツプの
Ｉ／Ｏピンが選択される。もしオペランド・フイールド
が索引されたアキユムレータＡＣＣＸを特定化しないな
ら、そのフイールドは直接ビツトのアドレスとして用い
られる。もし索引されたアキユムレータが特定化される
と、用いられる実際のソース／宛先はインデツクス・レ
ジスタ２８の低オーダの２ビツトにより選択゜されたワ
ード・アキユムレータのそのビツトである。こうして、
索引されるアドレス動作はワード・アキＰムレータ１６
のビツトＡＣＣＷＯｌＡＣＣＷｌ、ＡＣＣＷ２又はＡＣ
ＣＷ３のいずれかを選択するために用いられる。ブラン
チ命令以外の全てのワード・モードの命令形式が第４図
に示され、そしてワード・モードのブランチ命令の形式
が第５図に示されている。

ＬＯＡＤＷＯＲＤＩＮＳＴＲＵＣＴＴＯＮ（ＬＤＷ）で
は、アドレスされたワードはワード・アキユムレータ１
６にロードされる。ＬＯＡＤＷＯＲＤＩＮＤＥＸＥＤ（
ＬＷＸ）では、ワードのアドレス動作の索引されたモー
ドが用いられる。

アドレスされたＲＡＳｌ２のワードはワード・アキユム
レータ１６にロードされる。この命令では、もしオペラ
ンド・フイールドのビツト５が１なら、ページ・レジス
タ３０がワード・アドレスの高オーダの３つのビツトを
形成するために用いられる。さもなければオペランド・
フイ一ルドのビツト６、７及び８が用いられる。もしＩ
（ビツト１０）が１なら、ワード・アドレスが形成され
るとアドレス・レジスタ２６は増進される。もしＬ（ビ
ツト９）が１なら、ページ・レジスタが高オーダの３ビ
ツトを形成すると共にアドレス・レジスタが増進される
時に、７ビツト・カウンタを形成するためにページ・レ
ジスタ３０及びアドレス・レジスタ２６がリンクされる
。さもなければ、アドレス・レジスタが増進されてもペ
ージ・レジスタは変わらない。ＳＴＯＲＥＷＯＲＤ（Ｓ
ＴＷ）．ワード・アキユムレータの内容が特定のアドレ
スにストアされる。

ＳＴＯＲＥＷＯＲＤＩＮＤＥＸＥＤ（ＳＷＸ）．先に述
べたワード・アドレス動作の索引されたモードが用いら
れる。ワード・アキユムレータ１６の内容が特定のＲＡ
Ｓｌ２のアドレスにストアされる。ＬＯＡＤＡＤＤＲＥ
ＳＳＲＥＧＩＳＴＥＲ（ＬＡＲ）．アドレスされたワー
ドがアドレス・レジスタ２６にロードされる。ＳＴＯＲ
ＥＡＤＤＲＥＳＳＲＥＧＩＳＴＥＲ（ＳＡＲ）．アドレ
ス・レジスタ２６の内容が特定のアドレスにストアされ
る。

ＬＯＡＤＲＥＧＩＳＴＥＲＩＭＭＥＤＩＡＴＥ（ＬＲＩ
）即時フイールド（ビツト８乃至１１）の内容が命令ビ
ツト５乃至７により特定されるレジスタヘロードされる
。

条件付きブランチ・レジスタＣＢＲＥＧ３２もまた以下
示されるように変更される。

ＡＮＤＷＯＲＤ（ＡＮＷ）．ワード・アキユムレータ１
６の内容はアドレスされたワードと共にＡＮＤ化される
。

結果はワード・アキユムレータ１６にストアされる。０
ＲＷ０ＲＤ（０ＲＷ）．ワード・アキユムレータ１６の
内容はアドレスされたワードと共に０Ｒ化される。

結果はワード・アキユムレータ１６にストアされる。Ｅ
ＸＣＬＵＳＩＶＥＯＲＷＯＲＤ（ＥＯＷ）．ワード・ア
キユムレータ１６の内容はアドレスされたワードと共に
ＥＸＣＬＵＳＩＶＥ−０Ｒ化される。

結果はワード・アキユムレータ１６にストアされる。Ａ
ＤＤＷＯＲＤ（ＡＤＤ）．ワード・アキユムレータ１６
、アドレスされたワード及びＣＡＲＲＹ・ラツチ３４の
２進合計がアキユムレータ１６にストアされる。もし結
果の最上位ビツトから桁上げが存在するなら、ＣＡＲＲ
Ｙ・ラツチ３４はセツトされる。さもなければりセツト
される〇ＳＨＩＦＴ０ＲＡＤＤＩＭＭＥＤＩＡＴＥ（Ｓ
ＡＩ）．もしＡ（オペランド・フイールドのビツト５）
が１なら、この命令はＡＤＤＩＭＭＥＤＩＡＴＥ命令と
して働く。

この場合、ワード・アキユムレータ１６、即時フイール
ド（オペランド・フイールドのビツト８乃至１１）及び
ＣＡＲＲＹ・ラツチ３４の２進合計が、アキユムレータ
１６にストアされる。もし結果の最上位ビツトから桁上
げが存在するなら、ＣＡＲＲＹはセツトされる。さもな
ければりセツトされる。もしＡがＯに等しいなら、この
命令はＳＨＩＦＴ命令として働く。この場合、もしＲ（
オペランド・フイールドのビツト７）が１なら、ワード
・アキユムレータ１６の内容は１ビツト右側へシフトさ
れ、もしＲが０なら、アキユムレータの内容は左側へシ
フトされる。もしＣ（オペランド・フイールドのビツト
６）が１なら、ＣＡＲＲＹ・ラツチ３４の内容がアキユ
ムレータ１６へシフトされる。もしＣがＯなら、ゼロは
アキユムレータ１６へシフトされる。アキユムレータ１
６のシフト・アウトされるビツトはＣＡＲＲＹ・ラツチ
３４へシフトされる。ＰＲＯＧＲ．ＡＭＭＥＤＩ／Ｏ（
ＰＩＯ）．この命令はワード・データがＣＰＵと外部装
置の間を転送することを可能にする。

この命令は４つのモードを有している。即ちＲＥＡＤ，
．ＷＲＩＴＥｌＲＥＡＤＩＮＤＥＸＥＤ及びＷＲＩＴＥ
ＩＮＤＥＸＥＣある。この命令が命令レジスタ３６にロ
ードされると、低オーダの６ビツトがユーザが決めた制
御用に６つの出力ラインが外部的に利用できるように作
られる。ＰＯ出力ラインは又、ＰＩＯ動作が進行中であ
ることを示すために活動状態になる。ＰＩＯモード、Ｒ
ＥＡＤ．．ＷＲＩＴＥ及びＷＲＩＴＥＩＮＤＥＸＥＤが
１サイクルで行なわれ、一方ＲＥＡＤＩＮＤＥＸＥＤモ
ードは実行するのに最小２サイタル必要とする。ＲＥＡ
Ｄモードでは、ＤＡＴＡＶＡＬＩＤが活動状態の時、Ｒ
ＥＡＤＤＡＴＡライン上に存在するワードはワード・ア
キユムレータ１６にゲートされる。ＷＲＩＴＥモードの
間に、ワード・アキユムレータ１６の内容は、ＰＩＯ命
令が行なわれている間ＷＲＩＴＥＤＡＴＡライン上でゲ
ート・アウトされる。ＲＥＡＤＩＮＤＥＸＥＤモードで
は、ＤＡＴＡＶＡＬｌＤが活動状態の時には、ＲＥＡＤ
ＤＡＴＡラインに存在するワードは、ページ・レジスタ
３０及びアドレス・レジスタ２６の内容を一対として用
いて、ＩＮＤＥＸＥＤモードのアドレス動作により決め
られた位置でＲＡＳｌ２内にストアされる。７段のカウ
ンタとして用いられた一対のレジスタがそれから増進さ
れる。

ＷＲＩＴＥＩＮＤＥＸＥＤモードでは、ＩＮＤＥＸＥＤ
モードのアドレス動作により決められた位置のＲＡＳｌ
２の内容は、ＰＩＯ命令の実行の間にＷＲＩＴＥＤＡＴ
Ａライン上にゲート・アウトされる。

７段カウンタとみなされるページ・レジスタ二３０及
びアドレス・レジスタ２６がそれから増進される。

ＣＯＭＰＡＲＥＡＮＤＢＲＡＮＣＨ（ＣＢ）．ワード・
アキユムレータ１６の内容がアドレスされたワードと比
較される。

ブランチ条件は、次の条件によ二り第２のワードのビ
ツトＯ及び１により特定される。ＣＯＭＰＡＲＥＩＭＭ
ＥＤＩＡＴＥＡＮＤＢＲＡＮＣＨ（ＣＩＢ）．ワード・
アキユムレータ１６の内容が即時フイールドと比較され
る。

ブランチ条件は上記特定された第２ワードのビツトＯ及
び１により特定される。ＣＯＮＤＩＴＩＯＮＡＬＢＲＡ
ＮＣＨ（ＣＢＲ）．条件付きブランチ・レジスタ３２が
Ｏの時、ブランチ・アドレスへのブランチはいつも生じ
る。

条件付きブランチ・レジスタ３２が１の時、インデツク
ス・レジスタ２８の内容が最初にテストされる。もしイ
ンデツクス・レジスタの内容がＯなら、ブランチは起き
ず、条件付きのブランチ・レジスタ３２はりセツトされ
る。もしインデツクス・レジスタの内容がＯでないなら
、特定されたアドレスへのブランチが生じ、インデツク
ス・レジスタ２８の内容が減少される。ビツト・モード
の命令の形式が第４図に示され、そしてビツト・モード
のブランチ命令の形式が第５図に示されている。

ＬＯＡＤＢＩＴ（ＬＤＢ）．アドレスされたビツトがビ
ツト・アキユムレータ１８にロードされる。

ＳＴＯＲＥＢＩＴ（ＳＴＢ）．ビツト・アキユムレータ
１８の内容がアドレスされた位置にストアされる。ＳＥ
ＴＢＩＴ（ＳＥＴ）．アドレスされた位置が１にセツト
される。

ＲＥＳＥＴＢＩＴ（ＲＳＴ）．アドレスされた位置がＯ
にりセツトされる。

ＡＮＤＢＩＴ（ＡＮＢ）．ビツト・アキユムレータ１８
の内容がアドレスされたビツトと共にＡＮＤ化される。

結果はビツト・アキユムレータ１８にストアされる。０
ＲＢＩＴ（０ＲＢ）．ビツト・アキユムレータ１８の内
容がアドレスされたビツトと共に０Ｒ化される。

結果はビツト・アキユムレータ１８にストアされる。Ｅ
ＸＣＬＵＳＩＶＥ−０ＲＢＩＴ（ＥＯＢ）．ビツト・ア
キユムレータ１８の内容がアドレスされたビツトと共に
ＥＸＣＬＵＳＩＶＥ−０Ｒ化される。

結果はビツト・アキユムレータ１８にストアされる。Ｌ
ＯＡＤＡＮＤＢＲＡＮＣＨ（ＬＢ）．アドレスされたビ
ツトがビツト・アキユムレータ１８にロードされる。ブ
ランチ動作はアキユムレータにロードされたビツト及び
命令の第２ワードのビツト０及び１により決められるブ
ランチ条件に依存する。０ＲＡＮＤＢＲＡＮＣＨ（０Ｂ
）．アドレスされたビツトはビツト・アキユムレータ１
８の内容と共に０Ｒ化される。

結果はビツト・アキユムレータ１８にストアされる。ブ
ランチ動作は結果のビツト及び上記命令の第２ワードの
ビツトＯ及び１により決められるブランチ条件に依存す
る。０ｐ復号手段４４によりＡＬＵ２Ｏ及び装置インタ
ーフエイス１４へ復号化された０ｐ信号が提供される。

命令の０ｐコード・フイールド（ＲＯＳＯ乃至ＲＯＳ４
）及びオペランド・フイールドの２つの高オーダのビツ
ト（ＲＯＳ５及びＲＯＳ６）は、ワード・ソース０Ｐ１
ワード宛先０Ｐ１ビツト・ソース０ｐ及びビツト宛先０
ｐの４つの基本的なりラスに復号化される。復号のこの
レベルに応答して、信号ＷＤＯＰ．．ＷＳＯＰｌＢＤＯ
Ｐ及びＢＳＯＰが作られる。これらの信号はＰＡＲＴＤ
ＥＣＯＰＳ（第９図では９−）として示され、システム
の母線２４に送られる。

第９図の９−１はＲＯＳＯ−６、９−はＲＯＳ７−１１
、９−はＢＲＦＦｌ９−はＤＥＣＯＰＳ及び９−はＤＡ
ＴＡＴＯＡＣＣＷである。

命令のオペランド・フイールドの残りの５ビツト（ＲＯ
Ｓ７乃至ＲＯＳｌｌ）は、５つのアドレス信号ＳＤＡＤ
ＤＲｌ，ＳＤＡＤＤＲ２，ＳＤＡＤＤＲ３，ＳＤＡＤＤ
Ｒ４及びＳＤＡＤＤＲ５を作るために用いられる。０ｐ
復号信号、ソース／宛先（ＳＤ）アドレス動作信号及び
システム・クロツクが、０ｐの実行のために装置インタ
ーフエイス１４に必要な全てである。

データは４ビツトの両方向システムの母線２４によりマ
イクロプロセツサ一と装置インターフエイス１４の間を
移動する。母線の信号はＢＵＳＯ，ＢＵＳｌ，ＢＵＳ２
及びＢＵＳ３である。−ＣＬＫＡｌ−ＦＲＥＥＣＬＫＡ
及び−ＢＵＳＣＬＫは、種々の装置インターフエイス１
４により用いられるシステム・クロツクであり、−ＣＬ
ＫＡ及び−ＦＲＥＥＣＬＫＡは宛先ラツチ及びレジスタ
をロードするために用いられ、−ＢＵＳＣＬＫは装置イ
ンターフエイス論理から母線２４へデータをゲートする
ために用いられる。０ｐ復号手段４４により、命令を表
わすために指定されたビツト・パターンに応答して、多
くの制御信号が作られる。

示された実施例では、０ｐコード・フイールドは５ビツ
トであり、それで３２の命令がこのフイールドで独特に
識別される。上記実施例では、１６のワード命令と９の
ビツト命令が用いられる。これらの命令の各々に対して
、０ｐコードの各々に対して指定されたビツトに応答す
る実行される命令の各々に対する命令制御信号を作るた
めに、０ｐ復号手段４４にゲートが提供されている。こ
の論理回路は詳細に示されていない。というのは、０ｐ
コード・ビツトの指定は設計の選択の問題であり、０ｐ
の復号動作回路は良く知られている。これらの信号はＤ
ＥＣＯＰＳ（第９図では９−）として示されている。ア
ドレス動作手段は、命令カウンタ３８、命令レジスタ３
６、ページ・レジスタ３０とアドレス・レジスタ２６と
インデツクス・レジスタ２８を含む３つのインデツクス
動作レジスタ及び条件付きブランチ・レジスタ３２を含
む。

アドレス動作手段の一般的動作は、第２図において先に
述べた。この時に、ワード・モードの命令に対するスペ
ースにより１２８ワードのアドレスが可能であることを
注意した。ソース又は宛先用のアドレスは、第４図及び
第５図で示したようにオペランド・フイールドを含む命
令のビツト５乃至１１により提供される。ワード・モー
ドの命令に対して、アドレスＯ乃至９５がＲＡＳｌ２の
ワードのものであり、一方アドレス９６乃至１２７は命
令のタイプに依存する。ソース及び宛先用のビツト割当
ては、適当な方法で割り当てられる。ビツト・モードの
命令用のアドレス・スペースは１２８のソース及び宛先
に対して準備され、これらの命令に対するアドレス動作
のモードが先に述べられた。

アドレス・レジスタ２６は４段の２進カウンタである。

これは、ＬＷＸ及びＳＷＸの命令に対するワード・アド
レスの低オーダの４ビツトを形成するために用いられる
。このレジスタはもし命令のビツト１０が１なら増進さ
れる。アドレス・レジスタ２６はＳＡＲ命令の暗示ソー
ス及びＬＡＲ命令の暗黙の宛先である。それはＬＲＩ命
令によりロードされるし、また他のワード命令に対して
重要なソース又は宛先である。インデツクス・レジスタ
２８は、ワード・アキユムレータ１６のプログラム制御
及びビツトのインデツクス動作のために用いられる４段
ダウン・カウンタである。

インデツクス・レジスタ２８はＬＲＩ命令でロードされ
るし、また他のワード命令に対して有効なソース又は宛
先である。命令カウンタ３８は１０段のシフト・レジス
タであり、このカウンタは命令がＲＯＳｌＯに置かれて
いる順番に１０２３の状態まで順番になつている。

ブランチ命令が実行されると、しかしながら、ブランチ
・アドレスは命令カウンタ３８にロードされる。命令レ
ジスタ３６は１２段のレジスタであり、これは各マシン
・サイクルでは、命令又は２つのワード・ブランチ命令
の第２ワードの場合にはブランチ条件及びブランチ・ア
ドレスのどちらかを含む。

ページ・レジスタ３０は３段の２進カウンタである。

ページ・レジスタ３０は、もし命令のビツト５が１なら
ＬＷＸｌＳＷＸの命令中のワード・アドレスの高オーダ
の３ビツトを形成するために用いられる。命令のビツト
の１０及び１１が全て１なら、ページ・レジスタ３０及
びアドレス・レジスタ２６は、アドレス・レジスタ２６
が増進され、ページ・レジスタ３０が高オートの３ビツ
トを形成する時は、７ビツト・カウンタを形成するため
にリンクされる。ページ・レジスタ３０がロードされる
時は、ソース・ワードの低オーダの３ビツトのみが用い
られる。ページ・レジスタ３０をワード・ソースとして
用いる時は、レジスタの内容は低オーダの３ビツトとし
て現われ、最上位ビツトはゼロとなる。ページ・レジス
タ３０はＬＲＩ命令を用いてロードされるし、また他の
ワード命令に対して重要なソース又は宛先となる。演算
及び論理ＡＬＵ手段は、接続された桁上げビツト・スト
ーレツジ手段３４を有するワードＡＬＵ２Ｏ及びビツト
ＡＬＵ２２を含む。ビツトアキユムレータ手段１８及び
ワード・アキユムレータ手段１６は、ビツト及びワード
ＡＬＵに接続される。また０ｐ復号手段４４からの復号
化された０ｐ信号に応答して、データをこれらの構成要
素にゲート・インしたりゲート・アウトするために、Ａ
ＬＵゲート動作手段４８（第１０図参照）が含まれる。
ワードＡＬＵ２Ｏは桁上げを有する４ビツトＡＬＵであ
り、ＡＤＤｌＡＮＤ．．ＯＲｌＥＸＣＬＵＳＩＶＥＯＲ
．．ＬＯＡＤ及びＳＨＩＦＴの機能を実行し、適用する
時には結果をワード・アキユムレータ１６及び桁上げラ
ツチ３４に置く。ワードＡＬＵ２Ｏは、ワード・アキユ
ムレータ１６の内容をシステムの母線２４にゲートする
ことにより、又ワードの宛先として特定された時にはワ
ード・アキユムレータ１６をロードすることによりＳＴ
ＯＲＥ動作を行なう。ワードＡＬＵは、書込み動作に対
してはワード・アキユムレータ１６の内容をシステムの
母線２４にゲートすることにより、又読出し動作に対し
てはシステムの母線からワード・アキユムレータ１６を
ロードすることによりＰＩＯ機能を行なう。ワード・ア
キユムレータ１６の個々のビツトは、またビツトの宛先
として特定される時にはＳＥＴｌＲＥＳＥＴ及びＳＴＯ
ＲＥの命令により影響される。

ゲート手段は、ワード・アキユムレータ１６、アドレス
・レジスタ２６、ページ・レジスタ３０及び即時フイー
ルド（ＲＯＳ８乃至ＲＯＳｌｌ）のうち１つがワード・
ソースとして特定されると、それらの内容をシステムの
母線にゲートするために、提供されている。ゲート手段
はまた、ビツト・ソースとして特定されると、ワード・
アキユムレータの個々のビツト、桁上げ及びビツト・ア
キユムレータ１８を母線２４にゲートするために、提供
されている。ゲート手段は、ワード・アキユムレータ１
６、アドレス・レジスタ２６、インデツクス・レジスタ
２８、ページ・レジスタ３０、複数ビツト（ワード・ソ
ース）、Ｏ／１（ビツト・ソース）及びビツト・アキユ
ムレータ１８のうち１つが宛先の０ｐ（ＳＴＷｌＳＡＲ
．．ＳＥＴ．．ＲＳＴ及びＳＴＢ）に対して暗黙のソー
スとしてアドレスされる時には、それらの内容をシステ
ムの母線にゲートするために提供されている。

ゲート手段はまた、ＳＷＸ及びＰＩＯの書込み０ｐに対
してワード・アキユムレータ１６の内容をシステムの母
線２４にゲートするために提供されていて、ＲＤＸ及び
ＰＩＯ読出し０ｐに対して外の入力ラインをシステムの
母線にゲートしている。ワード・アキユムレータ１６は
、大抵のワード・モード宛先命令に対して暗黙のソース
であり大抵のワード・モード・ソース命令に対して暗黙
の宛先であるところの４ビツト・レジスタである。

ワード・アキユムレータ１６はまたＬＲＩ命令の特定し
た宛先にもなる。ワード・アキユムレータの各ビツトは
ビツト・ソース又は宛先（ＡＣＣＷＯ、ＡＣＣＷｌ、Ａ
ＣＣＷ２、ＡＣＣＷ３）として直接にアドレス可能であ
る。これらの信号はＡＣＣＷ（第１０図では１０−）と
してひとまとめに示されている。ワード・アキユムレー
タ１６は又、ビツ卜・ソースまたは宛先として索引可能
である。ＡＣＣＸがビツト・モード命令でアドレスされ
ると、実際に選択されたワード・アキユムレータ１６の
ビツトは、インデツクス・レジスタ２８の低オーダ２ビ
ツトにより特定されたものである。インデツクス・レジ
スタ２８の低オーダ２ビツトが各々００、０１、１０又
は１１の時には、ＡＣＣＷＯ、（最も有効なビツト）１
、２又は３が選択される。単一のビツト・アキユムレー
タ１８は、ＳＥＴ及びＲＳＴを除き全てのビツト・モー
ド宛先動作の暗黙のソースである。それは、全てのビツ
ト・モード・ソース動作の暗黙の宛先である。ワード及
びビツト・モードの両方の命令を用いる適用例の１つは
、マイクロコンピユータを用いて可変速度のｆ／２ｆデ
ータを回復する場合である。

このデータは直列ストリームにおいて直列変換として記
録され、また変換は周波数ｆ又は２倍の周波数２ｆで起
こる。第６図（６−１はある可能なデータ信号、６−は
他の可能なデータ信号、６−はカウンターの実行、６−
はプロセツサの実行を各々示す。）に示されているよう
に、２進の１は周波数ｆで１サイクルに対応する所与の
時間Ｔ以内でひとつの変換として記録される。２進のゼ
ロは同様の時間間隔Ｔにわたつて変換がないものとして
記録される。

どちらの場合にも、クロツク変換は時間間隔の両端で起
きる。このデータは、例えば磁気の印を付けたカードの
ような印を生じる媒体からデータを感知することにより
生じる。

データはまた、手で持てるセンサーで光学的にバ一・コ
ード化されたデータをスキヤンすることにより生じる。
ｆ／２ｆのデータの回復は、可変速度スキヤン、転送さ
れたデータにおける周波数変化、ゆがんで受信すること
、不均一なバ一の幅及び記録されたデータで変換信号の
スペーシング（Ｓｐａｃｉｎｇ）に変化を生じる種々雑
多な他の要因による理想的な信号からの変化により、複
雑になつている。例えば米国特許第３９６９６１３号公
報に述べられているようにこのｆ／２ｆのデータを復号
化するために、種々の方法及び装置が開発された。

上記特許では、ｆ／２ｆのデータを処理するためのシス
テムについてさらに詳細に説明されている。マイクロコ
ードのみが処理するよりも速い速度で可変ｆ／２ｆの記
録されたデータを回復するために、マイクロコンピユー
タを用いるには、余分なインターフエイス論理を提供す
ることが必要である。マイクロプロセツサ一は一般にな
おその上に他の機能を実行しなければならないので、あ
る１つの機能を実行するための論理回路及びマイク口命
令のスペースはプレミアム付きであり、それで付加論理
回路は最小の数に保たれなければならない。このデータ
回復動作をより効率的に実行するために、マイクロコン
ピユータには、制御可能なカウンタ４０及びカウンタを
制御し、ＭａｇｎｅｔｉｃＳｔｒｉＩ）ＥＲｅａｄｅｒ
（ＭＳＲ）により磁気カードから読出されるデータを捕
獲する多くのラツチが提供されている。

マイクロコンピユータは、クロツク時間Ｔから得られ計
算された値に応じてカウンタ４０をプリセツトし、それ
から次の期待されるデータ変換が起きるまで持ち状態（
マイクロコンピユータは割込み能力を持たないので擬似
割込みである）にはいることにより、データ回復を実行
する。その時、プロセスは次のｆ／２ｆの復号化された
データ・ビツトが自動的にラツチされて回復する。マイ
クロコンピユータはデータ・ビツトをワードにアセンブ
ルし、パリテイをチエツクすると、後の使用のためにそ
れらをストアする。最新のクロツク時間Ｔがまた再び計
算される。特定の実施例に応じた制御可能なカウンタ４
０（第１図及び第８図参照）は、１４段の２進アツプ・
カウンタを含む。

最も重要なビツト０ＶＦＬ２（第８図では８−）及び次
の最も重要なビツト０ＦＬ１（第８図では８−１）は、
ビツト・ソース及び宛先である。残りの１２ビツトは、
３つのワード・ソース／宛先、即ちＣＴＲＨ．．ＣＴＲ
Ｍ及びＣＴＲＬ（第８図では８−、８−及び８−）に分
割される。第７図は、ｆ／２ｆデータを回復するために
取られるステツプの流れ図を示している。

７一１は持ち状態のセツト、７一２は０ＶＦＬ２の判断
でＹ（Ｙｅｓ）ならエラー、Ｎ（ＮＯ）なら７一３へ、
７３はクロツク時間の計算、７一４はセーブ・ウインド
ウ（ＳａｖｅｗｉｎｄＯｗ）の計算、７一５は０ＶＦＬ
１までカウントするとともにＣＴＲへのロード、７一６
はカウンターをスタート、７ー７はＭＳＲの終了で、Ｙ
（Ｙｅｓ）なら他のルーチンへ、Ｎ（ＮＯ）なら７一１
へ飛ぶことを各々示す。

基準即ちウインド一時間ＷｌＮＤＯＷｌこれは最後のク
ロツク時間Ｔの適当な分数（特定の実施例では一Ｔ）で
あるのだが、それが計算されそして局所ストアにストア
される。カウンタにはある要因が存在し、−ＦＲＥＥＣ
ＬＫＡ信号の正の端部で増進され、それでカウンタは基
準時間でオーバーフローすることになる。（それで信号
０ＶＦＬ１を生じる。）カウンタがオーバーフローする
と、擬似割込みは次の変換がＷＡＩＴラツチ｛２をりセ
ツトすることにより可能となる。カウンタは増進を続け
る。もはや変換が起こらない場合には、０ＶＦＬ２信号
が生じた時にプロセスは回復する。

ワード及びビツトの両命令が動作中に用いられ、命令カ
ウンタ３８はこれらの命令の順次実行するのを匍脚する
。変換が起こると、マイクロ命令のプロセスが回復する
が、カウンタは実行を停止する。

カウンタＴＩｔＡＮＳの値は、最初のオーバーフローか
ら変換まで（第７図ではある星印から他の星印まで）の
サイクル中の時間である。最新のクロツク時間ＣＬＯＣ
ＫがそれからＣＬＯＣＫ＝ＷＩＮＤＯＷ＋ＴｌｔＡＮＳ
として計算される。基準即ちウインド一時間はＷＩＮＤ
ＯＷ＝−×ＣＬＯＣＫとして再び計算されそしてストア
される。変換からカウンタが再びスタートする時までの
サイクル中の経過時間は計算されたＷＩＮＤＯＷから差
し引かれ、結果の補数がカウンタにロードされる。それ
からカウンタが再びスタートされ、このプロセスが完了
しコンピユータが最初のオーバーフローが生じる前にＷ
ＡＩＴ状態に置かれるなら、他のマイクロ命令がもはや
実行される。プロセスの各回復では、電流信号レベルは
自動的にラツチに保存される。

もし電流信号レベル及び前に保存されたレベルが同じな
ら、他のラツチが１を含むように制御される。さもなけ
れば、ラツチ２はゼロを含む。このラツチはそれから、
前に述べたアルゴリズムにより決められたｆ／２ｆのデ
ータを保持する。

【図面の簡単な説明】

第１図は、本発明が特定して用いられている単一チツプ
のマイクロコンピユータのデータの流れを概略的に示す
ダイヤグラムである。第２図は、第１図のマイクロコンピユータのアドレス・
スペースを示すダイヤグラムである。第３図はマイクロ
コンピユータの成分を制御する信号の相対的なタイミン
グを示すタイミング・ダイヤグラムである。第４図は、
第１図のマイクロコンピユータの短い命令から成る一般
的な命令形式をしめすダイヤグラムである。第５図は、
第１図のマイタロコンピユータの長い命令から成る命令
形式を示すダイヤグラムである。第６図は、第１図のマ
イクロコンピユータを用いて可変速度のｆ／２ｆで記録
されたデータを再生するために実行されるステツプを示
すダイヤグラムである。第７図は、第１図のマイクロコ
ンピユータを用いてｆ／２ｆのデータ回復動作を実行す
るために行なわれるステツプを決める流れ図である。第
８図は、ｆ／２ｆの２進カウンタを概略的に示す。第９
図は０ｐ復号手段を概略的に示す。第１０図は、ＡＬＵ
ゲーテイング手段を概略的に示す。１２・・・・・・ラ
ンダム・アクセス・ストーレツジ手段、１６・・・・・
・ワード・アキユムレータ、１８・・・・・・ビツト・
アキユムレータ、２０・・・・・・ワード命令実行演算
論理ユニツト、２２・・・・・・ビツト命令実行演算論
理ユニツト、２６・・・・・・アドレス・レジスタ、２
８・・・・・・インデツクス・レジスタ、３０・・・・
・・ページ・レジスタ、３２・・・・・・条件付きブラ
ンチ・レジスタ、３４・・・・・・桁上げラツチ、３６
・・・・・・命令レジスタ、３８・・・・・・アドレス
命令カウンタ。

Claims

【特許請求の範囲】１処理命令をストアする第１ストーレッジ手段と、前
記命令を復号化して実行する手段と、多重ビット・ワードで演算及び論理の動作を行なう第１
処理手段と、単一ビット・ワードで論理動作を行なう第
２処理手段と、多重ビットのデータ・ワードをストアす
る第２ストーレッジ手段とを含み、前記第２ストーレッ
ジ手段は、所定の下位データ・ワード・アドレス領域に
おいて多重ビット・ワード又は単一ビット・ワードでア
クセス可能であり、前記第１ストーレッジ手段は、ワー
ド・アドレスを含む多重ビット処理命令と、前記下位デ
ータ・ワード・アドレス領域のワード・アドレス及び該
ワード・アドレスにおけるワード内のビット・アドレス
を含む単一ビット処理命令とをストアしており、前記多
重ビット処理命令が復号化されたときは、該処理命令内
のワード・アドレスに基づいて、前記第１処理手段によ
つて処理されるべき多重ビット・ワードが前記第２スト
ーレッジ手段からアクセスされ、前記単一ビット処理命
令が復号化されたときは、該処理命令内のワード・アド
レス及びビット・アドレスに基づいて、前記第２処理手
段によつて処理されるべき単一ビット・ワードが前記下
位データ・ワード・アドレス領域からアクセスされるよ
うにしたことを特徴とする、コンピュータ装置。