JPH0256029A - General register switching system - Google Patents
General register switching systemInfo
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- JPH0256029A JPH0256029A JP20567488A JP20567488A JPH0256029A JP H0256029 A JPH0256029 A JP H0256029A JP 20567488 A JP20567488 A JP 20567488A JP 20567488 A JP20567488 A JP 20567488A JP H0256029 A JPH0256029 A JP H0256029A
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Abstract
Description
【発明の詳細な説明】
〔概 要〕
マシン命令で指示される汎用レジスタの切換方式に関し
、
汎用レジスタセットのハードウェア量を最小にし、しか
も領域の変更を高速に行うことが可能な汎用レジスタ切
換方式を提供することを目的とし、主記憶装置から読み
出される命令を解読し、かつデータを入力し、演算した
後、汎用レジスタにセットあるいは前記主記憶装置に転
送することによって処理する中央演算装置において、複
数のモードに対応する複数の領域から構成され、前記各
領域がマシン命令で指示できるレジスタを有する第１の
汎用レジスタセット手段と、前記第１の汎用レジスタセ
ット手段を含む論理分割以外の論理分割内にあり、前記
第１の汎用レジスタセット手段の各領域のレジスタ数に
対応する領域を存し、その各レジスタをマシン命令で指
定できる第２の汎用レジスタセット手段と、前記第１の
汎用レジスタセット手段の各領域を指定し、各モードに
対応した上位アドレスビットをセットするレジスタ群選
択レジスタ手段と、前記第１の汎用レジスタセット手段
の各領域内のレジスタを指定するレジスタ指定信号及び
前記第２の汎用レジスタセット手段の各汎用レジスタセ
ットのレジスタを指定するレジスタ指定信号を含むマシ
ン命令をセットできる命令レジスタ手段と、モード変更
時において、前記レジスタ群選択レジスタ手段の内容を
変更するとともに前記第１の汎用レジスタセット手段の
対応する領域からデータを読み出し、読み出されたデー
タを前記論理分割にある他の論理回路をバイパスし前記
第２の汎用レジスタセット手段の各汎用レジスタセット
に転送する制御手段とを有するように構成する。[Detailed Description of the Invention] [Summary] Regarding a general-purpose register switching method instructed by a machine instruction, a general-purpose register switching method that minimizes the hardware amount of a general-purpose register set and can change areas at high speed is provided. In a central processing unit that decodes instructions read from a main memory, inputs data, performs operations, and then processes the data by setting it in a general-purpose register or transferring it to the main memory. , a first general-purpose register set means that is composed of a plurality of areas corresponding to a plurality of modes, each of which has a register that can be specified by a machine instruction, and a logic other than logical division that includes the first general-purpose register set means. a second general-purpose register set means which is located within the division and has an area corresponding to the number of registers in each area of the first general-purpose register set means, each register of which can be specified by a machine instruction; register group selection register means for specifying each area of the register set means and setting upper address bits corresponding to each mode; a register designation signal for specifying registers in each area of the first general-purpose register set means; an instruction register means capable of setting a machine instruction including a register designation signal specifying a register of each general-purpose register set of the second general-purpose register set means; Data is read from the corresponding area of the first general-purpose register setting means, and the read data is transferred to each general-purpose register set of the second general-purpose register setting means, bypassing other logic circuits in the logical division. and a control means.
本発明は、情報処理装置の中央演算装置の構成に関し、
更に詳しくはマシン命令で指示される汎用レジスタの切
換方式に関する。The present invention relates to a configuration of a central processing unit of an information processing device,
More specifically, the present invention relates to a general-purpose register switching method instructed by a machine instruction.
汎用計算機やミニコンピユータ等の中央演算装置におい
ては、命令レジスタにセットされた命令のＯＰコードは
命令デコーダ部によって解読され、Ａ Ｌ Ｕ （Ａｒ
ｉｔｈｍｅｔｉｃ Ｌａｇｉｃ Ｕｎｉｔ）を制御し、
ＡＬＵに入力するオペランドのソース及びディスティネ
ーションとＡＬＵのファンクション等ヲ制御する。ＡＬ
Ｕに与えられるオペランドは汎用レジスタに格納され、
汎用レジスタを参照するアドレスは主に命令レジスタの
アドレス部のレジスタ指定によって行われる。高機能な
汎用計算機では、この汎用レジスタは複数用意され、マ
シン命令で指示できる汎用レジスタをモードによって切
り換えることによってタスク切り換えを高速に行ってい
る。また、一般に、命令のアドレス部にセットされる論
理アドレスは主記憶装置を直接アクセスするための絶対
アドレスへ変換される。このとき、汎用レジスタと変換
用の加算器から成るレジスタＡＬＵ （ＲＡＬＵ）が使
用される。すなわち、このアドレス演算用ＲＡＬＵはデ
ータ演算用のＲＡＬＵとは別に用意され、データ演算用
ＲＡＬＵで演算をしながら、次のアドレスの生成を行う
。このように汎用レジスタは多目的に使われるようにな
り、そのため、汎用レジスタの組が複数用意され、ある
時期にはマシン命令で使用できる汎用レジスタの組を選
択しながら使用されている。このとき、いずれの組を用
いるかはモードの指定によって行う。ＣＰＵが１つのＬ
ＳＩで構成できず、複数のＬＳＩで構成される場合には
、各ＬＳＩ上の汎用レジスタをどのように構成し、どの
ように利用するかという問題があり、この問題は一般に
、コストパーホーマンスが向上する方向で考慮する必要
がある。In central processing units such as general-purpose computers and minicomputers, the OP code of the instruction set in the instruction register is decoded by the instruction decoder section, and ALU (Ar
ithmetic Logic Unit),
It controls the source and destination of operands input to the ALU and the functions of the ALU. AL
The operand given to U is stored in a general-purpose register,
Addresses that refer to general-purpose registers are mainly specified by register specifications in the address section of the instruction register. A high-performance general-purpose computer has a plurality of general-purpose registers, and tasks can be switched at high speed by switching the general-purpose registers that can be specified by machine instructions depending on the mode. Furthermore, generally, a logical address set in the address field of an instruction is converted to an absolute address for directly accessing the main memory. At this time, a register ALU (RALU) consisting of a general-purpose register and an adder for conversion is used. That is, this RALU for address calculation is prepared separately from the RALU for data calculation, and the next address is generated while performing calculations in the RALU for data calculation. In this way, general-purpose registers have come to be used for multiple purposes, and for this reason, multiple sets of general-purpose registers are prepared, and at certain times, the set of general-purpose registers that can be used by machine instructions is selected and used. At this time, which set is used is determined by specifying the mode. L with one CPU
If it cannot be configured with an SI but is configured with multiple LSIs, there is a problem of how to configure and use the general-purpose registers on each LSI, and this problem is generally a matter of cost performance. It is necessary to consider ways to improve the situation.
第６図は従来のＣＰＵの構成図である。ＣＰＵはＬＳＩ
Ｉ、ＬＳＩ２、ＬＳＩ３の複数のチップで構成され、主
記憶装置のメモリ６から命令とデータを読み出し、処理
した後、同じメモリ６にその結果を格納するものである
。同図においてＬＳｌｌは命令解読部で命令レジスタ７
と命令解読用のデコーダ８を有する。ＬＳＩ２は論理ア
ドレスから絶対アドレスに変換するためのアドレス演算
用のＲＡＬＵである。その内部は汎用レジスタセット１
４，１５、アダー４及び出力レジスタ５より構成される
。ＬＳＩ３は数値データを扱うＲＡＬＵで汎用レジスタ
セット１３、レジスタ９、レジスタ１０、ＡＬＵＩＩ及
びレジスタ１２より構成される。メモリ６から読みださ
れた命令は命令レジスタ７にセットされ、セットされた
命令のＯＰコードはデコーダ８により解読される。解読
された結果のマイクロ命令によってＡＬＵＩＩのファン
クシコン及びＡＬＵＩＩに入力されるソースオペランド
の選択及びＡＬＵＩＩの結果に対するディスティネーシ
ョンが決定される。ＡＬＵＩＩに入力するオペランドは
主に汎用レジスタセット１３の読み出しデータまたはメ
モリ６の読み出しデータであり、ＡＬＵＩＩで演算され
た結果はレジスタ１２を介して汎用レジスタセット１３
に再び格納される。あるいはレジスタ１２にセットされ
た出力データはメモリ６に転送され、書き込まれる。ま
たは、アドレス計算用のＬＳＩ２に入力され、汎用レジ
スタセット１４または汎用レジスタセット１５にセット
される。ＬＳＴ２のＲＡＬＵは汎用レジスタセット１４
．１５の出力をアダー４で計算し、その出力がレジスタ
５にセットされる。レジスタ５の出力は主記憶装置であ
るメモＩＪ ６の絶対アドレスとなる。FIG. 6 is a block diagram of a conventional CPU. CPU is LSI
It is composed of a plurality of chips such as I, LSI2, and LSI3, and reads out instructions and data from the memory 6 of the main storage device, processes them, and then stores the results in the same memory 6. In the figure, LSll is an instruction decoder and an instruction register 7.
and a decoder 8 for decoding instructions. LSI2 is a RALU for address calculation to convert a logical address to an absolute address. Inside it is general purpose register set 1
4, 15, an adder 4, and an output register 5. The LSI 3 is a RALU that handles numerical data and is composed of a general-purpose register set 13, a register 9, a register 10, an ALU II, and a register 12. The instruction read from the memory 6 is set in the instruction register 7, and the OP code of the set instruction is decoded by the decoder 8. The resulting decoded microinstruction determines the function of the ALUII and the selection of source operands input to the ALUII and the destination for the ALUII result. The operands input to ALUII are mainly read data from the general-purpose register set 13 or read data from the memory 6, and the results calculated by ALUII are sent to the general-purpose register set 13 via the register 12.
will be stored again. Alternatively, the output data set in the register 12 is transferred to the memory 6 and written therein. Alternatively, it is input to the LSI 2 for address calculation and set in the general-purpose register set 14 or the general-purpose register set 15. RALU of LST2 is general purpose register set 14
．． 15 is calculated by adder 4, and the output is set in register 5. The output of register 5 becomes the absolute address of memory IJ 6, which is the main memory.
このような複数のＬＳＩで構成されるＣＰＵでは、その
ＣＰＵの機能は分割されたＬＳＩ上に割り当てられる。In such a CPU configured with a plurality of LSIs, the functions of the CPU are assigned to the divided LSIs.
この従来の方式ではＬＳＩ２の汎用レジスタセット１４
．１５及びＬＳＩ３の汎用レジスタセット１３は全く、
同一の構造であり、論理的には１つのものが複数のＬＳ
Ｉのそれぞれに割り当てられている。即ち、汎用レジス
タセラ）１３．１４．１５はどんなタスクに対しても同
様な動作を行い、最大個数のレジスタを有する。In this conventional method, the general-purpose register set 14 of LSI2
．． 15 and the general-purpose register set 13 of LSI3 are completely
Same structure, logically one thing can be used for multiple LS
It is assigned to each of I. That is, the general-purpose register cell (13.14.15) performs the same operation for any task and has the maximum number of registers.
レジスタセットのどこのレジスタを用いるかは命令レジ
スタ７のアドレス部に含まれるレジスタ指定部によって
指定される。従って汎用レジスタセラ）１３，１４、及
び１５の内容は常に同じデータが含まれ、ＡＬＵＩＩの
出力の数値データはアドレス計算用の汎用レジスタセッ
ト１４及び１５にも書き込まれる。また、アドレス計算
用のアドレスデータは汎用レジスタセット１４及び１５
ばかりでなく、汎用レジスタセット１３にも書き込まれ
ることになる。Which register in the register set is to be used is specified by a register specifying section included in the address section of the instruction register 7. Therefore, the contents of the general-purpose registers 13, 14, and 15 always contain the same data, and the numerical data output from ALUII is also written to the general-purpose register sets 14 and 15 for address calculation. In addition, address data for address calculation is general-purpose register set 14 and 15.
In addition, it will also be written to the general-purpose register set 13.
第７図は従来の汎用レジスタセットの構成図である。同
図において１からｎまで合計ｎ個のレジスタが汎用レジ
スタを構成する最大レジスタの数であり、汎用レジスタ
セット１３，１４、及び１５のいずれの場合もレジスタ
番号１からｎまでのすべてのレジスタを持つ。そしてマ
シン命令で指示できる汎用レジスタはモードによって切
り換えられる。すなわち、ＣＰＵ内にある全レジスタ１
〜ｎのうちマシン命令で指示できるレジスタの組はＡ、
Ｃ，Ｂ或いはＮのように限定され、ＡからＮのいずれの
組を用いるかはモードによって切換えられる。このよう
にして、主記憶メモリへの転送を行わずにタスクの切換
えを高速に行っている。FIG. 7 is a configuration diagram of a conventional general-purpose register set. In the figure, a total of n registers from 1 to n is the maximum number of registers that constitute the general-purpose registers, and in the case of general-purpose register sets 13, 14, and 15, all registers from register numbers 1 to n are included. have The general-purpose registers that can be specified by machine instructions are switched depending on the mode. In other words, all registers 1 in the CPU
The set of registers that can be specified by machine instructions among ~n is A,
The numbers are limited to C, B, or N, and which set from A to N is used can be switched depending on the mode. In this way, tasks are switched at high speed without being transferred to the main memory.
〔発明が解決しようとする課題］
従って、この従来の方式では、タスクの切換えに対応す
るレジスタ領域の選択は汎用レジスタセットに同時に入
力するアドレス情報を換えるだけで行なえるので高速と
なるが、複数のＬＳＩに同一のしかも最大個数のレジス
タ群からなる汎用レジスタを設置する必要があり、ハー
ドウェアの量が増加するという問題点が生じていた。そ
こで、従来では、ハードウェア量の増加を防ぐためにＬ
ＳＩ上のそれぞれの汎用レジスタセットにマシン命令で
指示できる最大数のレジスタのみを設け、残すの分はロ
ーカルメモリ或いは主記憶メモリ上に格納し、モード変
更時にそれらを入れ換える方法が取られるが、この場合
にはモード変換が低速になるという問題点が生じていた
。[Problem to be Solved by the Invention] Therefore, in this conventional method, the register area corresponding to task switching can be selected at high speed by simply changing the address information input to the general-purpose register set at the same time. It is necessary to install a general-purpose register consisting of the same register group and the maximum number of registers in the LSI, resulting in a problem that the amount of hardware increases. Therefore, in the past, in order to prevent an increase in the amount of hardware, L
The method used is to provide only the maximum number of registers that can be specified by machine instructions in each general-purpose register set on the SI, store the remaining registers in local memory or main memory, and replace them when changing modes. In some cases, a problem arises in that mode conversion becomes slow.
本発明は、汎用レジスタセットのハードウェア量を最小
にし、しかも領域の変更を高速に行うことを目的とする
。An object of the present invention is to minimize the hardware amount of a general-purpose register set and to change areas at high speed.
第１図は本発明の構成図である。 FIG. 1 is a block diagram of the present invention.
中央演算装置は主記憶装置２４から読み出される命令を
解読し、かつデータを入力し、演算した後、汎用レジス
タにセットあるいは前記主記憶装置２４に転送すること
によって処理する。第１の汎用レジスタセット手段１７
は、複数のモードに対応する複数の領域から構成され、
各領域がマシン命令で指示できる最大数のレジスタを有
する。The central processing unit decodes instructions read from the main memory 24, inputs data, performs operations, and then processes the data by setting it in a general-purpose register or transferring it to the main memory 24. First general-purpose register setting means 17
consists of multiple areas corresponding to multiple modes,
Each area has the maximum number of registers that can be specified by a machine instruction.
第２の汎用レジスタセット手段１９は、第１の汎用レジ
スタセット手段１７を含む論理分割以外の論理分割内に
あり、第１の汎用レジスタセットの各領域のレジスタ数
の領域を有し、その各レジスタ番号をマシン命令のみで
指定できる。レジスタ群選択レジスタ手段２０は、第１
の汎用レジスタセットの各領域を指定し、各モードに対
応した上位アドレスビットをセットする。命令レジスタ
２１は、第１の汎用レジスタセットの各領域内のレジス
タを指定するレジスタ指定信号及び第２の汎用レジスタ
セット群の各汎用レジスタセットのすべてのレジスタを
指定するレジスタ指定信号を含むマシン命令をセットで
きる。制御手段２３は、モード変更時において、レジス
タ群選択レジスタの内容を変更するとともに第１の汎用
レジスタセットの対応する領域を先頭アドレスからその
領域の最終アドレスまで順番にデータを読み出し、読み
出されたデータを前記論理分割にある他の論理回路をバ
イパスし第１の汎用レジスタセットから直接第２の汎用
レジスタセットの各汎用レジスタセットに同時に転送す
ることを可能とする。そして、モードの切り換え時に第
１の汎用レジスタセット手段１７の特定な領域から他の
第２の汎用レジスタセット手段１９のすべてに対し汎用
レジスタのデータを転送することを特徴とする。The second general-purpose register set means 19 is located in a logical division other than the logical division containing the first general-purpose register set means 17, and has an area equal to the number of registers in each area of the first general-purpose register set. Register numbers can be specified using machine instructions only. The register group selection register means 20 includes a first
Specify each area of the general-purpose register set and set the upper address bits corresponding to each mode. The instruction register 21 includes a machine instruction including a register designation signal that designates a register in each area of a first general-purpose register set and a register designation signal that designates all registers in each general-purpose register set of a second general-purpose register set group. can be set. When changing the mode, the control means 23 changes the contents of the register group selection register and sequentially reads data from the corresponding area of the first general-purpose register set from the first address to the last address of the area. It is possible to simultaneously transfer data from a first general purpose register set directly to each general purpose register set of a second general purpose register set, bypassing other logic circuits in the logical partition. The present invention is characterized in that data in general-purpose registers is transferred from a specific area of the first general-purpose register setting means 17 to all other second general-purpose register setting means 19 when switching modes.
本発明では、１つの総括汎用レジスタセットのみを最大
個数のレジスタ群からなるもので構成し、他のマシン命
令指定汎用レジスタセットはマシン命令で使用できる汎
用レジスタの最大数のみとする。そして、マシン命令で
の指示あるいは割り込み等の動作によってモードが切り
換えられた場合にそのモード変換時に総括汎用レジスタ
セットの一部をマシン命令指定汎用レジスタセットにデ
ータ転送することにより汎用レジスタの高速化と容量の
最適化を図る。In the present invention, only one overall general-purpose register set is made up of the maximum number of register groups, and other machine instruction-specified general-purpose register sets are made up of only the maximum number of general-purpose registers that can be used by machine instructions. When the mode is switched by a machine instruction instruction or an operation such as an interrupt, data is transferred from a part of the overall general-purpose register set to the machine instruction-specified general-purpose register set at the time of mode conversion, thereby speeding up the general-purpose registers. Optimize capacity.
第２図は本発明の構成の実施例図である。 FIG. 2 is a diagram showing an embodiment of the configuration of the present invention.
同図において第１図と同じものは同じ記号で示され、２
１はＬＳＩに含まれる命令レジスタで、ＯＰコードと３
つのレジスタ指定部Ｒ１，Ｒ２゜Ｒ３から構成される。In this figure, the same parts as in Figure 1 are indicated by the same symbols, and 2
1 is an instruction register included in the LSI, and the OP code and 3
It consists of two register specifying sections R1, R2°R3.
ＬＳ Ｉ １８は、アドレス計算部で、ＬＳ１１６は数
値計算部のＲＡＬＵ部である。ＬＳ１１６において、２
６はＡＬＵ、１７は総括汎用レジスタセット、２７，２
９，３０゜３１はレジスタ、２８はインクリメンタ、２
５゜３２はマルチプレクサ、２０はレジスタ群選択レジ
スタである。LSI 18 is an address calculation section, and LS 116 is a RALU section of a numerical calculation section. In LS116, 2
6 is ALU, 17 is general purpose register set, 27,2
9, 30° 31 is a register, 28 is an incrementer, 2
5.32 is a multiplexer, and 20 is a register group selection register.
一方、ＬＳ Ｉ １ Ｂは、アドレス計算用のＲＡＬＵ
であって、１９Ａと１９Ｂはマシン命令指定汎用レジス
タセット、３３は加算器、３４と３５はレジスタ、３６
と３７はインクリメンタ、３８と３９はマルチプレクサ
である。数値計算用のＲＡＬＵであるＬＳ Ｉ １６内
の総括汎用レジスタセラ）１７はタスクに必要なすべて
のレジスタ群を含み、最大個数のレジスタから構成され
る。On the other hand, LSI 1 B has a RALU for address calculation.
19A and 19B are machine instruction specification general-purpose register sets, 33 is an adder, 34 and 35 are registers, and 36
and 37 are incrementers, and 38 and 39 are multiplexers. The overall general-purpose register cell (SER) 17 in the LSI 16, which is a RALU for numerical calculations, includes all the register groups necessary for the task, and is composed of the maximum number of registers.
第３図は総括汎用レジスタセットの構成図である。FIG. 3 is a configuration diagram of the overall general-purpose register set.
例えば、レジスタは０から３１まで３２個の最大個数の
レジスタ群から構成され、モードに対応、して領域がＡ
、Ｂ、Ｃ，Ｄに別れている。Ａ、Ｂ、Ｃ。For example, the registers consist of a maximum of 32 register groups from 0 to 31, and the area is A depending on the mode.
, B, C, and D. A, B, C.
Ｄの４つの領域を指定するアドレスの上位ビットはレジ
スタ群選択レジスタ２０によってモードの切り換え時に
セットされる。各領域中の８個のレジスタの指定は命令
レジスタ２１のアドレス部のＲ１の３ビツトによって指
定され、連続する８個のレジスタの読み出し或いは書き
込みの制御はレジスタ２７とインクリメンタ２日からな
るアドレスカラン、り部によって行われる。総括汎用レ
ジスタセット１７から読み出された内容はレジスタ２９
にセットされ、第１のオペランドとしてＡＬＵ２６に与
えられる。また、主記憶装置２４から読み出されたデー
タは入力レジスタ３０にセットされ、第２のオペランド
としてＡＬＵ２６に与えれる。ＡＬＵ２６の結果は出力
レジスタ３１にセットされる。マルチプレクサ２５はこ
の出力３９と総括汎用レジスタセット１７から読み出さ
れる出力４０を選択することが可能なものである。選択
された結果４１はマシン命令指定汎用レジスタセット１
９Ａまたは１９Ｂに、あるいは総括汎用レジスタセット
１７のいずれかのレジスタにセットされる。モードはタ
スクの違いあるいは割り込みレベル等の違いによって異
なり、各モードに対応するＡ、Ｂ、Ｃ，Ｄの領域はレジ
スタ群選択レジスタ２０にセットされる２ビツトの上位
アドレスで指定される。また、各領域内の８個のレジス
タの指定は下位３ビツトで指示されるこれは、例えば、
命令レジスタ２１のＲ１の３ビツトによっていずれか１
つのレジスタが指定される。The upper bits of the address specifying the four areas of D are set by the register group selection register 20 at the time of mode switching. The designation of the eight registers in each area is specified by the 3 bits of R1 in the address field of the instruction register 21, and the control of reading or writing to the eight consecutive registers is performed by an address curance consisting of the register 27 and the incrementer 2. , carried out by the Ri Department. The contents read from the overall general purpose register set 17 are stored in the register 29.
is set to ALU 26 as the first operand. Further, data read from the main memory 24 is set in the input register 30 and given to the ALU 26 as a second operand. The result of ALU 26 is set in output register 31. The multiplexer 25 is capable of selecting this output 39 and the output 40 read from the overall general purpose register set 17. The selected result 41 is machine instruction specification general-purpose register set 1
9A or 19B, or to any register in the overall general purpose register set 17. The modes differ depending on the task or the interrupt level, and the areas A, B, C, and D corresponding to each mode are specified by the 2-bit upper address set in the register group selection register 20. Also, the eight registers in each area are designated by the lower three bits. For example,
Either 1 depending on the 3 bits of R1 of the instruction register 21.
one register is specified.
一方、ＬＳｌｌＢのアドレス計算用のＲＡＬＵにおいて
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂ及び
レジスタ群選択レジスタ２０は総括汎用レジスタセット
１７よりも容量の少ないものであり、モード内で指定さ
れる８個のレジスタのみを含むものである。従っ゛て命
令レジスタ２１のＲ２及びＲ３は３ビツトであり、Ｒ２
の３ビツトによってマシン命令指定汎用レジスタセット
１９Ａのアミレスが指定され、Ｒ３の３ビツトによって
マシン命令指定汎用レジスタセット１９Ｂのアドレスが
指定される。即ち、マシン命令はレジスタ転送命令であ
れば、オペコードＯＰとレジスタ指定部で構成され、そ
のレジスタ指定部のＲ１゜Ｒ２，Ｒ３はそれぞれ３ビツ
トで構成され、いずれもモード切り換え後の各モードに
対応する８個のレジスタを指定できるものである。On the other hand, in the RALU for address calculation of LSllB, the machine instruction specification general-purpose register sets 19A, 19B and the register group selection register 20 have a smaller capacity than the overall general-purpose register set 17, and the eight registers specified in the mode Contains only Therefore, R2 and R3 of the instruction register 21 are 3 bits, and R2
The three bits of R3 specify the address of the machine instruction specification general-purpose register set 19A, and the three bits of R3 specify the address of the machine instruction specification general-purpose register set 19B. In other words, if the machine instruction is a register transfer instruction, it consists of an operation code OP and a register specification part, and R1, R2, and R3 of the register specification part each consist of 3 bits, and both correspond to each mode after mode switching. 8 registers can be specified.
マシン命令の実行時において、命令レジスタ２１にセッ
トされたレジスタ指定部Ｒ２及びＲ３の各３ビツトはマ
シン命令指定汎用レジスタ１９Ａ及び１９Ｂのアドレス
を指定し、読み出されたアドレスデータは加算器３３で
加算され、アドレスレジスタ４２にセットされる。これ
は絶対アドレスであるから主記憶装置２４をアクセスし
、読み出された内容がデータであればそれはデータレジ
スタ３０にセットされる。When a machine instruction is executed, each 3 bits of the register designation parts R2 and R3 set in the instruction register 21 designate the address of the machine command designation general-purpose registers 19A and 19B, and the read address data is sent to the adder 33. It is added and set in the address register 42. Since this is an absolute address, the main memory 24 is accessed, and if the read content is data, it is set in the data register 30.
一方、マシン命令のＲ１の３ビツトはマルチプレクサ３
２を介して総括汎用レジスタセット１７の下位アドレス
ビットとなる。上位アドレスビットはレジスタ群選択レ
ジスタ２０の値によって決定され、モード指定に対応し
た領域Ａ−Ｄのいずれか１つの領域群が選択される０選
択された領域の中でＲ１によって指定されるレジスタの
内容が総括汎用レジスタセット１７から読み出され、レ
ジスタ２９にセットされる。その後データレジスタ２９
及び３０の値がＡＬＵ２６によって演算され、出力デー
タレジスタ３１にセットされる。出力データレジスタ３
１の値はマシン命令のＯＰコ−ドの種類によってマルチ
プレクサ２５を介して総括汎用レジスタセット１７に戻
されるか、主記憶装置２４にストアされるか、あるいは
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂに入
力されるかが、決定される。データレジスタ３１の値が
総括汎用レジスタセット１７．マシン命令指定汎用レジ
スタセット１９Ａ、１９Ｂに転送される場合には総括汎
用レジスタセット１７．マシン命令指定汎用レジスタセ
ラ）１９Ａ、１９Ｂに対するライトイネーブルはオン状
態である。この動作が特定なモードに対する実行過程で
、総括汎用レジスタセット１７の領域Ａ、Ｂ、Ｃ，Ｄの
中のいずれか１つの領域が利用される。On the other hand, the 3 bits of machine instruction R1 are sent to multiplexer 3.
2 becomes the lower address bit of the overall general purpose register set 17. The upper address bits are determined by the value of the register group selection register 20, and one of the area groups A to D corresponding to the mode specification is selected. 0 The register specified by R1 in the selected area is selected. The contents are read from the overall general purpose register set 17 and set in the register 29. Then data register 29
and 30 are calculated by the ALU 26 and set in the output data register 31. Output data register 3
Depending on the type of machine instruction OP code, the value 1 is either returned to the general purpose register set 17 via the multiplexer 25, stored in the main memory 24, or stored in the machine instruction designated general purpose register sets 19A, 19B. It is determined whether the input is made. The value of the data register 31 is the general general purpose register set 17. When transferred to the machine instruction specified general-purpose register sets 19A and 19B, the overall general-purpose register set 17. The write enable for the machine instruction designated general-purpose registers 19A and 19B is in the on state. In the process of executing this operation for a specific mode, any one of areas A, B, C, and D of the overall general-purpose register set 17 is used.
モード変更に伴って指示するべき汎用レジスタ群を変更
する場合には、レジスタ群選択レジスタ２０のモード指
定信号を変更する必要がある。この場合にはｌ／ジスタ
群変更命令で領域Ａ、 Ｂ、 Ｃ。When changing the general-purpose register group to be designated with a mode change, it is necessary to change the mode designation signal of the register group selection register 20. In this case, areas A, B, and C are changed using the l/register group change command.
またはＤに対応するアドレス上位ビットをレジスタ群選
択レジスタ２０にセットする。モードが変更されれば、
アドレス計算に必要なモード対応の汎用レジスタ内容を
マシン命令指定汎用レジスタ１９Ａ及び１９Ｆ３にセッ
トする必要がある。すなわち、その要求される内容は総
括汎用レジスタセット１７のモードに対応する領域にの
みあるので、モード変更時にその内容を読み出し、マシ
ン命令指定汎用レジスタ１９Ａ及び１９Ｂに転送する必
要がある。この転送用のルートが信号線４０であり、こ
のモード変更時に総括汎用レジスタセット１７の出力内
容をマルチプレクサ２５で選択する。Alternatively, the upper bit of the address corresponding to D is set in the register group selection register 20. If the mode is changed,
It is necessary to set the contents of the general-purpose registers corresponding to the modes necessary for address calculation in the machine instruction specification general-purpose registers 19A and 19F3. That is, since the requested contents are only in the area corresponding to the mode of the overall general-purpose register set 17, it is necessary to read the contents and transfer them to the machine instruction specification general-purpose registers 19A and 19B when changing the mode. The route for this transfer is the signal line 40, and the output contents of the overall general-purpose register set 17 are selected by the multiplexer 25 at the time of this mode change.
すなわちモード変更時には、そのモードに対応する領域
のレジスタ群の内容をすべて信号線４０を介してマシン
命令指定汎用レジスタ１９Ａ及び１９Ｂに転送すること
になる。この転送は領域内のレジスタを８個順番に指定
する。モードに対応する領域の０番目から７番目までの
８個のレジスタを順番に読み出すアドレスカウンタはイ
ンクリメンタ２８とレジスタ２７で構成されている。即
ちレジスタ２７から読み出された内容はインクリメンタ
２８で＋１され、ふたたびレジスタ２７にセットされる
ため、インクリメンタ２８とレジスタ２７はアドレスカ
ウンタとして働く。このアドレスカウンタの出力はマル
チプレクサ３２を介して総括汎用レジスタセット１７の
下位アドレスの３ビツトに与えられる。順番に読み出さ
れた内容は信号線４０．４１を介してマシン命令指定汎
用レジスタ１９Ａ及び１９Ｂに格納される。そのときの
書き込みアドレスは同様にインクリメントされる必要が
ある。そのためのアドレスカウンタは、インクリメンタ
３６．３７とレジスタ３４．３５である。レジスタ２７
．３４及び３５はモード変換の直後においては０にセッ
トされ、マルチプレクサ３２．３８及び３９はそれぞれ
レジスタ２７゜３４及び３５の出力を選択する。そして
各アドレスカウンタをカウントアツプすることにより、
指定されたモードに対応する領域内の８個のレジスタの
内容が総括汎用レジスタセット１７から順に読み出され
、マシン命令指定汎用レジスタセット１９Ａ及び１９Ｂ
にそれぞれ書き込まれる。That is, when the mode is changed, all the contents of the register group in the area corresponding to the mode are transferred to the machine instruction designated general-purpose registers 19A and 19B via the signal line 40. This transfer sequentially specifies eight registers within the area. An address counter that sequentially reads eight registers from 0th to 7th in an area corresponding to a mode is composed of an incrementer 28 and a register 27. That is, the contents read from the register 27 are incremented by 1 by the incrementer 28 and set in the register 27 again, so the incrementer 28 and the register 27 function as an address counter. The output of this address counter is applied to the three bits of the lower address of the overall general purpose register set 17 via the multiplexer 32. The sequentially read contents are stored in machine instruction designated general purpose registers 19A and 19B via signal lines 40, 41. The write address at that time needs to be incremented as well. The address counters for this are incrementers 36.37 and registers 34.35. register 27
．． 34 and 35 are set to 0 immediately after mode conversion, and multiplexers 32, 38 and 39 select the outputs of registers 27, 34 and 35, respectively. And by counting up each address counter,
The contents of eight registers in the area corresponding to the specified mode are read out in order from the overall general-purpose register set 17, and are read out from the general-purpose register set 17 for machine instruction specification.
are written respectively.
すなわち、レジスタ２７で指定される総括汎用レジスタ
セット１７の領域内容が読み出され、信号線４０，４１
を介して、マシン命令指定汎用し、ジスタ１９Ａのレジ
スタ３４で指定されるアドレスに書き込まれ、それと同
時にマシン命令措定汎用レジスタ１９Ｂのレジスタ３５
で指定されるアドレスにセットされる。次にインクリメ
ンタ２８を介してレジスタ２７の内容が＋１され、それ
と同時にレジスタ３４の内容がインクリメンタ３６によ
って＋１され、レジスタ３５の内容がインクリメンタ３
７によって＋１される。そして再度総括汎用レジスタセ
ット１７の値を読み出し、マシン命令指定汎用レジスタ
セラ）１９Ａ及び１９Ｂへ転送する。これを８回繰り返
すことによって、総括汎用レジスタセット１７の新しく
指示されたレジスタ群の８個のレジスタの値がマシン命
令指定汎用レジスタセット１９Ａ及び１９Ｂの中に書き
込まれる。この転送は汎用レジスタ間のレジスタ間転送
であるから非常に高速である。しかもマシン命令指定汎
用レジスタ１９Ａ及び１９Ｂは総括汎用レジスタセット
１７の１７４の大きさですみ、極めてハード量が小さく
なる。That is, the contents of the area of the comprehensive general-purpose register set 17 specified by the register 27 are read out, and the signal lines 40 and 41 are read out.
is written to the address specified by register 34 of register 19A, and simultaneously written to register 35 of machine instruction specified general-purpose register 19B.
is set to the address specified by . Next, the contents of the register 27 are incremented by 1 via the incrementer 28, and at the same time, the contents of the register 34 are incremented by 1 by the incrementer 36, and the contents of the register 35 are incremented by the incrementer 3.
+1 by 7. Then, the value of the overall general-purpose register set 17 is read out again and transferred to the machine instruction designated general-purpose register set 19A and 19B. By repeating this eight times, the values of the eight registers of the newly designated register group of the general purpose register set 17 are written into the machine instruction designated general purpose register sets 19A and 19B. This transfer is a register-to-register transfer between general-purpose registers, so it is very fast. Moreover, the machine instruction specification general-purpose registers 19A and 19B only have the size of 174 of the overall general-purpose register set 17, and the amount of hardware becomes extremely small.
すなわち、本発明では総括汎用レジスタセット１７は全
てのタスクを実行するのに必要なすべてのレジスタ群の
最大値を有し、すなわち同時に管理される複数のタスク
で使用するレジスタ群を保持するものである。すなわち
、総括汎用レジスタセット１７は、そのタスクで使用さ
れる汎用レジスタのみを保持するのではなく、マシン命
令指定汎用レジスタセット１９Ａ及び１９Ｂが１つのタ
スクで使用するものも保持する。一方、マシン命令指定
汎用レジスタセット１９Ａ及び１９Ｂの容量はマシン命
令のアドレス部にある各レジスタ指定のビットに対応し
た小容量のメモリで、マシン命令で指示できる汎用レジ
スタの最大数のみで構成することが可能となる。すなわ
ち本発明では、命令レジスタのアドレス部は非常に少な
いビット数で構成することができ、かつ多様なタスク変
更に対する切り換えが高速、かつハードウェア量が少な
く、極めてコストパーフォーマンスの高い汎用レジスタ
が構成される。That is, in the present invention, the overall general-purpose register set 17 has the maximum value of all register groups necessary to execute all tasks, that is, it holds register groups used by multiple tasks managed simultaneously. be. That is, the overall general-purpose register set 17 does not hold only the general-purpose registers used in the task, but also holds those that the machine instruction specified general-purpose register sets 19A and 19B use in one task. On the other hand, the machine instruction specified general-purpose register sets 19A and 19B are small-capacity memories corresponding to the bits specified by each register in the address part of the machine instruction, and must consist of only the maximum number of general-purpose registers that can be specified by the machine instruction. becomes possible. In other words, in the present invention, the address part of the instruction register can be configured with a very small number of bits, and it can be configured with a general-purpose register that can switch quickly in response to various task changes, requires a small amount of hardware, and has extremely high cost performance. be done.
第４図は本発明の汎用レジスタの内容を書き換える際の
動作を示すタイムチャートである。第５図は汎用レジス
タの内容を書き換える際の動作に対応する各汎用レジス
タセットの内容を示す実施例図である。FIG. 4 is a time chart showing the operation when rewriting the contents of a general-purpose register according to the present invention. FIG. 5 is an embodiment diagram showing the contents of each general-purpose register set corresponding to the operation when rewriting the contents of the general-purpose registers.
第５図において総括汎用レジスタセット１７は０から３
１番地の合計３２個のレジスタがあり、マシン命令指定
レジスタセット１９Ａ及び１９Ｂは８個のレジスタから
構成される。第５図の上側はレジスタ群選択レジスタ群
２０が領域Ａに対応するビットを含む場合の各汎用レジ
スタセットの内容であり、下側の図はレジスタ群選択レ
ジスタ２０がＢの領域を指すビットである場合の各汎用
レジスタセットの内容を示すものである。総括汎用レジ
スタセット１７の各領域は第３図に示されるようにＯか
ら７番地が領域Ａ、８番地から１５番地が領域Ｂ、１６
番地から２３番地がＣ１２４番地から３１番地が領域り
に対応する。レジスタ群選択レジスタ２０がＡである場
合には、レジスタセットは０番地から７番地までの８個
のレジスタ群から読み出され、その内容がマシン命令汎
用レジスタセット１９Ａ及び１９Ｂに転送されるので、
この状態ではマシン命令指定汎用レジスタセット１９Ａ
、１９Ｂは領域Ａに対応する０番地から７番地の内容が
格納されている。In FIG. 5, the overall general-purpose register set 17 is 0 to 3.
There are a total of 32 registers at address 1, and machine instruction specification register sets 19A and 19B are composed of 8 registers. The upper part of Figure 5 shows the contents of each general-purpose register set when the register group selection register group 20 includes bits corresponding to area A, and the lower part shows the contents of each general-purpose register set when the register group selection register group 20 includes bits corresponding to area B. It shows the contents of each general-purpose register set in certain cases. As shown in FIG. 3, each area of the overall general-purpose register set 17 is area A from 0 to 7, area B from 8 to 15, and area B from 8 to 15.
The 23rd address from the address C124 and the 31st address correspond to the area. When the register group selection register 20 is A, the register set is read from the eight register groups from address 0 to address 7, and the contents are transferred to the machine instruction general-purpose register sets 19A and 19B.
In this state, machine instruction specification general-purpose register set 19A
, 19B stores the contents of addresses 0 to 7 corresponding to area A.
今、このような状態からモードが変わり、そのモードに
対応してレジスタ群選択レジスタ２０の内容が領域Ｂを
指すものとなる。このとき、本発明では総括汎用レジス
タセット１７の領域Ｂすなわち、８番地から１５番地ま
での各レジスタはマシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂに転送される。すなわち、レジスタ群選
択レジスタ２０の内容は領域Ｂの先頭アドレスを指し、
領域Ｂ内の８番地から１５番地の内容は順番にアドレス
カウントによってマシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂに転送されることになる。Now, the mode changes from this state, and the contents of the register group selection register 20 point to area B in accordance with the mode. At this time, in the present invention, area B of the overall general-purpose register set 17, that is, each register from address 8 to address 15, is assigned to the machine instruction designated general-purpose register set 1.
Transferred to 9A and 19B. That is, the contents of the register group selection register 20 point to the start address of area B,
The contents of addresses 8 to 15 in area B are sequentially transferred to machine command specified general-purpose register set 1 by address count.
It will be transferred to 9A and 19B.
第４図のタイムチャートでは、１から１０までのクロッ
ク周期が示され、クロック周期■から■においてモード
変化があり、レジスタ群選択レジスタ２０の内容がＡか
らＢに変化したことを示している。従って、クロック周
期■においてはレジスタ群選択レジスタ２０の内容はＡ
であり、総括汎用レジスタセット１７は０番地から７番
地までの内容が指定される。同様にその内容と同じもの
がマシン命令指定汎用レジスタセット１９Ａ及び１９Ｂ
に格納されている。このような状態からクロック周期■
にうつるとレジスタ群選択レジスタ２０の内容がＢに変
わり、それと同時にカウンタレジスタであるレジスタ２
７，３４．３５の内容が０となる。レジスタ群選択レジ
スタ２０がＢを差し、レジスタ２７の内容がＯであるか
ら、総括汎用レジスタセット１７の読み出しデータはレ
ジスタ群選択レジスタ２０で指定されるＢの内容すなわ
ち８番地の内容が読み出されることになる。この読み出
された８番地の内容が同じクロック周期■において信号
線４０．４１を介してマシン命令指定汎用レジスタセッ
ト１９Ａ、１９Ｂの登録データとして入力される。その
マシン命令指定汎用レジスタセット１９Ａ、１９Ｂにお
いてもライトイネーブル信号がクロック周期の終わりに
イネーブル状態、即ちローレベルとなる。このことによ
リ、その８番地の読み出しデータはマシン命令指定汎用
レジスタセット１９Ａ、１９Ｂの０番地に書き込まれる
。そしてクロック周期■に移ると、レジスタ２７がイン
クリメンタ２８により、＋１され総括汎用レジスタセラ
１−１７の読み出しデータがカウントアツプされ９番地
の内容となる。この９番地の内容がマシン命令指定汎用
レジスタセット１９Ａ及び１９Ｂに与えられる。このと
きレジスタ３４と３５はそれぞれインクリメンタ３６゜
３７によってインクリメントされているので、共に１番
地にその９番地の内容が古き込まれる。後は同様な動作
であり、クロック周期■ではレジスタ２７が２となり、
総括汎用レジスタセット１７の読み出しデータは１０番
地の内容となり、マシン命令指定汎用レジスタセット１
９Ａ及び１９Ｂの２番地に書き込まれる。クロック周期
■においては総括汎用レジスタセット１７の領域Ｂの３
番目の内容すなわち１１番地がマシン命令指定汎用レジ
スタ１９Ａ及び１９Ｂの３番地に書き込まれる。In the time chart of FIG. 4, clock cycles from 1 to 10 are shown, and there is a mode change in the clock cycles from ■ to ■, indicating that the contents of the register group selection register 20 change from A to B. Therefore, in clock period ■, the contents of the register group selection register 20 are A.
The contents of the overall general-purpose register set 17 are specified from addresses 0 to 7. Similarly, the same contents are machine instruction specification general-purpose register sets 19A and 19B.
is stored in. From this state, the clock cycle
, the contents of register group selection register 20 change to B, and at the same time register 2, which is a counter register, changes to B.
7, 34. The contents of 35 become 0. Since the register group selection register 20 points to B and the contents of the register 27 is O, the read data of the overall general-purpose register set 17 is the contents of B specified by the register group selection register 20, that is, the contents of address 8. become. The contents of the read address 8 are input as registered data to the machine instruction designation general-purpose register sets 19A and 19B via the signal lines 40 and 41 at the same clock cycle (3). Also in the machine instruction designation general-purpose register sets 19A and 19B, the write enable signal becomes enabled, ie, at a low level, at the end of the clock cycle. As a result, the read data at address 8 is written to address 0 of the machine instruction designated general-purpose register set 19A, 19B. Then, when the clock cycle (2) begins, the register 27 is incremented by 1 by the incrementer 28, and the read data of the overall general-purpose register cell 1-17 is counted up to become the contents of address 9. The contents of this address 9 are given to machine instruction specification general-purpose register sets 19A and 19B. At this time, registers 34 and 35 have been incremented by incrementers 36 and 37, so the contents of address 9 are stored in address 1 of both registers. The rest is the same operation, and at clock cycle ■, register 27 becomes 2,
The read data of the overall general-purpose register set 17 becomes the contents of address 10, and the machine instruction specified general-purpose register set 1
It is written to 2 addresses 9A and 19B. In the clock cycle ■, area B 3 of the overall general-purpose register set 17
The contents of the 11th address, that is, the 11th address, are written to the 3rd address of the machine instruction designation general-purpose registers 19A and 19B.
クロック周期■では総括汎用レジスタセット１７の１２
番地の内容がマシン命令指定汎用レジスタ１９Ａ及び１
９Ｂの４番地に書き込まれ、クロック周期■においては
総括汎用レジスタセット１７の１３番地の内容が、マシ
ン命令指定汎用レジスタセラ）１９Ａ及び１９Ｂの５番
地に書き込まれ、クロック周期■においては総括汎用レ
ジスタセット１７の１４番地の内容が、マシン命令指定
汎用レジスタセット１９Ａ及び１９Ｂの６番地に書き込
まれる。そして最後に総括汎用レジスタセット１７の１
５番地の内容がマシン命令指定汎用レジスタセラ）１９
Ａ及び１９Ｂの７番地の内容に書き込まれる。従ってモ
ードＡからモードＢに変更した場合、総括汎用レジスタ
セット１７のうちモードＢで指示される汎用レジスタ番
号のレジスタの値が順次マルチプレクサ２５を通してマ
シン命令指定汎用レジスタセット１９Ａ及び１９Ｂに書
き込まれる。In the clock cycle ■, 12 of general-purpose register set 17
The contents of the address are machine instruction specification general-purpose registers 19A and 1.
In clock cycle ■, the contents of address 13 of general-purpose register set 17 are written to address 5 of general-purpose register set 17 (machine instruction specified general-purpose register set) 19A and 19B, and in clock cycle ■, the contents of general-purpose register set 17 are written to address 5 of general-purpose register set 17. The contents of address 14 of set 17 are written to address 6 of machine instruction specified general purpose register sets 19A and 19B. And finally, general general purpose register set 17-1
The contents of address 5 is a machine instruction specified general-purpose register cella) 19
The contents of address 7 of A and 19B are written. Therefore, when changing from mode A to mode B, the values of the registers with the general register numbers designated in mode B in the overall general register set 17 are sequentially written to the machine instruction designated general register sets 19A and 19B through the multiplexer 25.
本発明では複数のＬＳＩに分割された汎用レジスタセッ
トの中の１つがすべてのタスクに対して最大個数のレジ
スタを含み、他の汎用レジスタセットはマシン命令で指
定できる汎用レジスタの最大数のみを有することになる
。そのため、本発明では汎用レジスタセットの容量を減
少させることが可能で、しかもモード変更時にはレジス
タ間のみの転送で汎用レジスフ内容が高速にコピーされ
るので、汎用レジスタの高度な有効利用を図ることが可
能となり、従って、命令のレジスタ指定部は少ないビッ
トで構成することが可能でタスク切り換えに対する汎用
レジスタの最適化を図ることが可能となる。In the present invention, one of the general-purpose register sets divided into multiple LSIs includes the maximum number of registers for all tasks, and the other general-purpose register set has only the maximum number of general-purpose registers that can be specified by machine instructions. It turns out. Therefore, with the present invention, it is possible to reduce the capacity of the general-purpose register set, and when changing modes, the contents of the general-purpose register set are copied at high speed by transferring only between registers, so it is possible to achieve highly effective use of general-purpose registers. Therefore, the register designation part of the instruction can be configured with fewer bits, and the general-purpose registers can be optimized for task switching.
作に対応する各汎用レジスタセットの内容を示す実施例
図、
第６図は従来のＣＰＵの構成図、
第７図は従来の汎用レジスタセットの構成図である。FIG. 6 is a block diagram of a conventional CPU, and FIG. 7 is a block diagram of a conventional general-purpose register set.
１６゜ ｌ ７ ・ １９ ・ ２０ ・ ２１ ・ ２３ ・ ２４ ・ ・・・論理分割、 第１の汎用レジスタセット手段、 第２の汎用レジスタセット郡手段、 レジスタ群選択レジスタ、 命令レジスタ、 制御手段、 主記憶装置。16° l 7 ・ 19・ 20・ 21・ 23・ 24・ ...logical division, first general-purpose register setting means; second general purpose register set group means; register group selection register, instruction register, control means, Main memory.
第１図は本発明の構成図、
第２図は本発明の構成の実施例図、
第３図は総括汎用レジスタセットの構成図、第４図は本
発明の汎用レジスタの内容を書き換える際の動作を示す
タイムチャート、
第５図は汎用レジスタの内容を書き換える際め動特許出
廓人
富士通株式会社
閣括汎用しジスタ已ットの本４＄、図
第
図
ｆ逆来のシ几用しジズタヒーノトめ、Ｆ４／３．図第７
図Figure 1 is a configuration diagram of the present invention, Figure 2 is an embodiment of the configuration of the present invention, Figure 3 is a configuration diagram of a comprehensive general-purpose register set, and Figure 4 is a diagram showing the configuration of the general-purpose register of the present invention. A time chart showing the operation, Figure 5 shows the reverse method used when rewriting the contents of a general-purpose register. Jizutahinoto, F4/3. Figure 7
figure
Claims (1)
、かつデータを入力し、演算した後、汎用レジスタにセ
ットあるいは前記主記憶装置（２４）に転送することに
よって処理する中央演算装置において、 複数のモードに対応する複数の領域から構成され、前記
各領域がマシン命令で指示できるレジスタを有する第１
の汎用レジスタセット手段（１７）と、 前記第１の汎用レジスタセット手段（１７）を含む論理
分割（１６）以外の論理分割（１８）内にあり、前記第
１の汎用レジスタセット手段（１７）の各領域のレジス
タ数に対応する領域を有し、その各レジスタをマシン命
令で指定できる第２の汎用レジスタセット手段（１９）
と、 前記第１の汎用レジスタセット手段（１７）の各領域を
指定し、各モードに対応した上位アドレスビットをセッ
トするレジスタ群選択レジスタ手段（２０）と、 前記第１の汎用レジスタセット手段（１７）の各領域内
のレジスタを指定するレジスタ指定信号及び前記第２の
汎用レジスタセット手段（１９）の各汎用レジスタセッ
トのレジスタを指定するレジスタ指定信号を含むマシン
命令をセットできる命令レジスタ手段（２１）と、 モード変更時において、前記レジスタ群選択レジスタ手
段（２０）の内容を変更するとともに前記第１の汎用レ
ジスタセット手段（１７）の対応する領域からデータを
読み出し、読み出されたデータを前記論理分割（１６）
にある他の論理回路をバイパス（２２）し前記第２の汎
用レジスタセット手段（１９）の各汎用レジスタセット
に転送する制御手段（２３）とを有することを特徴とす
る汎用レジスタ切換方式。 ２）前記制御手段（２３）は、前記第１の汎用レジスタ
セット手段（１７）のアドレス部にあり、各領域のレジ
スタを順番に指定するアドレスカウンタと、 前記第２の各汎用レジスタセット手段（１９）の各アド
レス部にあり、各第２の汎用レジスタセット手段（１９
）のアドレスを順に指示するアドレスカウンタを有し、 前記第１の汎用レジスタセット手段（１７）の読み出し
データを選択し、選択された読み出しデータを前記第２
の汎用レジスタセット手段（１９）に転送する選択手段
を有することを特徴とする請求項１記載の汎用レジスタ
切換方式。 ３）前記第１の汎用レジスタセット手段（１７）と前記
第２の汎用レジスタセット手段（１９）はそれぞれ異な
るチップ上に存在することを特徴とする請求項１記載の
汎用レジスタ切換方式。 ４）前記第１の汎用レジスタセット手段（１７）には主
として数値または論理データ及びアドレス情報が格納さ
れ、前記第２の汎用レジスタセット手段（１９）は前記
第１の汎用レジスタセット手段（１７）より小さい容量
を有し主として主記憶装置（２４）のアドレス情報が格
納されることを特徴とする請求項１記載の汎用レジスタ
切換方式。[Scope of Claims] 1) After decoding an instruction read from the main memory (24), inputting data, and performing an operation, processing is performed by setting it in a general-purpose register or transferring it to the main memory (24). A central processing unit comprising a plurality of areas corresponding to a plurality of modes, each area having a register that can be specified by a machine instruction.
and a general-purpose register setting means (17) in a logical division (18) other than the logical division (16) including the first general-purpose register setting means (17), and the first general-purpose register setting means (17) a second general-purpose register set means (19) having an area corresponding to the number of registers in each area, and capable of specifying each register with a machine instruction;
and register group selection register means (20) for specifying each area of the first general-purpose register setting means (17) and setting upper address bits corresponding to each mode; and the first general-purpose register setting means (17). instruction register means (17) capable of setting a machine instruction including a register designation signal designating a register in each area and a register designation signal designating a register in each general-purpose register set of the second general-purpose register setting means (19); 21) At the time of mode change, the contents of the register group selection register means (20) are changed, data is read from the corresponding area of the first general-purpose register set means (17), and the read data is Said logical division (16)
and control means (23) for bypassing other logic circuits (22) in the general-purpose register setting means (22) and transferring data to each general-purpose register set of the second general-purpose register setting means (19). 2) The control means (23) is located in the address section of the first general-purpose register setting means (17), and includes an address counter that sequentially specifies registers in each area, and each of the second general-purpose register setting means ( 19) and each second general-purpose register set means (19).
), which selects the read data of the first general-purpose register set means (17) and transfers the selected read data to the second general-purpose register set means (17);
2. The general-purpose register switching system according to claim 1, further comprising selection means for transferring the data to the general-purpose register setting means (19) of the general-purpose register setting means (19). 3) The general-purpose register switching system according to claim 1, wherein the first general-purpose register setting means (17) and the second general-purpose register setting means (19) are located on different chips. 4) The first general-purpose register setting means (17) mainly stores numerical or logical data and address information, and the second general-purpose register setting means (19) stores the first general-purpose register setting means (17). 2. The general-purpose register switching system according to claim 1, wherein the general-purpose register switching system has a smaller capacity and mainly stores address information of the main memory (24).
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20567488A JPH0256029A (en) | 1988-08-20 | 1988-08-20 | General register switching system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20567488A JPH0256029A (en) | 1988-08-20 | 1988-08-20 | General register switching system |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0256029A true JPH0256029A (en) | 1990-02-26 |
Family
ID=16510817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20567488A Pending JPH0256029A (en) | 1988-08-20 | 1988-08-20 | General register switching system |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0256029A (en) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340490A (en) * | 1993-07-14 | 1994-08-23 | Alliedsignal Inc. | Azeotrope-like compositions of trifluoromethane and carbon dioxide or hexafluoroethane and carbon dioxide |
| JP2009505187A (en) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for setting initial state by switching register set in computer system having at least two instruction execution units |
-
1988
- 1988-08-20 JP JP20567488A patent/JPH0256029A/en active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5340490A (en) * | 1993-07-14 | 1994-08-23 | Alliedsignal Inc. | Azeotrope-like compositions of trifluoromethane and carbon dioxide or hexafluoroethane and carbon dioxide |
| JP2009505187A (en) * | 2005-08-08 | 2009-02-05 | ローベルト ボッシュ ゲゼルシャフト ミット ベシュレンクテル ハフツング | Method and apparatus for setting initial state by switching register set in computer system having at least two instruction execution units |
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