JPH033047A - 演算機能付きメモリ - Google Patents
演算機能付きメモリInfo
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- JPH033047A JPH033047A JP1137622A JP13762289A JPH033047A JP H033047 A JPH033047 A JP H033047A JP 1137622 A JP1137622 A JP 1137622A JP 13762289 A JP13762289 A JP 13762289A JP H033047 A JPH033047 A JP H033047A
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- signal
- memory
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- read
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- 230000015654 memory Effects 0.000 title claims abstract description 88
- 230000006870 function Effects 0.000 title claims description 23
- 238000010586 diagram Methods 0.000 description 16
- 238000001514 detection method Methods 0.000 description 1
Landscapes
- Complex Calculations (AREA)
- Stored Programmes (AREA)
- Static Random-Access Memory (AREA)
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は演算機能付きメモリに関するものである。
（従来の技術）
計算機における処理の高速化をアーキテクチャレベルで
実現するための手段の一つとして、プロセッサとメモリ
より構成されるグロセッシングエレメントを複数個用い
た、いわゆるマルチプロセッサ型の並列処理技術が用い
られている。
実現するための手段の一つとして、プロセッサとメモリ
より構成されるグロセッシングエレメントを複数個用い
た、いわゆるマルチプロセッサ型の並列処理技術が用い
られている。
（発明が解決しようとする課題）
一般にマルチプロセッサシステムにおいては、単一プロ
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従ってこ
のようなマルチプロセッサ特有の部分を意識しながらソ
フトウェアの作成やデバッグ等を行なう必要があり、単
一プロセッサに比べて取り扱いが困難であるという問題
があった。
セッサシステムとのアーキテクチャの違いから、それ専
用のインタフェースやモニタ等が必要である。従ってこ
のようなマルチプロセッサ特有の部分を意識しながらソ
フトウェアの作成やデバッグ等を行なう必要があり、単
一プロセッサに比べて取り扱いが困難であるという問題
があった。
そこで、本発明の目的は、メモリチップに演算部を内蔵
させることにより、各メモリ内のデータに対する処理を
チップ毎に並列に実行することができ、かつ通常のメモ
リチップと同一のインタフェースで収り扱うことができ
るような演算機能付きメモリを提供することにある。
させることにより、各メモリ内のデータに対する処理を
チップ毎に並列に実行することができ、かつ通常のメモ
リチップと同一のインタフェースで収り扱うことができ
るような演算機能付きメモリを提供することにある。
（課題を解決するための手段）
本発明による演算機能付きメモリは、アドレス信号入力
、データ信号入出力、リード／ライト信号入力、モード
信号入力のためのポートを備え、メモリ部と演算部と制
御部より構成され、前記制御部は、 前記モード信号がメモリモードであれば、前記リード／
ライト信号に従って、前記アドレス信号をアドレス、前
記データ信号をデータとして前記メモリの読み出し、も
しくは書き込みを行ない、前記モード信号が処理モード
であれば、前記リード／ライト信号が書き込みである場
合に限って、前記アドレス信号をアドレスとして前記メ
モリから読み出したデータの前記演算部への入力と、前
記データ信号を解読して前記演算部での演算の指定と、
前記アドレス信号をアドレスとして前記演算部からの演
算結果の前記メモリへの書き込みとを行なう。
、データ信号入出力、リード／ライト信号入力、モード
信号入力のためのポートを備え、メモリ部と演算部と制
御部より構成され、前記制御部は、 前記モード信号がメモリモードであれば、前記リード／
ライト信号に従って、前記アドレス信号をアドレス、前
記データ信号をデータとして前記メモリの読み出し、も
しくは書き込みを行ない、前記モード信号が処理モード
であれば、前記リード／ライト信号が書き込みである場
合に限って、前記アドレス信号をアドレスとして前記メ
モリから読み出したデータの前記演算部への入力と、前
記データ信号を解読して前記演算部での演算の指定と、
前記アドレス信号をアドレスとして前記演算部からの演
算結果の前記メモリへの書き込みとを行なう。
（作用）
本発明の装置は、通常のメモリが必要とする入力信号に
加えて、新たにモード信号を入力し、これによりメモリ
モードと処理モードの２つのうち１つを指定する。メモ
リモードの場合は通常のメモリアクセスのみを行なう。
加えて、新たにモード信号を入力し、これによりメモリ
モードと処理モードの２つのうち１つを指定する。メモ
リモードの場合は通常のメモリアクセスのみを行なう。
処理モードの場合は、データ信号を解読してメモリに対
するリード／ライト、演算部に対する演算等を指定し、
メ′モリに格納されたデータに対する演算を実行する。
するリード／ライト、演算部に対する演算等を指定し、
メ′モリに格納されたデータに対する演算を実行する。
（実施例）
次に図面を参照して本発明を説明する。
第１図は第１の発明の演算機能付きメモリの一実施例を
示すブロック図である。
示すブロック図である。
制御部１０は外部からのデータ信号１００、モード信号
１０１、リード／ライト信号１０２を入力とする。モー
ドとしては、信号１０１より指定されるメモリモードと
処理モードの２つがある。
１０１、リード／ライト信号１０２を入力とする。モー
ドとしては、信号１０１より指定されるメモリモードと
処理モードの２つがある。
メモリモードが指定された場合は、データ信号１００と
リード／ライト信号１０２を、メモリデータ信号１０４
とライトイネーブル信号１０５に各々接続し、外部から
メモリ１１に対するアクセスを行なう、一方、モード信
号１０１により処理モード、かつリード／ライト信号１
０２によりライトが指定された場合は、メモリデータ信
号１０４と演算データ信号１０６を接続し、データゞ法
号１００の値を解読してライトイネーブ７し信号１０５
と命令コード信号１０７の値を決定し、演算部１２がメ
モリ１１に格納されたデータに対する演算を実行する。
リード／ライト信号１０２を、メモリデータ信号１０４
とライトイネーブル信号１０５に各々接続し、外部から
メモリ１１に対するアクセスを行なう、一方、モード信
号１０１により処理モード、かつリード／ライト信号１
０２によりライトが指定された場合は、メモリデータ信
号１０４と演算データ信号１０６を接続し、データゞ法
号１００の値を解読してライトイネーブ７し信号１０５
と命令コード信号１０７の値を決定し、演算部１２がメ
モリ１１に格納されたデータに対する演算を実行する。
このモジュールに関しては、後に第２図を用いて説明す
る。
る。
メモリ１１は外部からのアドレス信号１０３をアドレス
として、メモリデータ信号１０４に対するデータのリー
ドもしくはライトを行なう、リード／ライトの切り替え
はライトイネーブル信号１０５により指定する。
として、メモリデータ信号１０４に対するデータのリー
ドもしくはライトを行なう、リード／ライトの切り替え
はライトイネーブル信号１０５により指定する。
演算部１２は前記制御部１０から出力される演算データ
信号１０６と命令コード信号１０７を入力とし、演算デ
ータ信号１０６のデータに対して命令コード信号１０７
で指定される演算を実行し、結果を再び信号１０６に対
して出力する０、ｔな、演算部１２は各オペランドや演
算結果を保持するレジスタを内蔵し、これらの動作も命
令コード信号１０７より指定できるものとする。また各
命令はリード／ライト信号１０２により与えられるライ
トサイクル内に実行が終了するものとする。
信号１０６と命令コード信号１０７を入力とし、演算デ
ータ信号１０６のデータに対して命令コード信号１０７
で指定される演算を実行し、結果を再び信号１０６に対
して出力する０、ｔな、演算部１２は各オペランドや演
算結果を保持するレジスタを内蔵し、これらの動作も命
令コード信号１０７より指定できるものとする。また各
命令はリード／ライト信号１０２により与えられるライ
トサイクル内に実行が終了するものとする。
第２図は第１図に１モジユールとして含まれている制御
部１０の一実施例を示すブロック図である。
部１０の一実施例を示すブロック図である。
データセレクタ２２はモード信号１０１に従って、デー
タ信号１００と演算データ１０６のうち１つを選択し、
メモリデータ信号１０４との接続を行なう、メモリモー
ドの場合はデータ信号１００を、処理モードの場合は演
算データ信号１０６を選択する。
タ信号１００と演算データ１０６のうち１つを選択し、
メモリデータ信号１０４との接続を行なう、メモリモー
ドの場合はデータ信号１００を、処理モードの場合は演
算データ信号１０６を選択する。
デコーダ２１はデータ信号１００を入力し、これを解読
して信号２００、信号１０７として出力する。第８図に
データ信号１００が８ビツト、信号２００が１ビツト、
信号１０７が３ビツトの場合のデコード表の一例を示す
。
して信号２００、信号１０７として出力する。第８図に
データ信号１００が８ビツト、信号２００が１ビツト、
信号１０７が３ビツトの場合のデコード表の一例を示す
。
論理回路２０は、リード／ライト信号１０２とデコーダ
２１の出力信号２００とモード信号１０１を入力し、論
理演算を実行した結果をライトイネーブル信号１０５と
して出力する０例えばリード／ライト信号１０２は値“
１”がリード、値“０”がライト、信号２００は値“１
′°がアクティブ、モード信号１０１は値“１”が処理
モード、値“０″がメモリモードを各々表すとすると、
ライトイネーブル信号１０５の値は以下のようになる。
２１の出力信号２００とモード信号１０１を入力し、論
理演算を実行した結果をライトイネーブル信号１０５と
して出力する０例えばリード／ライト信号１０２は値“
１”がリード、値“０”がライト、信号２００は値“１
′°がアクティブ、モード信号１０１は値“１”が処理
モード、値“０″がメモリモードを各々表すとすると、
ライトイネーブル信号１０５の値は以下のようになる。
信号１０５＝信号１０２ ０Ｒ（信号２００ＡＮＯ信号
１０１） 本発明においては、メモリ１１に対するリード／ライト
や演算部１２に対する命令コード等をデータ信号１００
を用いて指定することができるため、通常のメモリと同
様のインタフェースを介して処理を実行することができ
る。また通常のメモリに対して新たに必要となる信号は
モード信号１０１のみである。
１０１） 本発明においては、メモリ１１に対するリード／ライト
や演算部１２に対する命令コード等をデータ信号１００
を用いて指定することができるため、通常のメモリと同
様のインタフェースを介して処理を実行することができ
る。また通常のメモリに対して新たに必要となる信号は
モード信号１０１のみである。
次に第３図は第２の発明の演算機能付きメモリの一実施
例を示すブロック図である。以下第３図を参照して説明
を行なう、但しメモリ１１に関しては第１図と全く同様
であるため、説明を省略する。
例を示すブロック図である。以下第３図を参照して説明
を行なう、但しメモリ１１に関しては第１図と全く同様
であるため、説明を省略する。
制御部３０は第１図の制御部１０の入力信号に加えて、
更にステータス信号１０８を入力とする。
更にステータス信号１０８を入力とする。
メモリモードの場合と、処理モードでリード／ライト信
号１０２によりライトが指定された場合に関しては、制
御部１０と全く同様の動作を行なう。
号１０２によりライトが指定された場合に関しては、制
御部１０と全く同様の動作を行なう。
一方、処理モードにおいて、リード／ライト信号１０２
によりリードが指定された場合は、データ信号１００と
ステータス信号１０８を接続し、外部より演算部３２の
ステータスの読み出しを可能とする。このモジュールに
関しては、後に第４図を用いて説明を行なう。
によりリードが指定された場合は、データ信号１００と
ステータス信号１０８を接続し、外部より演算部３２の
ステータスの読み出しを可能とする。このモジュールに
関しては、後に第４図を用いて説明を行なう。
演算部３２は演算部１２と同様の機能に加え、演算実行
時のオーバーフロー、ゼロ検出等のステータスを信号１
０８として出力する。
時のオーバーフロー、ゼロ検出等のステータスを信号１
０８として出力する。
第４図は第３図に１モジユールとして含まれている制御
部３０の一実施例を示すブロック図である。以下第４図
を参照して説明を行なう、但し論理回路２０とデコーダ
２１に関しては第２図と全く同様であるため、説明を省
略する。
部３０の一実施例を示すブロック図である。以下第４図
を参照して説明を行なう、但し論理回路２０とデコーダ
２１に関しては第２図と全く同様であるため、説明を省
略する。
論理回路４３はモード信号１０１とリード／ライト信号
１０２を入力し、論理演算を実行した結果を信号２０１
として出力する。信号２０１は例えばメモリモードであ
れば値“０”、処理モードでかつリードが指定されてい
れば値“１″、処理モードでかつライトが指定されてい
れば値“２″をとるものとする。
１０２を入力し、論理演算を実行した結果を信号２０１
として出力する。信号２０１は例えばメモリモードであ
れば値“０”、処理モードでかつリードが指定されてい
れば値“１″、処理モードでかつライトが指定されてい
れば値“２″をとるものとする。
データセレクタ４２は２Ｘ２の切り替えスイッチであり
、論理回路４３の出力信号２０１に従って信号１００，
１０６と信号１０４，１０８との間の接続を行なう、信
号２０１の値が“ＯＮの場合、外部からのデータ信号１
００とメモリデータ信号１０４とが接続され、メモリ１
１へのアクセスのみが行なわれる。信号２０１の値が“
１″の場合、演算部３２のステータスを表す信号１０８
と外部からのデータ信号１００とが接続され、ステータ
スの読み出しが行なわれる。信号２０１の値が“２”の
場合、メモリデータ信号１０４と演算データ信号１０６
とが接続され、メモリ１１に格納されたデータに対する
演算が実行される。
、論理回路４３の出力信号２０１に従って信号１００，
１０６と信号１０４，１０８との間の接続を行なう、信
号２０１の値が“ＯＮの場合、外部からのデータ信号１
００とメモリデータ信号１０４とが接続され、メモリ１
１へのアクセスのみが行なわれる。信号２０１の値が“
１″の場合、演算部３２のステータスを表す信号１０８
と外部からのデータ信号１００とが接続され、ステータ
スの読み出しが行なわれる。信号２０１の値が“２”の
場合、メモリデータ信号１０４と演算データ信号１０６
とが接続され、メモリ１１に格納されたデータに対する
演算が実行される。
次に第５図は第３の発明の演算機能付きメモリの一実施
例を示すブロック図である。
例を示すブロック図である。
以下第５図を参照して説明を行なうがメモリ１１と演算
部１２に関しては第１図と全く同様であるなめ、説明を
省略する。
部１２に関しては第１図と全く同様であるなめ、説明を
省略する。
制御部５０は第１図の制御部１０の入力信号に加えて、
更にアドレス信号１０３を入力とする。
更にアドレス信号１０３を入力とする。
メモリモードに関しては、制御部１０と全く同様の動作
を行なう、処理モードにおいては、演算部１２がメモリ
１１に格納されたデータだけでなく、アドレス信号１０
３で表されるデータに対する演算も可能とする。これよ
りアドレス信号として与えられているリテラルデータに
対する演算を実行することができる。
を行なう、処理モードにおいては、演算部１２がメモリ
１１に格納されたデータだけでなく、アドレス信号１０
３で表されるデータに対する演算も可能とする。これよ
りアドレス信号として与えられているリテラルデータに
対する演算を実行することができる。
第６図は第５図に１モジユールとして含まれてる制御部
５０の一実施例を示すブロック図である。
５０の一実施例を示すブロック図である。
以下、第６図を参照して説明を行なうが、論理回路２０
に関しては第２図と全く同様であるため、説明を省略す
る。また、ここではアドレス信号１０３は信号１００，
１０３，１０４といったデータを表す信号と同じビット
幅を持つものとする。
に関しては第２図と全く同様であるため、説明を省略す
る。また、ここではアドレス信号１０３は信号１００，
１０３，１０４といったデータを表す信号と同じビット
幅を持つものとする。
論理回路６３はモード信号１０１とデコーダ６１の出力
信号６００を入力し、論理演算を実行した結果を信号６
０１として出力する。信号６０１は例えばメモリモード
であれば“０″、処理モードでかつ信号６００の値が“
０”であれば値“１”、処理モードでかつ信号６００の
値が“１”であれば値“２”をとるものとする。
信号６００を入力し、論理演算を実行した結果を信号６
０１として出力する。信号６０１は例えばメモリモード
であれば“０″、処理モードでかつ信号６００の値が“
０”であれば値“１”、処理モードでかつ信号６００の
値が“１”であれば値“２”をとるものとする。
データセレクタ６２は第４図のデータセレクタ４２と同
様な２Ｘ２の切り替えスイッチであり、論理回路６３の
出力信号６０１に従って信号１００．１０６と信号１０
４，１０３との間の接続を行なう、信号６０１の値が“
０”の場合、外部からのデータ信号１００とメモリデー
タ信号１０４とが接続され、メモリ１１へのアクセスの
みが行なわれる。信号６０１の値が“１”の場合、アド
レス信号１０３と演算データ信号１０６とが接続され、
リテラルデータに対する演算が実行される。信号６０１
の値が“２′′の場合、メモリデータ信号１０４と演算
データ信号１０６とが接続され、メモリ１１に格納され
たデータに対する演算が実行される。
様な２Ｘ２の切り替えスイッチであり、論理回路６３の
出力信号６０１に従って信号１００．１０６と信号１０
４，１０３との間の接続を行なう、信号６０１の値が“
０”の場合、外部からのデータ信号１００とメモリデー
タ信号１０４とが接続され、メモリ１１へのアクセスの
みが行なわれる。信号６０１の値が“１”の場合、アド
レス信号１０３と演算データ信号１０６とが接続され、
リテラルデータに対する演算が実行される。信号６０１
の値が“２′′の場合、メモリデータ信号１０４と演算
データ信号１０６とが接続され、メモリ１１に格納され
たデータに対する演算が実行される。
デコーダ６１はデータ信号１００を入力し、これを解読
して信号２００，１０７．６００を生成する。第９図に
データ信号１００が８ビツト、信号２００が１ビツト、
信号１０７が３ビツト、信号６００が１ビツトの場合の
デコード表の一例を示す、第９図においてはリテラルデ
ータに対する演算を指定する場合は信号６００の値が“
０”メモリ１１に格納されたデータに対する演算を指定
する場合は信号６００の値が“１“となるように、外部
からデータ信号１００を与えている。
して信号２００，１０７．６００を生成する。第９図に
データ信号１００が８ビツト、信号２００が１ビツト、
信号１０７が３ビツト、信号６００が１ビツトの場合の
デコード表の一例を示す、第９図においてはリテラルデ
ータに対する演算を指定する場合は信号６００の値が“
０”メモリ１１に格納されたデータに対する演算を指定
する場合は信号６００の値が“１“となるように、外部
からデータ信号１００を与えている。
第４の発明の演算付きメモリの全体構成は第１図と全く
同様であるため、説明を省略する。
同様であるため、説明を省略する。
次に第７図は第４の発明の演算機能付きメモリに１モジ
ユールとして含まれている制御部１０の一実施例を示す
ブロック図である。以下、第７図を参照して説明を行な
うが論理回路２０、データセレクタ２２に関しては第２
図と全く同様であるため、説明を省略する。
ユールとして含まれている制御部１０の一実施例を示す
ブロック図である。以下、第７図を参照して説明を行な
うが論理回路２０、データセレクタ２２に関しては第２
図と全く同様であるため、説明を省略する。
デコーダ７０はデータ信号１００を入力し、これを解読
して信号７００，７０１を生成する。第１０図にデータ
信号１００が８ビツト、信号７００が５ビツト、信号７
０１が３ビツトの場合のデコード表の一例を示す。
して信号７００，７０１を生成する。第１０図にデータ
信号１００が８ビツト、信号７００が５ビツト、信号７
０１が３ビツトの場合のデコード表の一例を示す。
シーケンサ７１はあらかじめ命令コードを格納するため
のメモリと、そのアドレス生成部等を含んで構成される
。デコーダ７０より出力される信号７００をアドレスの
初期値、信号７０１をアドレスの生成数（即ち命令ステ
ップ数）として設定し、内蔵のメモリから一連の命令コ
ードを読み出し信号２００と信号１０７に対して出力す
る。これよりメモリ１１に格納されたデータに対する一
連の演算を、演算部１２が実行することが可能となる。
のメモリと、そのアドレス生成部等を含んで構成される
。デコーダ７０より出力される信号７００をアドレスの
初期値、信号７０１をアドレスの生成数（即ち命令ステ
ップ数）として設定し、内蔵のメモリから一連の命令コ
ードを読み出し信号２００と信号１０７に対して出力す
る。これよりメモリ１１に格納されたデータに対する一
連の演算を、演算部１２が実行することが可能となる。
第１１図は本発明の演算機能付きメモリを４個含んだ装
置の例である。
置の例である。
演ｘ、機能付きメモＩＪＩＩ０．１１１，１１２゜１１
３は、データ信号１００．リード／ライト信号１０２、
アドレス信号１０３を各々共通とし、個々にモード信号
１１００〜１１０３を入力する。
３は、データ信号１００．リード／ライト信号１０２、
アドレス信号１０３を各々共通とし、個々にモード信号
１１００〜１１０３を入力する。
これらを用いて例えば、
Ｃ＋ −−Ａｔ ＋Ｂ＋ （０≦１≦１５）という演
算を実行する場合、まずあらかじめモジュール１１０に
Ａｏ 〜Ａｓ 、 Ｂｏ 〜Ｂｓ 、モジュール１１１
にＡ、〜ＡＴ、８４〜Ｂ？、モジュール１１２にＡ自〜
Ａｚ、Ｂａ〜Ｂ １１、モジュール１１３にＡ １２〜
Ａ Ｉｓ、 ８１２〜Ｂ Ｉｓを、各々０〜７番地に格
納する１次にモード信号１１００〜１１０ゴを処理モー
ド、リード／ライト信号１０２をライトとし、上記アド
レスに格納されたデータに対する加算をデータ信号１０
０を用いて指定すれば、モジュール４個の並列処理によ
って上記演算を実行することができる。尚、モード信号
は信号選択１００，１０２，１０３からなるバスから設
定できるフリップフロップ出力、あるいはアドレス信号
１０３の一部を用いることができ、その場合バスの信号
線は従来のメモリを用いるシステムと同じでよい。
算を実行する場合、まずあらかじめモジュール１１０に
Ａｏ 〜Ａｓ 、 Ｂｏ 〜Ｂｓ 、モジュール１１１
にＡ、〜ＡＴ、８４〜Ｂ？、モジュール１１２にＡ自〜
Ａｚ、Ｂａ〜Ｂ １１、モジュール１１３にＡ １２〜
Ａ Ｉｓ、 ８１２〜Ｂ Ｉｓを、各々０〜７番地に格
納する１次にモード信号１１００〜１１０ゴを処理モー
ド、リード／ライト信号１０２をライトとし、上記アド
レスに格納されたデータに対する加算をデータ信号１０
０を用いて指定すれば、モジュール４個の並列処理によ
って上記演算を実行することができる。尚、モード信号
は信号選択１００，１０２，１０３からなるバスから設
定できるフリップフロップ出力、あるいはアドレス信号
１０３の一部を用いることができ、その場合バスの信号
線は従来のメモリを用いるシステムと同じでよい。
第１の発明に対して、第２、第３．第４の発明において
付加された機能はいずれも独立な機能であり、これらを
組み合わせて用いることも可能である。
付加された機能はいずれも独立な機能であり、これらを
組み合わせて用いることも可能である。
（発明の効果）
以上説明したように、本発明の演算機能付きメモリにお
いては、単にメモリに格納されたデータに対する演算を
高速に実行できるだけでなく、演算部に対する命令コー
ド等をデータ信号により指定するため、通常のメモリと
同様のインタフェースを用いることができる。これはソ
フトウェア作成等の際の負担を大きく削減することがで
きるという効果を持つと共に、既存のメモリシステムを
容易に並列処理システムに変更するという効果を持つ。
いては、単にメモリに格納されたデータに対する演算を
高速に実行できるだけでなく、演算部に対する命令コー
ド等をデータ信号により指定するため、通常のメモリと
同様のインタフェースを用いることができる。これはソ
フトウェア作成等の際の負担を大きく削減することがで
きるという効果を持つと共に、既存のメモリシステムを
容易に並列処理システムに変更するという効果を持つ。
第１図は第１の発明である演算機能付きメモリの一実施
例を示すブロック図、第２図は第１の発明に１モジユー
ルとして含まれる制御部１０を示すブロック図、第３図
は第２の発明である演算機能付きメモリの一実施例を示
すブロック図、第４図は第２の発明に１モジユールとし
て含まれる制御部１０を示すブロック図、第５図は第３
の発明である演算機能付きメモリの一実施例を示すブロ
ック図、第６図は第３の発明に１モジユールとして含ま
れる制御部１０を示すブロック図、第７図は第４の発明
に１モジユールとして含まれる制御部ｌＯを示すブロッ
ク図、第８図は第２図に１モジユールとして含まれるデ
コーダ２１におけるデコード表の一例を示す図、第９図
は第６図に１モジユールとして含まれるデコーダ６１に
おけるデコード表の一例を示す図、第１０図は第７図に
１モジユールとして含まれるデコーダ７０におけるデコ
ード表の一例を示す図、第１１図は本発明の演算機能付
きメモリを４モジュール含んでされる装置の一実施例を
示す図である。 １０．３０．５０・・・制御部、１１・・・メモリ、１
２．３２・・・演算部、２０．４３．．６３・・・論理
回路、２１．６１．７０・・・デコーダ、７１・・・シ
ーケンサ、１１０，１１１，１１２．１１３・・・本発
明の演算機能付きメモリ。 第３図 第４図 第７図 第８図 第９図
例を示すブロック図、第２図は第１の発明に１モジユー
ルとして含まれる制御部１０を示すブロック図、第３図
は第２の発明である演算機能付きメモリの一実施例を示
すブロック図、第４図は第２の発明に１モジユールとし
て含まれる制御部１０を示すブロック図、第５図は第３
の発明である演算機能付きメモリの一実施例を示すブロ
ック図、第６図は第３の発明に１モジユールとして含ま
れる制御部１０を示すブロック図、第７図は第４の発明
に１モジユールとして含まれる制御部ｌＯを示すブロッ
ク図、第８図は第２図に１モジユールとして含まれるデ
コーダ２１におけるデコード表の一例を示す図、第９図
は第６図に１モジユールとして含まれるデコーダ６１に
おけるデコード表の一例を示す図、第１０図は第７図に
１モジユールとして含まれるデコーダ７０におけるデコ
ード表の一例を示す図、第１１図は本発明の演算機能付
きメモリを４モジュール含んでされる装置の一実施例を
示す図である。 １０．３０．５０・・・制御部、１１・・・メモリ、１
２．３２・・・演算部、２０．４３．．６３・・・論理
回路、２１．６１．７０・・・デコーダ、７１・・・シ
ーケンサ、１１０，１１１，１１２．１１３・・・本発
明の演算機能付きメモリ。 第３図 第４図 第７図 第８図 第９図
Claims (4)
- （１）メモリ部、演算部および制御部から構成され、ア
ドレス信号入力、データ信号入出力、リード／ライト信
号入力、モード信号入力のためのポートを備え、 前記制御部は、 前記モード信号がメモリモードであれば、前記リード／
ライト信号に従って、前記アドレス信号をアドレス、前
記データ信号をデータとして前記メモリの読み出し、も
しくは書き込みを行ない、前記モード信号が処理モード
であれば、前記リード／ライト信号が書き込みである場
合に限って、前記アドレス信号をアドレスとして前記メ
モリから読み出したデータの前記演算部への入力と、前
記データ信号を解読して前記演算部での演算の指定と、
前記アドレス信号をアドレスとして前記演算部からの演
算結果の前記メモリへの書き込みとを行なうことを特徴
とする演算機能付きメモリ。 - （２）前記制御部は、前記モード信号が処理モードであ
れば、前記リード／ライト信号が読み出しである場合に
限って、前記演算部のステータスの読み出しを行なうこ
とを特徴とする請求項第１項記載の演算機能付きメモリ
。 - （３）前記制御部は、前記モード信号が処理モードであ
れば、前記リード／ライト信号が書き込みである場合に
限って前記データ信号を解読し、前記演算部に入力する
データとして前記アドレス信号をアドレスとする前記メ
モリから読み出したデータもしくは前記アドレス信号と
のいずれかの選択と、前記演算部での演算の指定と、前
記アドレス信号をアドレスとする前記演算部からの演算
決の前記メモリへの書き込みとを行なうことを特徴とす
る請求項第１項記載の演算機能付きメモリ。 - （４）前記制御部は、 前記メモリと前記演算部に対する命令コードを予め格納
するシーケンサを含んで構成され、前記モード信号が処
理モードであれば、前記リード／ライト信号が書き込み
である場合に限つて、前記データ信号を解読した結果に
従って前記シーケンサから一連の前記命令コードを読み
出し、前記アドレス信号をアドレスとする前記メモリか
ら読み出したデータの前記演算部への入力と、前記演算
部での演算の指定と、前記アドレス信号をアドレスとす
る前記演算部からの演算結果の前記メモリへの書き込み
とを行なうことを特徴とする請求項第１項記載の演算機
能付きメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137622A JPH033047A (ja) | 1989-05-31 | 1989-05-31 | 演算機能付きメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1137622A JPH033047A (ja) | 1989-05-31 | 1989-05-31 | 演算機能付きメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH033047A true JPH033047A (ja) | 1991-01-09 |
Family
ID=15202974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1137622A Pending JPH033047A (ja) | 1989-05-31 | 1989-05-31 | 演算機能付きメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH033047A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190494A (ja) * | 1999-01-21 | 2005-07-14 | Sony Computer Entertainment Inc | 高速プロセッサシステム、これを使用する方法及び記録媒体 |
| US7028141B2 (en) | 1999-01-21 | 2006-04-11 | Sony Computer Entertainment Inc. | High-speed distributed data processing system and method |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120172A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | マルチマイクロプロセツサシステム |
| JPS61288240A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 半導体記憶装置 |
-
1989
- 1989-05-31 JP JP1137622A patent/JPH033047A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6120172A (ja) * | 1984-07-06 | 1986-01-28 | Nec Corp | マルチマイクロプロセツサシステム |
| JPS61288240A (ja) * | 1985-06-17 | 1986-12-18 | Hitachi Ltd | 半導体記憶装置 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005190494A (ja) * | 1999-01-21 | 2005-07-14 | Sony Computer Entertainment Inc | 高速プロセッサシステム、これを使用する方法及び記録媒体 |
| US7028141B2 (en) | 1999-01-21 | 2006-04-11 | Sony Computer Entertainment Inc. | High-speed distributed data processing system and method |
| JP4656565B2 (ja) * | 1999-01-21 | 2011-03-23 | 株式会社ソニー・コンピュータエンタテインメント | 高速プロセッサシステム、これを使用する方法及び記録媒体 |
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