JPH0241113B2 - - Google Patents

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JPH0241113B2
JPH0241113B2 JP56012960A JP1296081A JPH0241113B2 JP H0241113 B2 JPH0241113 B2 JP H0241113B2 JP 56012960 A JP56012960 A JP 56012960A JP 1296081 A JP1296081 A JP 1296081A JP H0241113 B2 JPH0241113 B2 JP H0241113B2
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JP
Japan
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pair
data lines
high resistance
mosfet
circuit
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Norimasa Yasui
Hideaki Nakamura
Kyobumi Uchibori
Noburo Tanimura
Osamu Minato
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Hitachi Microcomputer System Ltd
Hitachi Ltd
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Priority to US06/343,590 priority patent/US4507759A/en
Priority to IT19387/82A priority patent/IT1149530B/it
Priority to DE19823203417 priority patent/DE3203417A1/de
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Priority to SG203/86A priority patent/SG20386G/en
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
    • G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
    • G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
    • G11C11/419—Read-write [R-W] circuits
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H10B10/15—Static random access memory [SRAM] devices comprising a resistor load element

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  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Static Random-Access Memory (AREA)
  • Dram (AREA)

Description

【発明の詳細な説明】 この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）で構成されたスタテイツク型
RAM（ランダム・アクセス・メモリ）に関する。
MOSスタテイツク型RAMにおいて、通常、メ
モリセルは、その複数個がマトリクス配置され
る。同一行に配置された複数のメモリセルの選択
端子はその行に対応する１つのワード線に共通接
続され、同一列に配置された複数のメモリセルの
データ入出力端子はその列に対応するデータ線に
共通接続される。複数のデータ線は、カラムスイ
ツチ回路を介して共通のデータ線に結合される。
上記共通データ線には、センスアンプの入力端
子及び書き込み回路の出力端子が結合される。
従つて、上記センスアンプには、上記ワード線
とカラムスイツチ回路とによつて選択された１つ
のメモリセルにおけるデータが供給される。ま
た、上記書き込み回路の出力データは、上記ワー
ド線とカラムスイツチ回路によつて選択された１
つのメモリセルに供給されることになる。
MOSFETによつて構成されたセンスアンプ
は、その入力信号レベルが変化することによつて
その感度が変化する。センスアンプを高感度で動
作させるために、例えば電源端子と上記共通デー
タ線との間にMOSFETを配置し、この
MOSFETによつてデータ読み出し開始前の上記
共通データ線の電位を予め望ましいレベルにさせ
るようにしておくことができる。同様に、電源端
子とデータ線との間に配置された負荷用
MISFETによつて上記データ線の電位を予め望
ましいレベルにさせておくようにすることができ
る。
しかしながら、上記のようなバイアス電圧を与
えるためのMOSFETは、リーク電流もしくはテ
ーリング電流を生ずる。上記のリーク電流もしく
はテーリング電流は、また温度とともに変化す
る。
チツプ非選択期間が比較的長くされてしまつた
ような場合、上記共通データ線及び上記データ線
の電位は、上記リーク電流もしくはテーリング電
流によつてほゞ電源端子の電位にまで上昇させら
れてしまう。
その結果、センスアンプの感度が低下させられ
てしまい、データの読み出し速度が制限される。
センスアンプがチツプ選択信号によつて制御さ
れるように構成されている場合、上記のように共
通データ線の電位が異常に上昇させられている
と、このセンスアンプの出力電圧は、それが動作
状態にされた直後において、メモリセルから読み
出すデータレベルにかかわらずに比較的大きく低
下させられてしまうことがある。その結果、デー
タの読み出し速度が低下させられる。
従つて、この発明の目的は、安定した高速動作
とすることができるMOSスタテイツク型RAMを
提供することにある。
この発明の他の目的は、温度補償されたMOS
スタテイツク型RAMを提供することにある。
この発明の更に他の目的は、以下の説明及び図
面から明らかとなるであろう。
第１図は、この発明の一実施例のMOSスタテ
イツクRAMの回路を示している。
同図のRAMは、公知の半導体集積回路技術に
よつて１つの半導体基板上において形成される。
端子AX1ないしAXk，AY1ないしAYl，DOUT，
CS，，Dio，VDD及びGNDはその外部端子と
される。図示のRAMは、その電源端子VDDと接
地端子GNDとの間に外部電源装置９から電源電
圧が供給されることによつて動作させられる。
同図において、１はメモリアレイであり、メモ
リセル１ａないし１ｄ、ワード線W1ないしWn、
データ線D1，1，Do，oから構成されている。
メモリセルは、相互において同じ構成とされて
おり、特に制限されないが、１ａを代表として詳
細に示されたように、駆動MOSFET Q1，Q2と
負荷抵抗R1，R2で構成されたスタテイツク型フ
リツプフロツプ回路と、このスタテイツク型フリ
ツプフロツプ回路の入出力端子と一対のデータ線
D1，1との間にそれぞれ設けられた伝送ゲート
MOSFET Q3，Q4とで構成されている。
上記メモリセルは、上記抵抗R1とR2の接続点
に、電源端子VDDに供給される電源電圧が供給さ
れることによつてデータを保持する。
上記抵抗R1及びR2は、データ保持状態におけ
るメモリセルの消費電力を減少させるため、例え
ば数メグオームないし数ギガオームのような高抵
抗値にされる。上記抵抗R1及びR2は、メモリセ
ルの占有面積を減少させるため、例えば
MOSFETを形成する半導体基板の表面に比較的
厚い厚さのフイールド絶縁膜を介して形成された
比較的高比抵抗のポリシリコン層から構成され
る。
上記メモリセル１ａないし１ｄは、図示のよう
にマトリツクス状に配置される。このマトリツク
ス状に配置されたメモリセル１ａ〜１ｄのうち、
同じ行に配置されたメモリセル１ａ，１ｃ及び１
ｂ，１ｄ等の選択端子としての伝送ゲート
MOSFETのゲートは、ワード線W1，Wnに接続
されており、また、同じ列に配置されたメモリセ
ル１ａ，１ｂ及び１ｃ，１ｄ等の一対の入出力端
子は、一対のデータ線D1，1及びDo，oにそれ
ぞれ接続されている。そして、これらの各列に対
応するデータ線は、それぞれカラムスイツチとし
ての伝送ゲートMOSFET Q9，Q10及びQ11，Q12
を介して共通データ線CD，に接続されてい
る。上記ワード線W1〜Wnは、Ｘアドレスデコー
ダ回路２の出力端子に接続され、上記Ｘアドレス
デコーダ回路２によつて選択される。
メモリマトリクスの各列に対応して設けられた
一対の伝送ゲートMOSFET Q9，Q10、及びQ11，
Q12のゲートは、それぞれＹアドレスデコーダ回
路３の出力端子に接続され上記Ｙアドレスデコー
ダ回路３によつて選択される。
上記Ｘアドレスデコーダ回路２には、アドレス
バツフア回路BX1ないしBXkを介してアドレス入
力端子AX1ないしAXkに供給されたアドレス信
号が供給される。
上記Ｙアドレスデコーダ回路３には、同様にア
ドレスバツフア回路BY1ないしBYlを介してアド
レス入力端子AY1ないしAYlに供給されたアドレ
ス信号が供給される。
一対の共通データ線CD，は、一方において
センスアンプ４の一対の入力端子に接続され、他
方において、伝送ゲートMOSFET Q18，Q19を
介して書き込み回路６の出力端子に接続されてい
る。センスアンプ４の出力信号VOUTは、出力バ
ツフア回路５の入力に印加される。
上記センスアンプ４は、特に制限されないが図
示のように差動MOSFET Q13，Q14、カレント
ミラー動作のMOSFET Q15，Q16及び定電流用
MOSFET Q17から構成された差動増幅回路から
構成されている。上記MOSFET Q17は、パワー
スイツチとしても用いられる。チツプ選択端子
CSに供給されるチツプ選択信号が回路の接地電
位のようなロウレベルにされると、これに応じて
制御回路８から上記MOSFET Q17のゲートに供
給される制御信号がハイレベルにされる。その結
果、上記MOSFET Q17がオン状態にされ、セン
スアンプ４が活性化される。
上記出力バツフア回路５は、実質的に出力端子
フローテイング状態を含む３状態回路から構成さ
れる。制御回路８から出力される制御信号CSが
ロウレベルなら、上記出力バツフア回路の出力端
子はフローテイング状態にされる。上記制御信号
CSがハイレベルなら、上記出力バツフア回路の
出力端子は、上記センスアンプ４の出力レベルに
対応したロウレベル又はハイレベルにされる。
上記共通データ線CD，は、またバイアス回
路７が接続されている。
バイアス回路７は、図示のようにゲート・ドレ
インが電源端子VDDに接続されたレベルシフト用
MOSFET Q20、上記MOSFET Q20のソースと
共通データ線CD及びとの間に接続された
MOSFET Q21，Q22、上記共通データ線CD及び
CDと回路の接地点との間に接続された抵抗R3及
びR4から構成されている。
上記MOSFET Q21及びQ22は、チツプ非選択
期間においてオン状態となるように、制御信号
CSによつてスイツチ制御される。以前のデータ
に対応して設定された共通データ線CDととの
相互の電位差は、これら共通データ線CD及び
と回路の接地点との間に存在するような浮遊容量
（図示しない）によつて保持されることになる。
上記のような以前のデータ線に対応する電位差
は、上記MOSFET Q21及びQ22がチツプ非選択
期間においてオン状態にされることによつてほゞ
０にされる。このように、共通データ線対CDと
CDの電位差を予めほゞ０にしておくと、新らた
に選択するメモリセルのデータに対応した電位差
を比較的短時間に上記共通データ線対CDとに
与えることができ、その結果RAMのアクセス時
間を短くすることができる。
上記バイアス回路７におけるMOSFET Q20
は、それがダイオード形態に接続されていること
によつて、そのソース・ドレイン間にほゞそのし
きい値電圧に等しい電圧降下を生ずる。
そのため、チツプ非選択期間において、共通デ
ータ線CD及びには、電源端子VDDの電源電圧
に対し上記MOSFET Q20によつてレベルシフト
された電圧が供給される。
差動MOSFETを含む前記のようなセンスアン
プ４は、通常、その感度がその一対の入力端子の
バイアス電位によつて変化する。上記のように、
共通データ線CD及びの電位が上記MOSFET
Q20によつて低下させられることによつて、上記
センスアンプ４は、高感度で動作するようにな
る。その結果、センスアンプ４の出力は、比較的
短時間内において、共通データ線CDとに供給
されるデータと対応したレベルにされることにな
る。
メモリセルのデータを比較的高速度で読み出す
ことができるようにするために、制御信号CSが
比較的早いタイミングでハイレベルにされた場
合、この制御信号CSによつて上記センスアンプ
４は、メモリセルから上記共通データ線CDと
に充分なレベル差が与えられるよりも前に活性化
されることになる。共通データ線CDとのレベ
ル差が小さいことによつて、差動MOSFET Q13
及びQ14が同時に導通状態にされ、その結果、セ
ンスアンプ４の出力が一時的に低下させられる。
バイアス回路７から、例えばMOSFET Q20が
除去されたような場合、共通データ線CD及び
は、その電位がほゞ電源端子VDDの電位にまで上
昇させられてしまうことになる。このように共通
データ線CD及びの電位が予め電源電圧まで上
昇させられているときの上記共通データ線CDと
CDの電位変化の一例が第２図に実線曲線CD及び
CDとして示されている。このような場合におい
て、制御信号CSをハイレベルにさせると、上記
共通データ線CD及びが比較的高電位にされて
いることによつて、センスアンプ４の出力電圧
VOUTが第２図の実線曲線VOUTのように大きく落
ち込むものとなる。上記出力電圧VOUTが次段の
出力バツフア回路５のロジツクスレツシヨルド電
圧VT以下になると例えメモリセルからハイレベ
ルのデータを読み出す時でも出力バツフア回路５
の出力が一時的に反転してしまうことになる。そ
のためデータの読み出しタイミングを遅くせざる
を得なくなつてくる。
これに対して、第１図に示したように、バイア
ス回路７にレベルシフト用MOSFET Q20を設け
ることにより、第２図に破線で示すように、共通
データ線CD，のレベルを下げることができ、
そのためにセンスアンプ４の活性化に際してのそ
の出力電圧VOUTの落ち込み量を減少させること
ができる。その結果メモリセルからのデータの、
高速読み出しを可能とする。
この実施例では、読み出し動作の安定的な高速
化を図るため、換言すれば、レベルシフト
MOSFET Q20のリーク（又はテーリング）電流
による共通データ線のレベル上昇を防止するため
抵抗R3〜R8が設けられる。すなわち、これらの
抵抗R3，R4は、共通データ線CD，と基準電
位（0V）間に設けられる。
上記抵抗R3及びR4は、チツプ非選択時におけ
るRAMの消費電力の増加を防ぐため、その合成
抵抗値が、上記レベルシフト用MOSFET Q20の
リーク電流とほゞ等しいか若干大きい値の電流を
流し得るような比較的高抵抗値にされる。
上記抵抗R3及びR4は、例えばダイオード接続
のMOSFETによつて構成することが可能であ
る。しかしながら、上記抵抗R3及びR4は、構造
として、前記メモリセルにおける抵抗R1及びR2
と同様に、半導体基板上に比較的厚い厚さのフイ
ールド絶縁膜を介して形成されたポリシリコン層
（図示しない）から構成されていることが望まし
い。このように、抵抗R3及びR4をポリシリコン
厚から構成する場合、ポリシリコン層を比較的高
比抵抗にすることができることによつてその占有
面積を比較的小さくすることが可能となる。ま
た、ポリシリコン層から構成される抵抗は、それ
が二酸化シリコン膜から構成されるようなフール
ド絶縁膜を介して半導体基板上に形成されること
によつて、MOSFETのドレインもしくはソース
接合のような比較的大きい値の浮遊容量を持たな
い。そのために、ポリシリコン層からなる抵抗
は、共通データ線CD及びに対し、比較的小さ
い浮遊容量しか与えず、共通データ線CD及び
における信号変化速度を実質的に制限しない。
第１図の実施例回路によれば、例えば、チツプ
非選択期間が長いとき、又は高温時において共通
データ線CD，のバイアス電位を設定する
MOSFET Q20のリーク電流があつても、これを
高抵抗R3，R4によつて吸収するため、バイアス
電圧の上昇を防止することができる。
したがつて、センスアンプ４のパワースイツチ
MOSFET Q17のオンによる活性化に際して、共
通データ線CD，のバイアス電圧は、一定に固
定されたものであるので、第２図に点線で示すよ
うに、出力信号VOUTの落ち込みが小さく一定と
なる。これにより、安定的な読み出し動作の高速
化を実現することができる。
なお、第１図においては、各データ線D1，1，
Do，oと電源端子VDDとの間にそれぞれデータ線
負荷用のエンハンスメントモードのMOSFET
Q5，Q6，Q7，Q8が設けられている。上記各デー
タ線と回路の接地点との間にはまた、上記抵抗
R3，R4と同様な目的のポリシリコン層から構成
される抵抗R5，R6，R7，R8が設けられている。
従つて、各データ線には、上記データ線負荷用
MOSFETによつてレベルシフトされた電圧が供
給される。上記負荷MOSFET Q5，Q6等のリー
ク電流についても、同様の高抵抗R5，R6等によ
つて吸収できるため、データ線D1，1等のレベ
ル上昇を防止することができる。
以上の説明において、MOSFET Q1〜Q22のう
ち、例えばMOSFET Q1のように、チヤンネル
領域部分にゲート方向に向う矢印を付したもの
は、ｎチヤンネルMOSFETを示し、MOSFET
Q15のように、チヤンネル領域部分にゲート方向
と逆向きの矢印を付したものは、Ｐチヤンネル
MOSFETを示している。したがつて、この実施
例回路は、Ｃ−MOS（相補型MOS）回路で構成
される。
第３図には、この発明の好適な他の一実施例回
路が示されている。
この実施例では、バイアス回路７における
MOSFET Q20のリーク電流を吸収するための前
記実施例のポリシリコン高抵抗R3，R4に替え、
共通データ線CD，と基準電位との間に、ゲー
ト・ソース間が接続されたMOSFET Q23，Q24
が設けられている。
上記MOSFET Q23及びQ24は、MOSFET Q20
のリーク電流を吸収するようなドレインリーク電
流を生ずる。その結果、上記MOSFET Q20のリ
ーク電流にもかかわらず、共通データ線CD及び
CDの電位は、前記実施例と同様に望ましい値に
される。なお、上記MOSFET Q23とQ24は、そ
の合成のドレインリーク電流が上記MOSFET
Q20のリーク電流よりも大きくなるような構造と
されている方が望ましい。
上記MOSFET Q23及びQ24は、上記MOSFET
Q20と異なるチヤンネル型とすることができる。
しかしながら、上記MOSFET Q23及びQ24は、
上記MOSFET Q20と同じチヤンネル型とされ、
しかも上記MOSFET Q20と同時に製造されたも
のであることが望ましい。このようにすると、上
記MOSFET Q23及びQ24は、上記MOSFET Q20
と対応するリーク電流特性を示すようになる。
その結果、実施例によると、上記MOSFET
Q20のリーク電流をMOSFET Q23，Q24のリーク
電流によつて吸収するものであるので、両者の電
流値の一致化を比較的容易に実現することができ
るとともに温度依存性についても補償することが
できるという利点がある。
なお、図示しないが、前記第１図の抵抗R5，
R6，R7，R8等も上記第３図のMOSFET Q23，
Q24と同様なMOSFETに置きかえることができ
る。
第４図には、この発明の更に他の実施例の回路
が示されている。
この実施例では、書き込み信号を伝達させるた
めのMOSFET Q18，Q19がチツプ非選択時には
制御信号WEによつてオフ状態にされること及び
そのリーク電流を利用して共通データ線CD及び
CDの電位の過大な上昇を防ぐこととしている。
このため、書き込み回路６は、チツプ非選択時
に、その一対の出力端子を共にロウレベルにさせ
るように２入力のNAND（又はNOR）ゲート回
路によつて構成される。
すなわち、書き込み回路６は、同図に示すよう
に、MOSFET Q25〜Q28で構成された第１の２
入力ゲート回路、MOSFET Q29〜Q32で構成さ
れた第２の２入力ゲート回路、及びインバータ回
路IVから構成される。
上記第１、第２のゲート回路の一方の入力であ
るMOSFET Q26，Q28及びQ30，Q32のゲートに
は、共通にチツプ選択信号が印加される。
上記第２のゲート回路の他方の入力である
MOSFET Q29，Q31のゲートには書き込み入力
信号DINが印加される。そして、第１のゲート回
路の他方の入力であるMOSFET Q25，Q27のゲ
ートには、上記インバータ回路IVで反転された
書き込み入力信号INが印加される。
この実施例回路では、チツプ非選択時には、チ
ツプ選択信号がハイレベルとされるため、
MOSFET Q28，Q32がオン状態にされ、
MOSFET Q26，Q30がオフ状態にされる。その
ため、上記第１及び第２のゲート回路の出力は、
いずれも書き込み信号DINに無関係に、それぞれ
ローレベルにされることになる。
したがつて、チツプ非選択時において、
MOSFET Q21，Q22を介してMOSFET Q20から
共通データ線CD及びに供給されたリーク電流
は、このときオフ状態にされている上記
MOSFET Q18，Q19及びオン状態にされている
MOSFET Q32，Q28を通して基準電位側に流さ
れることになり、その結果、上記共通データ線に
おけるバイアス電圧の上昇を防止することができ
る。
なお、チツプ選択時には、チツプ選択信号CS
のローレベルによつて、MOSFET Q26，Q30が
オン状態にされ、MOSFET Q28，Q32がオフ状
態にされるため、書き込み信号DINに応じて書き
込み回路６の出力レベルが決定されることにな
る。
この実施例回路では、例えば、ｎチヤンネル
MOSFET Q20のリーク電流を、同様のｎチヤン
ネルMOSFET Q18，Q19のリーク電流によつて
吸収するものであるので、同者の電流値の一致化
をより容易に実現することができる。このこと
は、温度依存性についても同様である。この実施
例に従うと、また、共通データ線CD及びに、
前記実施例のような浮遊容量を増加させる素子が
結合されない。そのため、データの読み出しを高
速化することが可能となる。
この発明は、前記実施例に限定されない。メモ
リセルは、スタテイツク型フリツプフロツプ回路
を利用したものであれば、何んであつてもよい。
また、メモリセルを含む各回路は、Ｃ−MOS
回路の他、ｐチヤンネル又はｎチヤンネル
MOSFETのみによつて構成するものとしてもよ
い。
さらに、データ線の容量値に対して共通データ
線の容量値が大きい場合等、データ線の前述のよ
うなレベル上昇があまり問題とならない場合には
データ線に設けられるリーク電流吸収のための抵
抗R5〜R8等は、省略するものであつてもよい。
また、この実施例における信号CS，又は
WE等の名称、信号レベルは、種々変形できる。
【図面の簡単な説明】
第１図は、この発明の一実施例を示す回路図、
第２図は、その動作を説明するための波形図、第
３図、及び第４図は、それぞれこの発明の他の一
実施例を示す要部回路図である。 １ａ〜１ｄ……メモリセル、２……Ｘアドレス
デコーダ回路、３……Ｙアドレスデコーダ回路、
４……センスアンプ、５……出力バツフア回路、
６……書き込み回路、７……バイアス回路。

Claims (1)

  1. 【特許請求の範囲】 １ ワード線選択信号が供給される選択端子、及
    び一対のデータ線に結合される一対の入出力端子
    を持つメモリセルと、上記一対のデータ線と一対
    の共通データ線との間に設けられデータ線選択信
    号で制御される伝送ゲートMOSFETと、上記一
    対の共通データ線の信号がそれぞれ供給される一
    対の入力端子を持つセンスアンプと、上記一対の
    共通データ線に書き込みデータを出力する一対の
    出力端子を持つ書き込み回路と、所定の電圧をチ
    ツプ非選択時に上記一対の共通データ線に供給す
    るバイアス回路とを含むMOSスタテイツク型
    RAMであつて、上記一対のデータ線と電源電圧
    端子との間には、負荷用MOSFETが接続され、
    上記一対のデータ線と基準電位端子との間には、
    それぞれ高抵抗手段が設けられてなることを特徴
    とするMOSスタテイツク型RAM。 ２ 上記高抵抗手段は、ポリシリコン高抵抗から
    構成されていることを特徴とする特許請求の範囲
    第１項記載のMOSスタテイツク型RAM。 ３ 上記高抵抗手段は、逆方向に接続されたダイ
    オード形態のMOSFETから構成されていること
    を特徴とする特許請求の範囲第１項記載のMOS
    スタテイツク型RAM。 ４ 上記メモリセルはポリシリコン高抵抗を負荷
    抵抗とするフリツプフロツプ回路を含み、上記
    MOSスタテイツク型RAMを構成する他の回路
    は、CMOS回路から構成されていることを特徴
    とする特許請求の範囲第１項乃至第３項記載の
    MOSスタテイツク型RAM。 ５ ワード線選択信号が供給される選択端子、及
    び一対のデータ線に結合される一対の入出力端子
    を持つメモリセルと、上記一対のデータ線と一対
    の共通データ線との間に設けられデータ線選択信
    号で制御される伝送ゲートMOSFETと、上記一
    対の共通データ線の信号がそれぞれ供給される一
    対の入力端子を持つセンスアンプと、上記一対の
    共通データ線に書き込みデータを出力する一対の
    出力端子を持つ書き込み回路と、電源電圧よりも
    低い所定の電圧をチツプ非選択時に上記一対の共
    通データ線に供給するバイアス回路とを含む
    MOSスタテイツク型RAMであつて、上記一対の
    共通データ線と基準電位端子との間に第１の高抵
    抗手段、又は書き込み回路に、チツプ非選択時の
    一対の出力レベルを共に基準電位レベルとする回
    路手段を設けたことを特徴とするMOSスタテイ
    ツク型RAM。 ６ 上記第１の高抵抗手段は、ポリシリコン高抵
    抗から構成されていることを特徴とする特許請求
    の範囲第５項記載のMOSスタテイツク型RAM。 ７ 上記第１の高抵抗手段は、逆方向に接続され
    たダイオード形態のMOSFETから構成されてい
    ることを特徴とする特許請求の範囲第５項記載の
    MOSスタテイツク型RAM。 ８ 上記一対のデータ線と電源電圧端子との間に
    は、負荷用MOSFETが接続され、上記一対のデ
    ータ線と基準電位端子との間には、それぞれ第２
    の高抵抗手段が設けられてなることを特徴とする
    特許請求の範囲第５項乃至第７項のうちの１に記
    載のMOSスタテイツク型RAM。 ９ 上記第２の高抵抗手段は、ポリシリコン高抵
    抗から構成されていることを特徴とする特許請求
    の範囲第８項記載のMOSスタテイツク型RAM。 １０ 上記第２の高抵抗手段は、逆方向に接続さ
    れたダイオード形態のMOSFETから構成されて
    いることを特徴とする特許請求の範囲第８項記載
    のMOSスタテイツク型RAM。 １１ 上記メモリセルはポリシリコン高抵抗を負
    荷抵抗とするフリツプフロツプ回路を含み、上記
    MOSスタテイツク型RAMを構成する他の回路
    は、CMOS回路から構成されていることを特徴
    とする特許請求の範囲第５項乃至第１０項のうち
    の１に記載のMOSスタテイツク型RAM。
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