DE3203417A1

DE3203417A1 - Statischer speicher

Info

Publication number: DE3203417A1
Application number: DE19823203417
Authority: DE
Inventors: Osamu Kodaira Tokyo Minato; Hideaki Kodaira Tokyo Nakamura; Nobuyoshi Musashino Tokyo Tanimura; Kiyofumi Hachiohji Tokyo Uchibori; Tokumasa Yasui
Original assignee: Hitachi Ltd; Hitachi Microcomputer Engineering Ltd
Current assignee: Hitachi Microcomputer System Ltd; Hitachi Ltd
Priority date: 1981-02-02
Filing date: 1982-02-02
Publication date: 1982-08-12
Also published as: MY8600547A; HK54586A; FR2499291A1; JPH0241113B2; IT8219387A0; GB2092403A; JPS57127989A; SG20386G; IT1149530B; US4507759A; FR2499291B1; GB2092403B

Description

Beschreibung

Die Erfindung bezieht sich auf einen statischen Speicher, insbesondere auf einen aus Feldeffekttransistoren mit isoliertem Gate aufgebauten statischen Speicher mit wahlfreiem Zugriff (der im folgenden als "statischer MOS-RAM" bezeichnet werden soll).

Ein statischer MOS-RAM ist gewöhnlich mit einem Leseverstärker in Verbindung mit einer Speicheranordnung versehen, die aus einer Vielzahl von matrixförmig angeordneten statischen Speicherzellen, einer Vielzahl von Wortleitungen, mit denen die Auswahlanschlüsse der jeweils in gleichen Zeilen liegenden Speicherzellen gemeinsam verbunden sind, sowie einer Vielzahl von Datenleitungen aufgebaut ist, mit denen die Datenanschlüsse der jeweils in den gleichen Spalten liegenden Speicherzellen gemeinsam verbunden sind. Der Leseverstärker dient dazu, das von der jeweils ausgewählten Speicherzelle mit verhältnismäßig niedrigem Pegel abgegebene Datensignal zu verstärken.

Bei einer Schaltung, bei der eine aus der Vielzahl von Datenleitungen der Speicheranordnung auszuwählende Datenleitung über einen Zeile η schalterkreis mit einer gemeinsamen Datenleitung gekoppelt wird, ist · der Leseverstärker mit seinem Eingangsanschluß an die gemeinsame Datenleitung angeschlossen. In diesem Fall ist auch der Ausgangsanschluß einer Schreibschaltung mit der gemeinsamen Datenleitung verbunden. Beim Datenlesebetrieb wird daher das Datensignal, das aus der über die Wortleitung und den Spaltenschalterkreis ausgewählten Speicherzelle ausgelesen wird, über eine gemeinsame Wortleitung dem Leseverstärker zugeführt, während beim Dateneinschreibbetrieb ein von der Schreibschaltung bereitgestelltes Datensignal über die gemein-

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same Wortleitung der ausgewählten Speicherzelle zugeführt wird.

Beim Datenlesebetrieb wird die Lesegeschwindigkeit durch diejenige Zeitspanne begrenzt, innerhalb der die Potentiale der Datenleitung und der gemeinsamen Datenleitung auf vorbestimmte Werte entsprechend dem von der Speicherzelle bereitgestellten Datensignal und entsprechend den Arbeitskennwerten des Leseverstärkers gebracht werden..

Bei dem aus Feldeffekttransistoren mit isoliertem Gate (im folgenden als "MOSFETs" bezeichnet) aufgebauten Leseverstärker, insbesondere beim Leseverstärker mit Differentialschaltungsaufbau, wird die Empfindlichkeit durch den Änderungsbereich des seinem Eingangsanschluß jeweils zugeführten Eingangssignals beeinflußt. Wird der Änderungsbereich des Eingangssignals größer oder kleiner als ein gewünschter Änderungsbereich, so nimmt die Empfindlichkeit des Leseverstärkers ab.

Um die Arbeitsgeschwindigkeit beim Datenauslesen zu erhöhen, kann das Potential der gemeinsamen Datenleitung vor Einleitung des Datenlesebetriebes dadurch auf einen gewünschten Wert gebracht werden, daß beispielsweise zwischen einem Versorgungsanschluß und der gemeinsamen Datenleitung ein MOSFET angeordnet wird, der einen geeigneten Spannungsabfall um einen Wert bewirkt, der gleich oder größer ist als seine Schwellenspannung. In ähnlicher Weise kann das Potential der Datenleitung dadurch vorher auf einen geeigneten Wert eingestellt werden, daß zwischen dem Versorgungsanschluß und der Datenleitung ein geeigneter MOSFET angeordnet wird.

Da die Potentiale der gemeinsamen Datenleitung und der Datenleitung somit innerhalb einer bestimmten Zeitspanne, etwa derjenigen, in der keine Chip-Auswahl stattfindet, auf die vorgeschriebenen Werte gebracht werden, wird die Zeitspanne, in der diese Potentiale dann auf diejenigen vorgegebenen Werte gebracht werden, die durch

das von der Speicherzelle bereitgestellte Datensignal bestimmt werden, verhältnismäßig kurz. Da ferner die höchsten Potentiale der gemeinsamen Datenleitung undder Datenleitung durch die MOSFETs begrenzt sind, wird die Empfindlichkeit des Leseverstärkers erhöht. Dadurch wird es möglich, die Datenlesegeschwindigkeit verhältnismäßig groß zu machen.

Die MOSFETs zum Anlegen der oben beschriebenen Vorspannungen verursachen jedoch nicht vernachlässigbare Leck- oder Nachströme.,

Falls die Zeitspanne, in der keine Chip-Auswahl ' stattfindet, verhältnismäßig lang gemacht wird, werden - die Potentiale der gemeinsamen Datenleitung und der Datenleitung durch diese Leck- oder Nachströme annähernd auf das Potential .des Versorgungsanschlusses angehoben. Außerdem nehmen die Werte dieser Leck- oder Nachströme der MOSFETs mit steigender Temperatur zu. Im Falle steigender Temperatur werden daher die Potentiale der gemeinsamen Datenleitung und der Datenleitung dementsprechend in verhältnismäßig kurzer Zeit auf unerwünschte Pegel angehoben. Infolge dieser zu hohen Potentiale der gemeinsamen Datenleitung und der Datenleitung nimmt die Empfindlichkeit des Leseverstärkers ab, so daß die Datenlesegeschwindigkeit begrenzt wird.

In einer Schaltung, in der der in Differenz-Schaltungstechnik aufgebaute Leseverstärker durch ein Chip-Auswahlsignal gesteuert wird, nimmt dann, wenn das Potential der gemeinsamen Datenleitung aus dem oben beschriebenen Grund abnorm hoch ist, die Ausgangsspannung dieses Leseverstärkers unabhängig vom Pegel der aus der Speicherzelle ausgelesenen Daten beträchtlich ab, unmittelbar nachdem dieser Verstärker durch das Chip-Auswahlsignal in seinen Arbeitszustand versetzt worden ist. Danach nimmt die Ausgangsspannung des Leseverstärkers einen dem Pegel der von der Speicherzelle abgegebenen Daten entsprechenden Pegel an. Daher wird die Datenlesegeschwin-

digkeit auch durch diese Ausgangskennwerte des Leseverstärkers begrenzt.

Eine der Erfindung zugrunde liegende Aufgabe besteht nun darin, einen statischen MOS-RAM anzugeben, der eines stabilen Betriebes bei hoher Geschwindigkeit fähig ist.

Eine weitere Aufgabe der Erfindung ist es, einen temperaturkompensierten statischen MOS-RAM anzugeben.

Der Erfindung liegt weiterhin die Aufgabe zugrunde, einen statischen MOS-RAM zu vermitteln, der sich verhältnismäßig einfach herstellen läßt.

Ausführungsbeispiele der Erfindung werden nachstehend anhand der Zeichnungen näher erläutert. In den Zeichnungen zeigen

Fig. 1 ein schematisches Schaltbild eines Ausführungsbeispiels der Erfindung;

Fig. 2A ein Anordnungsmuster von Speicherzellen;

Fig. 2B ein dem Speicherzellen-Muster nach Fig. 2A entsprechendes Anordnungsmuster von Verdrahtungsschichten;

' Fig. 2C einen Schnitt durch ein Halbleitersubstrat gemäß der Linie A-A¹ in Fig. 2A;

Fig. 3 ein Arbeite-Impulsdiagramm für den Leseverstärker nach Fig. 1;

Fig. 4A ein Anordnungsmuster der eine Vorspannungsstufe nach Fig. 1 bildenden Schaltungselemente;

Fig. 4B einen Schnitt durch das Halbleitersubstrat gemäß der Linie A-A' in Fig. 4A;
und

Fig. 5 und 6 Schaltbilder von wesentlichen Teilen weiterer Ausführungsbeispiele der.Erfindung.

Der in Fig. 1 gezeigte statische MOS-RAM ist mittels der bekannten integrierten CMOS-Schaltkreistechnik insgesamt auf einem einzelnen Halbleitersubstrat ausgebildet. Er weist externe Anschlüsse AX1 bis AXk, AY1 bis AYi,, DOUT, GS, WE, Din, VDD und GND auf und wird derart betrieben, daß von einer zwischen den Versor-

gungsanschluß VDD und den Erdanschluß GND liegenden externen Energiequelle 9 eine Versorgungsspannung zugeführt wird.

Die in Fig. 1 gezeigte Speichermatrix 1 besteht aus Speicherzellen 1a bis 1d, Wortleitungen W1 bis Wm und Datenleitungen Di, DT bis Dn, Dn.

Die einzelnen Speicherzellen sind in ihrem Aufbau identisch. Wie für die Speicherzelle 1a als typisches Äusführungsbeispiel gezeigt, ist jede Speicherzelle aus einem statischen Flip-Flop-Kreis aufgebaut, der mit ihren Gate- und Drain-Elektroden kreuzweise verbundene Treiber-MOSFETs Q1 und Q2, Lastwiderstände R1 und R2, sowie zwischen die jeweiligen Eingangs- und Ausgangsanschlüsse des statischen Flip-Flop-Kreises und das Paar von Datenleitungen D1 und ST eingeschaltete übertragungsgatter-MOSFETs Q3 und Q4 aufweist. Dieser Aufbau der Speicherzellen stellt jedoch kein notwendiges Beschränkungsmerkmal der Erfindung dar.

Die Speicherzelle wird am Verbindungspunkt der Lastwiderstände R1 und R2'von dem Versorgungsanschluß VDD mit der Versorgungsspannung beaufschlagt und dadurch betrieben. Je nach dem Inhalt der Speicherzelle befindet sich einer der beiden Treiber-MOSFETs Q1 und Q2 im eingeschalteten und der andere im ausgeschalteten Zustand.

Der durch die Speicherzelle bewirkte Stromverbrauch setzt sich aus dem Betriebsstrom durch den jeweils eingeschalteten Treiber-MOSFET Q1 bzw. Q2 und dem Leckstrom durch den jeweils ausgeschalteten Treiber-MOSFET Q2 bzw. Q1 zusammen. Durch Erhöhung der Widerstandswerte der Lastwiderstände Ri und R2 läßt sich der Stromverbrauch reduzieren. Der durch den ausgeschalteten Treiber-MOSFET fließende Leckstrom bewirkt einen Spannungsabfall am Lastwiderstand und verringert daher die an der Gate-Elektrode eingeschalteten Treiber-MOSFET liegende Spannung.

Somit sind die oberen Grenzwerte für die Lastwiderstände R1 und R2 durch dia Leckströraa dar Trptber-MOSFETs vor-

gegeben. Die unteren Grenzwerte für die Lastwiderstände R1 und R2 werden durch die erforderlichen Energieverbrauchs-Eigenschaften der Speicherzelle bestimmt. Die Lastwiderstände R1 und R2 werden auf einen hohen Widerstandswert von beispielsweise mehreren Megohm bis mehrere Gigaohm eingestellt, um den Energiebedarf der Speicherzelle im Datenspeicherzustand zu verringern. Um den Plächenbedarf der Speicherzelle zu reduzieren, bestehen die Widerstände R1 und R2 beispielsweise aus polykristallinen Siliziumschichten verhältnismäßig hohen spezifischen Widerstandes, die durch Feldisolations-Sdhichten verhältnismäßig großer Dicke auf der Oberfläche des die MOSFETs bildenden Halbleitersubstrats ausgebildet sind.

In den einzelnen Speicherzellen bilden die Gate-Elektroden der Übertragungsgatter-MOSFETs Q3 und Q4 als Auswahl-Anschluß der jeweiligen Speicherzelle und ihre Drain-Elektroden als Datenanschlüsse zur Aufnahme und Abgabe von Daten.

Wie in Fig. 1 gezeigt, sind die Speicherzellen Ta bis 1d matrixartig angeordnet. Die jeweils in der gleichen Zeile angeordneten Speicherzellen 1a und 1c bzw. 1b und 1d der Matrix sind mit ihren Auswahl-Anschlüssen gemeinsam an die Wortleitungen W1 und Wm angeschlossen, während die jeweils in der gleichen Spalte liegenden Speicherzellen 1a und 1b bzw. 1c und 1d mit ihren beiden Datenanschlüssen jeweils an die Datenleitungspaare D1 und dT bzw. Dn und Dn angeschlossen sind. Die entsprechend den einzelnen Spalten von Speicherzellen vorgesehenen Datenleitungen D1 bis Dn sind mittels Übertragungsgatter-MOSFETs Q9, OJo und Q11, Q12, die einen Spaltenschalter-Kreis 1o bilden, an gemeinsame Datenleitungen CD und CD angeschlossen.

Die Wortleitungen W1 bis Wm der Speichermatrix 1 sind an die entsprechenden Ausgangsanschlüsse eines X-

Adressendecoders 2 angeschlossen und werden demgemäß über diesen Decoder angesteuert.

Die paarweise zusammengeschalteten übertragungsgatter-MOSFETs Q9, Q1o und Qi 1, Q12, die den Spaltenschalter-Kreis 1o bilden, sind mit ihren Gate-Elektroden gemeinsam an die entsprechenden Ausgangsanschlüsse eines Y-Adressendecoders 3 angeschlossen und werden von diesem angesteuert.

Der X-Adressendecoder 2 wird mit Adressensignalen beaufschlagt, die über Adressen-Pufferkreise BX1 bis BXk den Adresseneingangsanschlüssen AX1 bis AXk zugeführt werden. Der X-Adressendecoder 2 wird in seiner Arbeitsweise durch ein Steuersignal GS gesteuert; liegt dieses Signal CS auf niedrigem Pegel, so werden die Wortleitungen W1 bis Wm unabhängig von den Adressensignalen auf ihren (niedrigen) Pegel gelegt, bei dem keine Auswahl stattfindet. Diese Betriebsweise stellt jedoch keine notwendige Beschränkung dar.

In ähnlicher Weise wird der Y-Ädressendecoder 3 mit Adressensignalen gespeist, die über Adressenpufferkreise BY1 bis BY£ den Adresseneingangsanschlüssen AY1 bis AYÄ, zugeführt werden.

Das Paar von gemeinsamen Datenleitungen CD und CD ist am einen Ende an das Paar von Eingangsanschlüssen eines Leseverstärkers 4 und am anderen Ende über Übertragungsgatter-MOSFETs Q18 und Q19 an die Ausgangsanschlüsse einer Schreibschaltung 6 angeschlossen. Der Ausgangsanschluß des Leseverstärkers 4 ist mit dem Eingangsanschluß des Ausgangspufferkreises verbunden.

Wie in Fig. 1 gezeigt, ist der Leseverstärker 4 -obwohl auch dies keine notwendige Beschränkung darstellt- als Differenz-Verstärkerkreis aufgebaut, der aus Differenz-MOSFETs Q13 und Q14, ferner aus MOSFETs Q15* und Q16, die eine Stromspiegel-Betriebsweise bewirken, und einem Konstantstrom-MOSFET Q17 besteht.

Der MOSFET Q17 arbeitet ferner als Leistungsschalter. Wird das Chip-Auswählsignal, das dem Chip-Auswählanschluß CS zugeführt wird, auf niedrigen Pegel, etwa das Erdpotential der Schaltung, gebracht, so spricht das von einem Steuerkreis.8 der Gate-Elektrode des

MOSFETs Qi7 zugeführte Steuersignal damit an, daß es seinen hohen Pegel annimmt. Infolgedessen wird der MOS-FET Q17 eingeschaltet und der Leseverstärker 4 aktiviert, Der Ausgangspufferkreis 5 ist im wesentlichen als 3-Zustands-Schaltung aufgebaut, wobei ein Zustand der potentialfreie Zustand des Ausgangsanschlusses darstellt. Befindet sich das vom Steuerkreis 8 zugeführte Steuersignal CS auf seinem niedrigen Pegel, so gelangt der Ausgangsanschluß des Ausgangspufferkreises 5 in seinen potentialfreien Zustand. Liegt dagegen das Steuersignal CS auf hohem Pegel, so nimmt der Ausgangsanschluß des Ausgangspufferkreises 5 je nach dem Ausgangspegel des Leseverstärkers 4 seinen niedrigen oder seinen hohen Pegel an.

An die gemeinsamen Datenleitungen CD und CD ist ferner ein Vorspannungskreis 7 angeschlossen. Wie in Fig. 1 dargestellt, ist der Vorspannungskreis 7 aus einem n-Kanal-MOSFET 2o zur Pegelverschiebung mit an den Versorgungsanschluß VDD angeschlossenen Gate- und Drain-Elektroden, zwischen die Source-Elektrode des MOSFETs Q 2o und die gemeinsamen Datenleitungen CD und CD eingeschalteten p-Kanal-MOSFETs Q21 und Q22 zum Ausgleich sowie zwischen die gemeinsamen Datenleitungen CD und CD und den Erdungspunkt der Schaltung eingeschalteten Widerständen R3 und R4 aufgebaut.

Die MOSFETs Q21 und Q22 werden durch das Steuersignal CS derart geschaltet, daß sie sich während derjenigen Zeitspanne, in der keine Chip-Auswahl stattfindet, in ihrem eingeschalteten Zustand befinden. Liegt das dem externen CS zugeführte Signal auf hohem Pegel,

so wird das Steuersignal CS dadurch auf den niedrigen Pegel, etwa Erdpotential, gebracht. Durch diesen niedrigen Pegel des Steuersignals CS werden die MOSFETs Q21 und Q22 eingeschaltet.
Ist der Vorspannungskreis 7 nicht vorhanden, so wird die Potentialdifferenz zwischen den gemeinsamen Datenleitungen CD und CD, die durch die während eines vorhergegangenen Datenlesebetriebs ausgewählte Speicherzelle eingestellt worden ist, durch zwischen diesen gemeinsamen Datenleitungen CD und CD und dem Erdpunkt der Schaltung existierende (nicht gezeigte) Streukapazitäten beibehalten. Hat in diesem Fall ein von der neu ausgewählten Speicherzelle zugeführtes Datensignal einen Pegel, der gegenüber dem Pegel eines von der vorher ausgewählten Speicherzelle zugeführten Datensignals invertiert ist, so dauert es verhältnismäßig lange, bis die Potentialdifferenz zwischen den gemeinsamen Datenleitungen CD und CD auf eine neue Potentialdifferenz gelangt. Dies bedeutet, daß die Zugriffszeit des RAM lang wird.

ist jedoch der Vorspannungskreis 7, wie in Fig. 1 gezeigt, vorgesehen, so wird die Potentialdifferenz, die -wie oben ausgeführt- den vorhergehenden Daten entspricht, dadurch näherungsweise zu Null, daß die MOSFETs Q21 und Q22 während der Zeitspanne, in der keine Chip-Auswahl erfolgt, im eingeschalteten Zustand gehalten werden. Da also die genannte Potentialdifferenz auf diese Weise vorher zu etwa Null gemacht wird, kann die Potentialdifferenz, die den Daten der neu ausgewählten Speicherzelle entspricht, in verhältnismäßig kurzer Zeit zwischen den gemeinsamen Datenleitungen CD und CD eingestellt werden, was bedeutet, daß die Zugriffszeit zu dem RAM kurz wird.

Da der MOSFET Q2o in dem Vorspannungskreis 7 als Diode«geschaltet ist, bewirkt er einen Spannungsabfall, der der Schwellenspannung zwischen Source- und Drain-Elektrode annähernd gleich ist. Daher wird den gemeinsa-

men Datenleitungen CD und CD während der Zeitspanne, in . der keine Chip-Auswahl stattfindet, eine Spannung zugeführt, deren Pegel durch den MOSPET Q2o gegenüber der Versorgungsspannung am Versorgungsanschluß VDD versehe— ben ist.

Die Empfindlichkeit des Leseverstärkers 4, der, wie oben erwähnt, die Differenz-MOSFETs aufweist, wird gewöhnlich durch die Pegel der an seinen beiden Eingangsanschlüssen liegenden Vorspannungspotentiale beeinflußt.

Insbesondere dann, wenn die Vorspannungen an den beiden Eingangsanschlüssen des Leseverstärkers 4 über einen gewünschten Wert ansteigen, erhöht sich demgemäß auch die Spannung an der Drain-Elektrode des Konstantstrom-MOSFETs QI7. Wird der Leseverstärker 4 von einer verhältnismäßig niedrigen Versorgungsspannung von beispielsweise +5 V betrieben, so hat der Konstantstrom-MOSFET Q17 keine ideale Konstantstrom-Kennlinie, da seine Drain-Spannung auf einen verhältnismäßig niedrigen Wert begrenzt ist. Der Drain-Strom des Konstantstrom-MOSFETs Q17 wird daher durch Anheben seiner Drain-Spannung erhöht. Die Zunahme des Drain-Stroms des Konstantstrom-MOSFETS Q17 erhöht die Drain-Ströme der einzelnen Differenz-MOSFETs Q13 und Q14. Wird in diesem Fall gemäß dem von der Speicherzelle zugeführten Datensignal das Potential der gemeinsamen Datenleitung CD niedriger gemacht als das der gemeinsamen Datenleitung CD, so nimmt der Drain-Strom des MOSFETs Q13 zu und der des MOSFETs Qi4 ab. Infolgedessen wird an den zusammengeschalteten Drain-Elektroden der MOSFETs Q13 und Q14 ein niedriges Signal mit verhältnismäßig gutem Pegel bereitgestellt.

Wird dagegen das Potential der gemeinsamen Datenleitung CD niedriger als das der gemeinsamen Datenleitung CD, so nimmt der Drain-Strom des mosfets qi3 ab und der des MOSFETs Q14 zu. Infolgedessen wird von den

MOSFETs Q13 und Q14 ein hohes Signal bereitgestellt. In diesem Fall wird jedoch die Drain-Spannung des MOSFETs Q14 um diejenige Spannung erniedrigt, die zwischen Source und Drain als Diode geschalteten MOSFETs Q16 auftritt, was dazu führt, daß die Zunahme des Drain-Stroms des MOSFETs. Q 14 verhältnismäßig klein wird. Aufgrund dieses verhältnismäßig kleinen Anstiegs des Drain-Stroms des MOSFETs Q14 ist auch der Anstieg der zwischen Gate und Source des MOSFETs Q15 liegenden Spannung auf einen verhältnismäßig geringen Wert begrenzt.

Daher wird auch die Zunahme des Drain-Stroms des MOSFETs Q15 verhältnismäßig gering. Trotz der Tatsache, daß der Drain-Strom des MOSFETs Q13 sich um.die Zunahme des Drain-Stroms des Konstantstrom-MOSFETs Q17 erhöht, wird die Zunahme des Drain-Stroms des MOSFETs Q15- verhältnismäßig klein, so daß das von den MOSFETs Q13 und Q15 bereitzustellende hohe Signal einen verhältnismäßig niedrigen Pegel erhält.

Diese Pegelabsenkung des hohen Signals zu der Zeit, zu der die Vorspannungen an den beiden Eingangsanschlüssen angehoben worden sind, wird dann, beträchtlich, wenn man versucht, den Verstärkungsfaktor des Leseverstärkers 4 dadurch anzuheben, daß die Drain-Source-Konduktanzen der MOSFETs Q15 und Q16, die die Drain-Lasten der MOSFETs Q13 bzw. Q14 bilden, verhältnismäßig klein macht, mit anderen Worten, die MOSFETs QT5 und Q16 in ihren Abmessungen verhältnismäßig klein ausführt.

Sinkt der Pegel des hohen Signals des Leseverstärkers 4, so kann der Ausgangspufferkreis 5 den gewünschten Betrieb nicht ausführen.

Werden die Vorspannungen an den beiden Eingangsanschlüssen unter den gewünschten Wert abgesenkt, so nimmt der Drain-Strom des Konstantstrom-MOSFETs Q17 ab. Infolge dieser Abnahme verringert sich auch der Ladestrom, der über den MOSFET Q15 der (nicht gezeigten)

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Eingangskapazität des Ausgangspufferkreises 5 zugeführt wird, bzw. der Entladestrom, der über den MOSFET Q13 in die Eingangskapazität geleitet wird. Daher ist die Arbeitsgeschwindigkeit des Leseverstärkers begrenzt. . Die Empfindlichkeit eines Leseverstärkers in Verriegelungsschaltungen, d.h. die Empfindlichkeit eines Leseverstärkers, der ein Paar von mit ihren Gate- und Drain-Elektroden überkreuz gekoppelten MOSFETs, nimmt mit ansteigenden Eingangs-Vorspannungen zu, da die Eingangs-MOSFETs höhere Konduktanzen erhalten.

Bei der in Fig. 1 gezeigten Schaltung werden die Potentiale der gemeinsamen Datenleitungen CD und CD durch den MOSFET Q2o auf geeignete Pegel abgesenkt, so daß der Leseverstärker 4 mit hoher Empfindlichkeit arbeitet. Infolgedessen nimmt der Ausgang des Leseverstärkers 4 innerhalb verhältnismäßig kurzer Zeit einen geeigneten Pegel an, der den den gemeinsamen Datenleitungen CD und CD zugeführten Daten entspricht.

Wird beispielsweise der MOSFET Q2o aus dem Vorspannungskreis 7 entfernt, so steigen die Potentiale auf den gemeinsamen Datenleitungen CD und CD im wesentlichen auf das Potential am Versorgungsanschluß VDD, wenn die MOS-FETs Q21 und Q22 eingeschaltet werden. Selbst dann, wenn der MOSFET Q2o vorgesehen ist, steigen die Potentiale auf den gemeinsamen Datenleitungen CD und CD in unerwünschter Weise, wenn die Widerstände R3 und R4 nicht vorhanden sind.

Beispiele für die Potentialänderungen auf den gemeinsamen Datenleitungen CD und CD zu dem Zeitpunkt, zu dem die Potentiale dieser Datenleitungen vorher auf die Versorgungsspannung angehoben worden sind, zeigt Fig. 3 anhand der ausgezogenen Kurven CD und CD. In diesem Fall weist die Potentialdifferenz, die durch die ausgewählte Speicherzelle an den gemeinsamen Datenleitungen CD und CD eingestellt wird, nur einen verhältnismäßig kleinen

Wert auf, weil die MOSFETs in der Speicherzelle verhältnismäßig kleine Abmessungen haben. Obwohl nicht wesentlich, fließt von der einen gemeinsamen Datenleitung CD,-die den hohen Pegel annehmen soll, zu der anderen gemeinsamen Datenleitung CD, die den niedrigen Pegel annehmen soll, Strom über die MOSFETs Q21 und Q22 aufgrund der Verzögerungen der Ausschalt-Zeitpunkte der Ausgleichs-MOSFETs Q21 und Q22. Infolgedessen sinkt auch etwas, wie in Fig. 3 gezeigt, das Potential der gemeinsamen Datenleitung CD, die den hohen Pegel annehmen soll.

Wird das dem Konstantstrom-MOSFET Qi7 zugeführte Steuersignal CS zu einem verhältnismäßig frühen Zeitpunkt auf den hohen Pegel gelegt, um zu ermöglichen, daß die Daten aus der Speicherzelle mit verhältnismäßig hoher Geschwindigkeit ausgelesen werden, so wird der Leseverstärker 4 durch dieses Steuersignal CS aktiviert, bevor ein ausreichender Pegelunterschied durch die ausgewählte Speicherzelle zwischen den gemeinsamen Datenleitungen CD und CD eingestellt wird. Da also diese Pegeldifferenz gering ist, werden die Differenz-MOSFETs Q13 und Q14 gleichzeitig leitend gemacht mit dem Ergebnis, daß das Ausgangssignal des Leseverstärkers 4 vorübergehend absinkt.

Falls die gemeinsamen Datenleitungen GD und CD, wie oben beschrieben, in unerwünschter Weise angehoben worden sind, steigt der Drain-Strom des Konstantstrom-MOSFETs Q17 vergleichsweise an, wie oben dargelegt. Die Ausgangsspannung VOUT des Leseverstärkers 4 sinkt daher stark ab, wie dies in Fig. 3 mit der ausgezogenen Kurve VOUT dargestellt ist, wenn der Konstantstrom-MOSFET Q17 durch das Steuersignal CS (entsprechend der ausgezogenen Kurve CS in Fig. 3) eingeschaltet worden ist, selbst wenn,die Ausgangsspannung VOUT auf hohen Pegel gebracht werden sollte. Diese Ausgangsspannung VOUT ändert sich dann wieder auf den hohen Pegel, wie in der ausgezogenen

Kurve VOUT in Fig. 3 gezeigt, da nun die verhältnismäßig große Pegeldifferenz zwischen den gemeinsamen Datenleitungen CD und CD eingestellt wird. Wird die Ausgangsspannung VOUT des Leseverstärkers 4 niedriger als die logisehe Schwellenspannung VT des Ausgangspufferkreises 5, so wird dessen Ausgang vorübergehend auch dann invertiert, wenn Daten mit hohem Pegel aus der Speicherzelle ausgelesen werden. Es ist daher unvermeidlich, den Auslesezeitpunkt für die Daten spät zu legen.

ist dagegen der in Fig. 1 gezeigte Vörspannungskreis 7 mit dem Pegelverschiebungs-MOSFET Q2o vorgesehen, so werden die Pegel der gemeinsamen Datenleitungen CD und CD abgesenkt, was in Fig. 3 mit gestrichelten Linien gezeigt ist. Dadurch verringert sich der Einbruch der Ausgangsspannung VOUT des Löseverstärkers 4 bei dessen Aktivierung, wie dies ebenfalls mit einer gestrichelten Kurve in Fig. 3 angedeutet ist. Dadurch ist es möglich, die Daten aus der Speicherzelle mit hoher Geschwindigkeit auszulesen.

Beim vorliegenden Ausführungsbeispiel sind die Widerstände R3 und R4 vorgesehen, um die Geschwindigkeit des Auslesevorgangs in stabiler Weise zu erhöhen, mit anderen Worten, um die im Leck- (oder Nach-)strom des Pegelverschiebungs-MOSFETs Q2o zuzuschreibenden Pegelanstiege der gemeinsamen Datenleitungen zu verhindern. Die Widerstände R3 und R4 sind zwischen den jeweiligen Datenleitungen CD und CD und dem Bezugspotential (0 V) angeordnet.

Die Widerstände R3 und R4 können beispielsweise aus als Dioden geschalteten MOSFETs bestehen. Zweckmäßig ist es jedoch, die Widerstände R3 und R4 ebenso wie die Widerstände R1 und R2 in der Speicherzelle aus (nicht gezeigten) polykristallinen Siliziumschichten aufzubauen, die über Feldisolationsschichten verhältnismäßig großer Stärke auf dem Halbleitersubstrat aufgebracht sind. Falls die Widerstände R 3 und R4 in

dieser Weise aus polykristallinen Siliziumschichten bestehen, können sie in ihrem Flächenbedarf verhältnismässig klein sein, da sich die polykristallinen Siliziumschichten mit verhältnismäßig hohem spezifischen Wider-

.5 stand versehen lassen. Außerdem weist ein aus einer polykristallinen Siliziumschicht aufgebauter Widerstand keine große Streukapazität auf wie die Drain- oder Source-Anschlüsse eines MOSFETs, da er auf dem Halbleitersubstrat über die Feldisolationsschicht ausgebildet ist, die ihrerseits beispielsweise aus einer Siliziumdioxidschicht besteht. Derartige Widerstände stellen daher für die gemeinsamen Datenleitungen CD und CD nur verhältnismäßig kleine Streukapazitäten dar und begrenzen die Signaländerungsgeschwindigkeiten auf diesen gemeinsamen Datenleitungen CD und CD nicht wesentlich.

Selbst wenn daher bei der Schaltung nach Fig. 1 der Leckstrom des MOSFETe Q2o zur Einstellung der Vorspann-Potentiale der gemeinsamen Datenleitungen CD und CD über beispielsweise eine lange Zeitspanne hoher Temperatur, innerhalb der keine Chip-Auswahl erfolgt, besteht, wird er durch die hohen Widerstände R3 und R 4 absorbiert, so daß vermieden wird, daß die Vorspannungen ansteigen.

Bei Beaufschlagung des Leseverstärkers 4 durch Einschalten des Leistungsschalter-MOSFETs Qio werden daher die Vorspannungen der gemeinsamen Datenleitungen CD und CD auf konstantem Wert festgehalten, so daß die Vorminderung des Ausgangsaignals VOUT gering und konstant wird, wie dies in Fig. 3 mit der gestrichelten Linie dargestellt ist. Auf diese Weise läßt sich eine stabile Ge- schwindigkeitserhohung beim Auslesebetrieb realisieren. In Fig. 1 sind selbstsperrende MOSFETs Q5, Q6, Q6 und Q8 als Lasten der Datenleitungen jeweils zwischen den Dätenleitungen D1, D1, Dn und Dn einerseits und dem Versorgungsanschluß VDD andererseits angeordnet. Ferner sind Widerstände R5, R6, R7 und R8, die aus polykristallinen Siliziumschichten aufgebaut sind und einen ühnli-

chen Zweck haben wie die Widerstände R3 und R4, zwischen den Datenleitungen und dem Erdpunkt der Schaltung . angeordnet.

Die einzelnen Datenleitungen werden somit mit Spannungen beaufschlagt, deren Pegel durch die die Datenleitungs-Lasten bildenden MOSFETs verschoben sind. Da die Leckströme der Last-MOSFETs Q5 bis Q8 durch die ähnlich .großen Widerstände R5 bis R8 absorbiert werden können, lassen sich Pegelanstiege auf den Datenleitungen D1, ÖT...

verhindern.

In der obigen Beschreibung handelt es sich bei denjenigen dor MOSFETs Q1 bis Q22, deren Kanalbereiche mit auf das Gate weisenden Pf eilei versehen sind, wie dies beispielsweise bei dem MOSFET Q1 der Fall ist, um n-Kanal-MOSFETs, während diejenigen MOSFETs, deren Kanalbereiche mit vom Gate wegweisenden Pfeilen versehen sind, wie dies beispielsweise bei dem MOSFET Q15 der Fall ist, p-Kanal-MOSFETs sind. Die Schaltung dieses Ausführungsbeispiels ist also in C-MOS-(komplementärer MOS)Schaltkreistechnik ausgeführt. Die dargestellten n-Kanal-MOSFETs sind mit ihren Substraten an·das Erdpotential der Schaltung, die p-Kanai-MOSFETs mit ihren Substraten an den Versorgungsanschluß VDD angeschlossen.

Die Speicherzellen haben den in Fig..2A bis 2C veranschaulichten Aufbau, der jedoch keine notwendige Beschränkung darstellt. Fig. 2A zeigt dabei das Anordnungsmuster der Speicherzellen vor dem Aufdampfen von Aluminiumschichten, während Fig. 2B das Anordnungsmuster der aufgedampften Aluminiumschichten darstellt. In Fig. 2C ist ein Schnitt durch einen Teil des Halbleitersubstrats längs der Linie A-A¹ in Fig. 2A dargestellt.

Bei dem in Fig. 2C gezeigten Halbleitersubstrat 11 handelt es sich um ein Einkristall-Siliziumsubstrat mit beispielsweise einem spezifischen Widerstand von 10 Ωσπι und einer zur (1oo)-Kristallebene parallelen Oberfläche.

Derjenige Oberflächenteil des Halbleitersubstrats 11, der die Speichermatrix bilden soll, wird durch Implantation von Borionen und anschließende eintreibende Diffusion zu einem p-leitenden Wannenbereich 12 mit einer Tiefe von beispielsweise 4 pm ausgebildet. Die von diesen aktiven Bereichen verschiedenen Oberflächenteile des Halbleitersubstrats 11, wie etwa MOSFET- und Halbleiterverdrahtungsbereiche, sind mit Feldoxidschichten 13 einer verhältnismäßig großen Dicke von etwa 0,95 pm nach dem herkömmlichen Verfahren der selektiven Oxidation gebildet. In der Oberfläche des p-leitenden Wannenbereiches 12 sind nleitende Halbleiterbereiche 14b, 14d usw. ausgebildet, die als Drain- und Source-Bereiche des MOSFETs dienen. Auf dem Kanalbereich des MOSFETS ist eine Gate-Oxidschicht 13* verhältnismäßig geringer Dicke von beispielsweise etwa 5o nm ausgebildet. Auf die Feldoxidschicht 13 und die Gate-Oxidschicht 13' sind polykristalline Siliziumschichten 15b, 15c3 usw. in einer Dicke von beispielsweise etwa 0,35 pm aufgebracht, die als Verdrahtung und Gate-Elektrode dienen. Die polykristalline Siliziumschicht 15c3 ist direkt mit dem η-leitenden Halbleiterbereich 13d verbunden. Ferner weist die polykristalline Siliziumschicht 15c3 einen Teil R1, der im wesentlichen keinen einen Leitungstyp bestimmenden Störstoff enthält, sowie einen weiteren Teil auf, der einen n-Störstoff enthält. Der Teil R1 dient als Bauelement mit hohem Widerstand. Die Oberfläche des Halbleitersubstrats 11 ist mit einer Isolierschicht 16 bedeckt, die beispielsweise etwa 0,6 pm dick ist und aus Phosphosilikatglas besteht.

Der in Fig. 2G gezeigte Aufbau kann nach dem folgenden Herstellverfahren erzeugt werden, obwohl die Erfindung nicht notwendigerweise auf eine derartige Herstellung beschränkt ist:

Zunächst wird das Halbleitersubstrat 11 vorbereitet, in dem der p-Wannenbereich 12 ausgebildet und auf dem sodann die Feldoxidschicht 13 aufgebracht ist.

Die die aktiven Bereiche bildenden Oberflächenteile, d.h. die nicht mit der Feldoxidschicht 13 bedeckten Oberflächenteile des Halbleitersubstrats werden mit einer dünnen Oxidschicht versehen, die als Gate-Oxidschicht 13" der 5. p-Kanal- und n-Kanal-MOSFETs dient.

Von dieser dünnen Oxidschicht werden diejenigen Teile, die den in Fig. 2C mit DC2 bezeichneten direkten Kontaktstellen entsprechen, durch selektive Ätzung entfernt. Die Oberfläche des so gebildeten Halbleitersubstrats 11 wird nach dem bekannten Verfahren der chemischen Bedampfung (CVD-Verfahren) mit einer polykristallinen Siliziumschicht überzogen.

Auf der polykristallinen Siliziumschicht wird nach dem CVD-Verfahren eine erste Siliziumoxidschicht von beispielsweise etwa 0,3 ym aufgebracht, die als Maske beim Eindiffundieren eines n-Störstoffs in die polykristalline Siliziumschicht dient.

Die erste Siliziumoxidschicht wird sodann selektiv geätzt und entfernt, so daß nur diejenigen Teile der polykristallinen Siliziumschicht verbleiben, in denen die Widerstandselemente R1 usw. ausgebildet werden sollen.

Anschließend wird Phosphor als n-Störstoff in die polykristalline Schicht eindiffundiert. Dabei arbeitet die erste Siliziumoxidschicht als Störstof fdiffusions-Maske,· so daß der Phosphor nicht in diejenigen Teile der polykristallinen Siliziumschicht eindiffundiert, die den Widerstandselementen R1 usw. entsprechen.

Sodann wird die polykristalline Siliziumschicht ausser in denjenigen Bereichen, die die Verdrahtungsschichten, die Widerstandselemente und die Gate-Elektroden der p-Kanal- und n-Kanal-MOSFETs bilden sollen, geätzt und durch selektive Ätzung entfernt.

Auf der Oberfläche des Halbleitersubstrats 11 wird eine zweite Siliziumoxidschicht als Störstoffdiffusions-Maske erneut nach dem CVD-Verfahren ausgebildet.

Diejenigen Teile des zweiten Siliziumoxidfilms, die auf den die p-Kanal-MQSFETs und p-ieitenden polykristallinen Silizium-Verdrahtungsschichten bildenden Substratteilen liegen, werden selektiv geätzt und entfernt. Bei die-

. 5 sem Ätzschritt dienen die polykristalline Siliziumschicht und die Feldoxidschichten im wesentlichen als Ätzmaske. Somit werden die Gate-Oxidschichten, die auf denjenigen Teilen der Halbleitersubstrat-Oberflache liegen, in denen die Drain- und Source-Bereiche der p-Kanal-MOSFETs gebildet werden sollen, geätzt und entfernt.

Anschließend wird in die freiliegende polykristalline Schicht und die freiliegende Halbleitersubstrat-Oberfläche Bor als p-Störstoff eindiffundiert. Auf diese Weise werden in der Oberfläche des Halbleitersubstrats p-leiten- · de Halbleiterbereiche als Drain- und Source-Bereiche der p-Kanal-MOSFETs erzeugt. Da die polykristalline Siliziumschicht und die Feldoxidschichten als Störstoffdiffusions-Maske arbeiten, werden die p-leitenden Halbleiterbereiche bezüglich dieser polykristallinen Siliziumschicht und den Feldoxidschichten automatisch ausgerichtet. Die polykristalline Siliziumschicht, die durch das vorherige Eindiffundieren des n-Störstoffs η-leitend geworden ist, wird nun durch das Eindiffundieren von Bor p-leitend.

Nach Entfernen der zweiten Siliziumoxidschicht wird auf der Oberfläche des Halbleitersubstrats nach dem CVD-Verfahren eine dritte Siliziumoxidschicht als Störstoff-r diffusions-Maske erzeugt.

Diejenigen Teile der dritten Siliziumoxidschicht, die über den Substratteilen liegen, in denen die n-Kanal-MISFETs und η-leitenden polykristallinen Silizium-Verdrahtungsschichten ausgebildet werden sollen, werden selektiv geätzt und entfernt. Bei diesem Ätzschritt werden auch diejenigen Gate-Oxidschichten geätzt und entfernt, die auf den Oberflächenteilen des p-Wannenberoiches liegen, in dem die Drain- und Source-Bereiche der n-Kanal-MOSFETs gebildet werden sollen.

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Anschließend wird Phosphor als n-Storstoff in die freigelegte polykristalline Siliziumschicht und die Oberfläche des p-Wannenbereiches eindiffundiert. Auf diese Weise werden, in der Oberfläche des p-Wannenbereiches nleitende Halbleiterbereiche als Drain- und Source-Bereiche der n-Kanal-MOSFETs erzeugt. Der Störstoff, wird dagegen nicht in diejenigen Teile der polykristallinen Siliziumschicht eingebracht, die den Widerstandselementen R1 usw. entsprechen, da die zweite und die dritte Siliziumoxidschicht als Störstoffdiffusions-Maske wirken.

Nach Ätzen und Entfernen der dritten Siliziumoxidschicht wird auf der freiliegenden polykristallinen Schicht durch thermische Oxidation eine Oxidschicht mit einer Dicke von beispielsweise etwa 4o nm (als nicht gezeigter leichter Oxidfilm) aufgetragen.

Als nächstes wird die aus Phosphosilikatglas bestehende Isolierschicht 16 auf der Oberfläche des so erzeugten Halbleitersubstrats ausgebildet. Da der leichte Oxidfilm vorhanden ist, .diffundiert der in der Isolierschicht 16 enthaltene Phosphor nicht in die polykristalline Schicht ein.

Sodann werden in der Isolierschicht 16 und dem darunterliegenden (nicht gezeigten) leichten Oxidfilm durch selektive Ätzung die in Fig. 2C gezeigten Kontaktlöcher vorgesehen.

Auf der Oberfläche des Halbleitersubstrats wird eine Aluminiumschicht mit einer Dicke von beispielsweise etwa 0,8 pm aufgedampft und danach selektiv geätzt und entfernt.

In Fig. 2A sind die η-leitenden Halbleiterbereiche als gestrichelte Muster 14a bis 14d und die fertigen polykristallinen Siliziumschichten als Muster mit ausgezogenen Linien dargestellt. Die Teile mit nach rechts ansteigender Schraffierung, etwa die Bereiche CH1 und CH2 , stellen die Kanal-Bereiche der MOSFETs dar, während die

kreuz-schraffierten Bereiche, etwa die Bereiche DC1 und DC2, die direkten Kontaktstellen angeben, an denen die polykristallinen Siliziumschichten und die n-leitenden Halbleiterbereiche direkt miteinander gekoppelt sind. Die Teile mit nach links ansteigender Schraffur, etwa die Bereiche R1 und R2, bezeichnen diejenigen Teile der polykristallinen Siliziumschichten, in denen im wesentlichen kein Störstoff eingebracht ist, d.h. diejenigen Teile, die als Widerstandselemente dienen.

Die polykristalline Siliziumschicht 15b bildet die Wortleitung W2 sowie die Gate-Elektroden der Übertragungsgatt er-MOSFETs in der Speicherzelle. Dabei ist der tibertragungsgatter-MOSFET Q3 nach Fig. 1 aus dem n-leitenden Halbleiterbereich 14a, dem Kanalbereich CH3, der über den Kanalbereich CH3 verlaufenden Siliziumschicht 15b und dem n-leitenden Halbleiterbereich 14c aufgebaut. In ähnlicher Weise umfaßt der Übertragungsgatter-MOSFET Q4 die n-leitenden Halbleiterbereiche 14b und T4d, den Kanalbereich CH4 und die polykristalline Siliziumschicht 15b-

Der Treiber-MOSFET Q1 ist aus den n-leitenden Halbleiterbereichen 14c und 14e, dem Kanalbereich CH1 und der polykristallinen Siliziumschicht 15c3 aufgebaut, während der Treiber-MOSFET Q2 aus den n-leitenden HaIbleiterbereichen 14d und 14e, dem Kanalbereich CH2 und der polykristallinen Siliziumschicht 15c2 gebildet ist.

Die polykristalline Siliziumschicht 15c2 ist an der Kontaktstelle DC1 mit dem als Source- und Drain-Bereich der MOSFETs Q3 und Q1 dienenden n-leitenden Halbleiterbereich 14c direkt gekoppelt, während die polykristalline Siliziumschicht 15c3 an der Kontaktstelle DC2 mit dem als Source- und Drain-Bereich der MOSFETs Q4 und Q2 dienenden n-leitenden Halbleiterbereich 14d direkt gekoppelt ist. Der soweit beschriebene Aufbau bildet eine Speicherzelle.

- 3o -

Die polykristalline Siliziumschicht 15c1 bildet die Versorgungs-Verdrahtungsschicht VDD und hängt mit den polykristallinen Siliziumschichten 15c2 und 15c3 der Speicherzelle zusammen.

Die η-leitenden Halbleiterbereiche 14a, 14b, 14e usw.. sind mit · Kontaktabschnitten C1, C2, C3 usw. versehen.

Auf der Isolierschicht 16 verlaufen gemäß Fig. 2C aufgedampfte Aluminiumschichten 17a bis 17f in einem in Fig. 2B gezeigten Muster. Die Aluminiumschicht 17a ist an der Kontaktstelle C1 mit dem η-leitenden Halbleiterbereich 14a gekoppelt und bildet die Datenleitung D1 einer Speicherzellen-Spalte. In ähnlicher Weise ist die Aluminiumschicht 17c an der Kontaktstelle C2 mit dem η-leitenden Halbleiterbereich 14b gekoppelt und bildet die Datenleitung dT einer Speicherzellen-Spalte. Die Aluminiumschicht 17b ist mit dem den gemeinsamen Source-Bereich der MOSFETs Q1 und Q2 bildenden η-leitenden Halbleiterbereich 14e an der Kontaktstelle C3 gekoppelt und bildet die Erd-Verdrahtungsleitung GND.

Die Aluminiumschicht 17e bildet die Datenleitung D2 in der nächsten Speicherzellen-Spalte.

Die Muster der Speicherzellen in benachbarten Zeilen der Speichermatrix sind im wesentlichen symmetrisch, wie dies in Fig. 2A gezeigt ist, obwohl dieses Merkmal keine notwendige Beschränkung der Erfindung darstellt.

Fig. 4A zeigt das Anordnungsmuster der den Vorspannungskreis 7 nach Fig. 1 bildenden Bauelemente, während Fig. 4B einen Schnitt durch einen Teil des Halbleiter-Substrats gemäß der Linie A-A¹ in Fig. 4A darstellt. In Fig. 4A sind die Muster der Halbleiterbereiche, etwa eines p-leitenden Wannenbereiches 12a, sowie der Drain- und Source-Bereiche eines p-Kanal-MOSFETs und eines n-Kanal-MOSFETs' mit.gestrichelten Linien, die Muster.der polykristallinen Siliziumschichten mit ausgezogenen Linien dargestellt. Ferner sind die Muster der aufgedampf-

ten Aluminiumschichten mit strich-doppelpunktierten Linien gezeigt. Diese Bereiche werden gleichzeitig mit den die Speichermatrix bildenden Bereichen erzeugt.

Der n-Kanal-MOSFET Q2o ist aus η-leitenden Drain-Bereichen 14f und 14h und einem η-leitenden Source-Bereich 14g, die in der Oberfläche des p-Wannenbereiches 12a ausgebildet sind, sowie einer als Gate-Elektrode dienenden η-leitenden.polykristallinen Siliziumschicht 15d aufgebaut. Der p-Kanal-MOSFET Q21 besteht aus einem pleitenden Drain-Bereich 14i und einem p-leitenden Source-Bereich 14j, die in der Oberfläche des Halbleitersubstrats 11 ausgebildet sind, sowie einer als Gate-Elektrode dienenden p-leitenden polykristallinen Siliziumschicht 15e, während der p-Kanal-MOSFET Q22 aus einem

.15 p-leitenden Drain-Bereich 14k, dem p-leitenden Source-' Bereich 14j und der polykristallinen Siliziumschicht 15e aufgebaut ist.

Die Drain-Bereiche 14f und 14h des MOSFETs Q2o sind mit einer als Versorgungs-Verdrahtung VDD dienenden aufgedampften Aluminiumschicht 17g über Kontaktstellen C61 bis C64 und C81 bis C84 gekoppelt. In ähnlicher Weise ist die polykristalline Siliziumschicht 15d an einer Kontaktstelle C1o mit der aufgedampften Aluminiumschicht 17g verbunden.

Der Drain-Bereich. 14g des MOSFETs Q2o ist über die Kontaktstellen C71 bis C73 mit einer aufgedampften Aluminiumschicht 17h gekoppelt. Diese Aluminiumschicht 17h ist über Kontaktstellen C91 usw. mit dem gemeinsamen Source-Bereich 14j der MOSFETs Q21 und Q22 verbunden.

Die polykristalline Siliziumschicht 15e ist an der Kontaktstelle C11 mit einer mit dem Steuersignal CS beaufschlagten aufgedampften Aluminiumschicht 17i verbunden. Die Drain-Bereiche 14i und 14k der MOSFETs Q21 und Q22 sind an den Kontaktstellen C1o1 usw. sowie C111 usw.

mit als gemeinsamen Datenleitungen dienenden aufgedampften Aluminiumschichten 17j und 17k gekoppelt.

Auf der Feldoxidschicht 13 sind polykristalline Siliziumschichten 15f und 15g aufgebracht, von denen die Schicht 15f mit ihrem einen Ende an der Kontaktstelle C121 mit der Aluminiumschicht 17j und die Schicht 15g mit ihrem einen Ende an der Kontaktstelle C122 in ähnlicher Weise mit der aufgedampften Aluminiumschicht 17k verbunden ist. Die polykristallinen Sxliziumschichten 15f und 15g sind mit ihren jeweiligen anderen Enden an den Kontaktstellen C131 und C132 mit einer als Erd-Verdrahtung GND dienenden aufgedampften Aluminiumschicht 17 % verbunden.

Ähnlich wie die in den Fig. 2A bis 2C gezeigten polykristallinen Siliziumschichten weisen auch die polykristallinen Sxliziumschichten 15f und 15g Abschnitte R3 und R4 auf, in die im wesentlichen kein Störstoff eingebracht ist. Die übrigen Abschnitte der polykristallinen Siliziumschichten 15f und 15g sind η-leitend gemacht.

Bei dem zur Vorspannung dienenden n-Kanal-MOSFET Q2o ist der Nachstrom zwischen Drain und Source proportional zur Fläche seiner Drain-Bereiche. Betragen Länge und Breite der Drain-Bereiche 14f und 14h und des Source-Bereichs 14g 50 ym bzw.-9 ym, so nimmt der Nachstrom bei 1oo C eine Größe von etwa 1o A an. Dieser Nachstrom •25 wird dabei dadurch verhältnismäßig gut absorbiert, daß jede der polykristallinen Siliziumschichten 15f und 15g mit einem verhältnismäßig großen Widerstand in der Grös-

11 ■

senordnung von 1o Ω versehen wird. Dabei betragen Länge und Breite der Abschnitte R3 und R4 in den polykristallinen Sxliziumschichten 15f und 15g beispielsweise 5 ym bzw. 3 ym.

Fig. 5 zeigt ein weiteres bevorzugtes Ausführungsbeispiel der Erfindung. Dort sind anstelle der in dem vorhergehenden Ausführungsbeispiel vorhandenen hohen Widerstände R3 und R4 aus polykristallinem Silizium zur Absorption des Leckstromes des MOSFETs Q2o in dem Vor-

spannungskreis .7 MpSFETs Q23 und Q24 mit zusammengeschalteten Gate- und Source-Elektroden zwischen den gemeinsamen Datenleitungen CD und CD einerseits und Bezugspotential andererseits angeordnet.

Die MOSFETs Q23 und Q24 rufen Drain-Leckströme hervor, die den Leckstrom des MOSFETs Q2o absorbieren. Trotz des Leckstroms des MOSFETs Q2o werden daher wie in dem obigen Ausführungsbeispiel die Potentiale auf den gemeinsamen Datenleitungen CD und CD auf gewünschte Werte gebracht. Die MOSFETs Q23 und Q24 sollten zweckmäßig einen Aufbau haben, bei dem der kombinierte Drain-Leckstrom größer wird als der Leckstrom des MOSFETs Q2o. Mit anderen Worten ist es zweckmäßig, die Größe der Drain-Bereiche der MOSFETs Q23 und Q24 gleich oder größer zu wählen als die Größe des Drain-Bereichs des MOSFETs Q2o.

Der Kanal-Leitungstyp der MOSFETs Q23 und Q24 ist entgegengesetzt zu dem des MOSFETs Q2o. Es ist jedoch zweckmäßig, die MOSFETs Q23 und Q24 mit dem gleichen Kanal-Leitungstyp wie den MOSFET Q2o zu versehen und sie gleichzeitig mit diesem herzustellen. Unter diesen Umständen entsprechen die Leckstrompegel der MOSFETs Q23 und Q24 in günstiger Weise dem Leckstrompegel des MOSFETs Q2o, unabhängig von ihren Schwankungen und Temperaturabhängigkeiten.

Als Ergebnis lassen sich die unerwünschten Potentialanstiege auf den gemeinsamen Datenleitungen in vorteilhafter Weise verhindern.

Wenn auch nicht gezeigt, können die Widerstände R5, R6, R7, R8 usw. nach Fig. 1 auch durch MOSFETs ersetzt werden, die den MOSFETs Q23 und Q24 nach Fig. 5 ähnlich sind.

In der in Fig. 6 gezeigten Schaltung eines weiteren Ausführungsbeispiels der Erfindung werden die MOS-FETs Q18 und Q19 zum Übertragen der Einschreibsignale während der Zeitspanne, in der eine Chip-Auswahl stattfindet, durch das Steuersignal WE im ausgeschalteten

Zustand gehalten, und ihre Leckströme werden dazu benützt, die übermäßigen Anstiege der Potentiale auf den gemeinsamen Datenleitungen CD und CD zu verhindern.

Die Schreibschaltung 6 ist dazu aus einem NAND-(oder NOR-) Glied mit zwei Eingängen aufgebaut, so daß beide Ausgangsklemmen während der Zeitspanne, in der keine Chip-Auswahl erfolgt, auf dem niedrigen Pegel gehalten werden.

Im einzelnen ist die Schreibschaltung 6 gemäß Fig.

Ίο aus einem ersten Verknüpfungsglied mit zwei Eingängen, bestehend aus den MOSFETs Q25 bis Q28, einem zweiten Verknüpfungsglied mit zwei Eingängen, bestehend aus den MOSFETs Q29 bis Q32, und einem Negationsglied IV aufgebaut.

Das Chip-Auswahlsignal CS wird den Gate-Elektroden der MOSFETs Q26, Q28 und Q3o, Q3o gemeinsam zugeführt, die die Eingangselektroden des ersten und des zweiten Verknüpfungsgliedes auf einer Seite darstellen.

Das Einschreib-Eingangssignal DIN wird den Gate-Elektroden der MOSFETs Q29 und Q31 zugeführt, die die Eingangselektroden des zweiten Verknüpfungsgliedes auf der anderen Seite bilden. Ein durch das Negationsglied IV invertiertes Einschreib-Eingangssignal DIN liegt an den Gate-Elektroden der MOSFETs Q25 und Q27, die die Eingangselektroden des ersten Verknüpfungsgliedes auf der anderen Seite darstellen.

Bei der Schaltung dieses Ausführungsbeispiels wird das Chip-Auswahlsignal während der Zeitspanne, in der keine Chip-Auswahl erfolgt, auf dem hohen Pegel gehalten, so daß die MOSFETs Q28 und Q32 in ihren eingeschalteten Zuständen und die MOSFETs Q26 und Q3o in ihren ausgeschalteten Zuständen gehalten werden. Infolgedessen tritt, unabhängig vom Einschreibsignal DIN, an beiden Ausgängen des ersten und des zweiten Verknüpfungsgliedes der niedrige Pegel auf.

Während der Zeitspanne, in der keine Chip-Auswahl stattfindet, fließt der vom MOSFET Q2o über die MOSFETs Q21 und Q22 den gemeinsamen Datenleitungen CD und CD zugeführte Leckstrom durch die ausgeschalteten MOSFETs Ql8 und Q19 sowie die eingeschalteten MOSFETs Q32 und Q28 zum Bezugspotential. Auf diese Weise läßt sich ein Anstieg der Vorspannungen auf den gemeinsamen Datenleitungen verhindern.

Während der Chip-Auswahl werden durch den niedrigen Pegel des Chip-Auswahlsignals CS die MOSFETs Q26 und Q3o eingeschaltet und die MOSFETs Q28 und Q32 ausgeschaltet gehalten, so daß die Ausgangspegel der Schreibschaltung entsprechend dem Einschreibsignal DIN bestimmt werden. Die Schaltung dieses Ausführungsbeispiels ist vorteilhafterweise in der Lage, ebenso wie das Ausführungsbeispiel nach Fig. 5, unerwünschte Potentialanstiege auf den gemeinsamen Datenleitungen zu verhindern. Darüberhinaus sind bei dem Ausführungsbeispiel nach Fig. 6 diejenigen Bauelemente, die wie bei dem vorherigen Beispiel Streukapazitäten erhöhen können, nicht mit den gemeinsamen Datenleitungen CD und CD verbunden. Auf diese Weise ist es möglich, die Geschwindigkeit des Datenauslesens hoch zu machen.

Die Erfindung beschränkt sich nicht auf die obigen Ausführungsbeispiele. Bei der Speicherzelle kann es sich um jede beliebige Ausführungsform handeln, solange diese mit einer statischen Flip-Flop-Schaltung arbeitet.

Jeder die Speicherzelle enthaltende Kreis kann, abgesehen von der C-MOS-Schaltung, auch ausschließlich aus p-Kanal- oder n-Kanal-MOSFETs aufgebaut sein.

Ferner können in dem Fall, daß die oben erwähnten Pegelanstiege auf den Datenleitungen kein wichtiges Problem darstellen, wie dies etwa der Fall ist, wenn die Kapazität der gemeinsamen Datenleitungen groß ist im Verhältnis zu der der Datenleitungen, die Widerstände

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R5 bis R8 usw. zur Leckstromabsorption, mit denen die Datenleitungen versehen sind, weggelassen werden.

Die Bezeichnungen und Signalpegel der Signale CS und CS, WE usw. in den Ausführungsbeispielen können ferner auf verschiedene Weise modifiziert werden.

PS/bi

J?

Leerseite

Claims

PATCNTANWÄLTS^ - · "..···* - - _ '

SCHIFF ν. FÜNER STREHL SCHÜBEL-HOPF EBBINGHAUS FINCK

MARIAHILFPLATZ 2 & 3, MDNCHEN 9O

POSTADRESSE: POSTFACH 95Ο16Ο, D-80OO MÖNCHEN 95

HITACHI, LTD.

HITACHI MICROCOMPUTER -

ENG. LTD.

EPA-25 622 2. Februar 1982

Statischer Speicher

(Jy Statischer Speicher, g e k e η η ζ e ± c h η et durch

eine statische Speicherzelle (1a ... 1d) mit einem Auswahlanschluß und einem Datenanschluß,

eine Signalleitung (D1, D1 ... Dn, Dn, CD, CD) zur Aufnahme des von der Speicherzelle abgegebenen Datensignals, '."".-■

einen Leseverstärker (4), der mit dem Datensignal über die Signalleitung gespeist wird,

einen Vorspannungskreis (7) mit einem MOSFET (Q2o) zur Versorgung der Signalleitung mit einer Vorspannung, die niedriger ist als die einer Versorgungsleitung züge-

führte Versorgungsspannung (VDD), und

eine Widerstandseinrichtung (B.3, R4) , die zwischen dem MOSFET (Q2o) und einem Bezugspotential der Schaltung einen Strom führt, der nicht kleiner ist als der in dem MOSFET (Q2o) fließenden Leckstrom. (Fig. 1)
2. Speicher nach Anspruch 1, dadurch g .e k e η nzeichnet, daß die Widerstandseinrichtung (R3, R4) aus einer polykristallinen Siliziumschicht (15f, 15g) aufgebaut ist, die auf einem Halbleitersubstrat (11), in dem die Speicherzelle (1a ... 1d), der Leseverstärker (4) und der Vorspannungskreis (7) ausgebildet sind, aufgebracht ist. (Fig. 4)
3. Speicher nach Anspruch 1, dadurch gekennzeichnet, daß die Widerstandseinrichtung aus einem MOSFET (Q23, Q24) aufgebaut ist, der im selben Halbleitersubstrat (11) wie die Speicherzelle (1a ... 1d) , der Leseverstärker (4) und der Vorspannungskreis (7) ausgebildet ist. (Fig. 5)
4. Speicher nach Anspruch 3, dadurch g e k e η nzeichnet, daß der als Widerstandseinrichtung dienende MOSFET (Q23, Q24) den gleichen Kanal-Leitungstyp hat wie der MOSFET (Q2o) des Vorspannungskreises (7) . (Fig. 5)
5. Speicher nach Anspruch 3 oder 4, dadurch g ekennzeichnet, daß Gate und Source des als Widerstandseinrichtung dienenden MOSFETs (Q23, Q24) miteinander verbunden sind. (Fig. 5)
6. Statischer Speicher, gekennzeichnet durch

eine Vielzahl von matrixartig angeordneten statischen Speicherzellen (1a ... 1d), deren jede einen Äus-Wählanschluß und ein Paar von Datenanschlüssen aufweist,

eine Vielzahl von Wortleitungen (W1 ... Wm), deren jede mit den Auswählanschlüssen der statischen Speicherzellen verbunden ist,

eine Vielzahl von paarweise angeordneten Datenleitungen (D1, dT, ... Dn, Dn), die mit den Paaren der Datenanschlüsse der Speicherzellen verbunden sind, ein Paar von gemeinsamen Datenleitungen (CD, CD), einen Schalterkreis (1o) zum Verbinden jeweils eines ausgewählten Paares von Datenleitungen (D1, D1, .. Dn, Dn) mit dem Paar von gemeinsamen Datenleitungen (CD, CD), . · .

einen Leseverstärker (4) mit einem Paar von Eingangsanschlüssen, die an das Paar von gemeinsamen Datenleitungen (CD, CD) angeschlossen sind,

einen Vorspannungskreis (7) mit einem MOSFET (Q2o) zur Zuführung von Vorspannungen an das Paar von gemeinsamen Datenleitungen (CD, CD), wobei die Vorspannungen niedriger sind als die von einer Versorgungsleitung zugeführte Versorgungsspannung (VDD),

und .

eine Widerstandseinrichtung (R3, R4), die zwischen dem MOSFET (Q2o) und einem Bezugspotentialpunkt der Schaltung einen Strom führt, der nicht kleiner ist als der in dem MOSFET (Q2o) fließende Leckstrom. (Fig. 1)
7. Speicher nach Anspruch 6,.dadurch g e k e η η— zeichnet, daß jede statische Speicherzelle (1a 1d) ein Paar von mit ihren Gate- und Drain-Elektroden überkreuz gekoppelten MOSFETs (Q1, Q2) sowie ein Paar von aus polykristallinen Siliziumschichten (15c3) aufgelebauten und jeweils mit den Drain-Elektroden der paarweise geschalteten MOSFETs (Q1, Q2) verbundenen Widerstandselementen (R1, R2) aufweist, und daß die Widerstandseinrichtung (R3, R4) ebenfalls aus einer polykristallinen Siliziumschicht (15f, 15g) aufgebaut ist. (Fig. 1, 2A, 2C)
8. Speicher nach Anspruch 6, dadurch gekennzeichnet, daß die Widerstandseinrichtung aus einem MOSFET (Q23, Q24) aufgebaut ist. (Fig. 5)
9. Speicher nach Anspruch 8, dadurch g e k e η n^· zeichnet, daß der als Widerstandseinrichtung dienende MOSFET (Q23, Q24) den gleichen Kanal-Leitungstyp aufweist wie der MOSFET (Q2o) in dem Vorspannungskreis (7). (Fig. 5)
10. Speicher nach Anspruch 6, dadurch g e k e η η-zeichnet, daß der Vorspannungskreis (7) ein Paar von durch ein Chip-Auswahlsignal (CS) einschaltbaren MOSFETs (Q21, Q22) aufweist, und daß die beiden gemein-

samen Datenleitungen (CD, CD) auf zueinander gleiche Potentiale gebracht werden, so daß das Paar von MOSFETs (Q21, Q22) in den Vorspannungskreis (7) eingeschaltet wird. (Fig. 1)
11. Speicher nach Anspruch 6, gekennzeichnet durch

eine Vielzahl von MOSFETs (Q2o ... Q22) zum Anlegen von Vorspannungen an die jeweiligen Paare von Datenleitungen (D1, D1 ... Dn, Dn), wobei diese Vorspannungen kleiner sind als die einer Versorgungsleitung zugeführte Versorgungsspannung (VDD),
und

eine Vielzahl von Widerstandselementen (R5 ... R8) , die zwischen den jeweiligen Paaren von Datenleitungen dem Bezugspotentialpunkt der Schaltung eingeschaltet sind. (Fig. 5)
12. Statischer Speicher, gekennzeichnet durch

eine Vielzahl von matrixartig angeordneten statisehen Speicherzellen (1a ... 1d), deren jede einen Auswählanschluß und ein Paar von Datenanschlüssen aufweist, eine Vielzahl von Wortleitungen (WT ... Wm), deren jede mit dem 'Auswählanschluß der Speicherzellen verbunden ist, ■

ν
eine Vielzahl von paarweise angeordneten Datenlei-

tungen (D1, D1, ... Dn, Dn), deren jede mit den paarweisen

Datenanschlüssen der Speicherzellen verbunden ist,

ein Paar von gemeinsamen Datenleitungen (CD, CD), einen Schalterkreis (1o) zum Verbinden des jeweils ausgewählten Paares von Datenleitungen (D1, D1, ... Dn, Dn) mit dem Paar von gemeinsamen Datenleitungen (CD, CD) ,

einen Leseverstärker (4), der mit einem Paar von Eingangsanschlüssen an das Paar von gemeinsamen Datenleitungen (CD, CD) angeschlossen ist, einen Vorspannungskreis (7) zum Zuführen von Vorspannungen an das Paar von gemeinsamen Datenleitungen (CD, CD), wobei diese Vorspannungen kleiner sind als die einer Versorgungsleitung zugeführte Versorgungsspannung (VDD),

und

zwei zwischen jeweils den gemeinsamen Datenleitungen (CD, CD) und einem Bezugspotentialpunkt der Schaltung eingeschaltete Widerstandseinrichtungen (R3, R4) . (Fig. 1)
13. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß die beiden Widerstandseinrichtungen (R3, R4) aus polykristallinen Siliziumschichten (15f, 15g) aufgebaut sind. (Fig. 4)
14. Speicher nach Anspruch 12, dadurch g e k e η nzeichnet, daß die beiden Widerstandseinrichtungen aus MOSFETs (Q23, Q24) aufgebaut sind.
15. Speicher nach Anspruch 12, dadurch gekennzeichnet, daß der Leseverstärker (4) aus einem Paar von Differenz-MOSFETs (Q13, Q14), einem Konstantstrom-Bauelement (17), das den zusammengeschalteten Source-Elektroden der Differenz-MOSFETs (Q13, Q14) einen Konstantstrom zuführt, und an die Drain-Elektroden der Differenz-MOSFETs angeschlossenen Lastelementen (Q15, Q16) aufgebaut ist.
16. Speicher nach Anspruch 15, dadurch g e k e η nzeichnet, daß der Leseverstärker (4) in CMOS-Schaltkreistechnik aufgebaut ist.
17. Speicher nach Anspruch 12, gekennzeichnet durch

eine Vielzahl von MOSFETs (Q2o ... Q22) zur Zuführung von Vorspannungen an die jeweiligen Paare von Datenleitungen (D1, D1, ... Dn, Dn), wobei diese Vorspannungen niedriger sind als die einer Versorgungsleitung zugeführte Versorgungsspannung (VDD), und

eine Vielzahl von Widerstandselementen (R5 ... R8) , die zwischen den jeweiligen Paaren von Datenleitungen und dem Bezugspotentialpunkt der Schaltung eingeschaltet sind. (Fig. 1)
18. Statischer Speicher, g e k e η η ζ e i c h-η e t ^v durch

eine Vielzahl von matrixartig angeordneten stati-

sehen Speicherzellen (1a .. 1d), deren jede einen Auswählanschluß und ein Paar von Datenanschlüssen aufweist, eine Vielzahl von Wortleitungen (W1 ... Wm), deren jede mit den Auswählanschlüssen der Speicherzellen verbunden ist,

eine Vielzahl von paarweise vorgesehenen Datenleitungen (Da, ST, ... Dn, Dn), die jeweils an die Datenanachlüase dor Speicherzellen angeschlossen sind, ein Paar von gemeinsamen Datenleitungen (CD, CD), einen Schalterkreis (1o) zum Verbinden des jeweils

ausgewählten Paares von Datenleitungen (D1, D1, ... Dn, Dn) mit dem Paar von gemeinsamen Datenleitungen (Cd, CD), einen Leseverstärker (4) mit einem an das Paar von gemeinsamen Datenleitungen (CD, CD) angeschlossenen Paar von Exngangsanschlüssen,

eine Vielzahl von MOSFETs (Q2o Q22) zur Versorgung der jeweiligen Datenleitungen mit Vorspannungen, die niedriger sind als die einer Versorgungsleitung zugeführte Versorgungsspannung (VDD), und

eine Vielzahl von zwischen den jeweiligen Datenleitungen und einem Bezugspotentialpunkt der Schaltung eingeschalteten Widerstandselementen (R3 .... R8). (Fig. 1)