JPH0722939A - 論理回路 - Google Patents
論理回路Info
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- JPH0722939A JPH0722939A JP5165641A JP16564193A JPH0722939A JP H0722939 A JPH0722939 A JP H0722939A JP 5165641 A JP5165641 A JP 5165641A JP 16564193 A JP16564193 A JP 16564193A JP H0722939 A JPH0722939 A JP H0722939A
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Abstract
(57)【要約】
【目的】 入力論理回路の論理しきい値を電源電圧の変
動に関係なく常に一定にする。 【構成】 インバータを構成するトランジスタ１５１の
ソース端子へ一定電圧を供給する。この一定電圧は基準
電圧ＶREF に基づいてトランジスタ１５３および電流源
１５４によって生成される。また、出力端子１５８には
トランジスタ１５５およびインバータ１５６を接続し、
出力端子１５８に供給される電圧ＶREF −ＶBEレベルを
電源電圧ＶCCレベルまで引上げるようにした。
動に関係なく常に一定にする。 【構成】 インバータを構成するトランジスタ１５１の
ソース端子へ一定電圧を供給する。この一定電圧は基準
電圧ＶREF に基づいてトランジスタ１５３および電流源
１５４によって生成される。また、出力端子１５８には
トランジスタ１５５およびインバータ１５６を接続し、
出力端子１５８に供給される電圧ＶREF −ＶBEレベルを
電源電圧ＶCCレベルまで引上げるようにした。
Description
【０００１】
【産業上の利用分野】この発明は論理回路に関し、さら
に詳しくは、電源電圧レベルが変動しても常に安定した
論理レベルの信号を出力する論理回路に関する。
に詳しくは、電源電圧レベルが変動しても常に安定した
論理レベルの信号を出力する論理回路に関する。
【０００２】
【従来の技術】［従来例１］図１９は一般的なＳＲＡＭ
（Static Randam Access Memory ）の概略構成を示すブ
ロック図である。図１９を参照して、このＳＲＡＭは、
メモリセルアレイ１と、ロウアドレスバッファ２と、ロ
ウデコーダ３と、カラムアドレスバッファ４と、カラム
デコーダ５と、ビット線負荷６と、書込ドライバ７と、
Ｒ／Ｗ制御回路８と、センスアンプ９と、データ入出力
バッファ１０とを備える。
（Static Randam Access Memory ）の概略構成を示すブ
ロック図である。図１９を参照して、このＳＲＡＭは、
メモリセルアレイ１と、ロウアドレスバッファ２と、ロ
ウデコーダ３と、カラムアドレスバッファ４と、カラム
デコーダ５と、ビット線負荷６と、書込ドライバ７と、
Ｒ／Ｗ制御回路８と、センスアンプ９と、データ入出力
バッファ１０とを備える。
【０００３】メモリセルアレイ１は、互いに交差するよ
うに配置された複数のワード線（図示せず）およびビッ
ト線（図示せず）と、それらのワード線およびビット線
の各交差点に配置されたメモリセル（図示せず）とを備
える。
うに配置された複数のワード線（図示せず）およびビッ
ト線（図示せず）と、それらのワード線およびビット線
の各交差点に配置されたメモリセル（図示せず）とを備
える。
【０００４】次に、このＳＲＡＭの動作について簡単に
説明する。ロウアドレスバッファ２およびロウデコーダ
３によってメモリセルアレイ１の１つのワード線が選択
され、かつカラムアドレスバッファ４およびカラムデコ
ーダ５によってメモリセルアレイ１の１つのビット線が
選択される。これにより、選択されたワード線およびビ
ット線の交差点に配置された１つのメモリセルが選択さ
れる。そして、この選択されたメモリセルにデータが書
込まれ、あるいはそのメモリセルに蓄えられているデー
タが読出される。
説明する。ロウアドレスバッファ２およびロウデコーダ
３によってメモリセルアレイ１の１つのワード線が選択
され、かつカラムアドレスバッファ４およびカラムデコ
ーダ５によってメモリセルアレイ１の１つのビット線が
選択される。これにより、選択されたワード線およびビ
ット線の交差点に配置された１つのメモリセルが選択さ
れる。そして、この選択されたメモリセルにデータが書
込まれ、あるいはそのメモリセルに蓄えられているデー
タが読出される。
【０００５】データの書込みにおいては、まずＲ／Ｗ制
御回路８に入力されるライトイネーブル信号／ＷＥおよ
びチップセレクト信号／ＣＳがともにＬレベルにされ
る。次いで、書込むべき入力データＤＱが入出力ピン１
１に与えられ、さらにデータ入力出力バッファ１０およ
びＲ／Ｗ制御回路８を介して上記選択されたメモリセル
に格納される。
御回路８に入力されるライトイネーブル信号／ＷＥおよ
びチップセレクト信号／ＣＳがともにＬレベルにされ
る。次いで、書込むべき入力データＤＱが入出力ピン１
１に与えられ、さらにデータ入力出力バッファ１０およ
びＲ／Ｗ制御回路８を介して上記選択されたメモリセル
に格納される。
【０００６】一方、データの読出しにおいては、上記選
択されたメモリセルに蓄えられているデータがセンスア
ンプ９によって検出され、かつ増幅され、さらにデータ
入出力バッファ１０を介して入出力ピン１１から取出さ
れる。
択されたメモリセルに蓄えられているデータがセンスア
ンプ９によって検出され、かつ増幅され、さらにデータ
入出力バッファ１０を介して入出力ピン１１から取出さ
れる。
【０００７】図２０は図１９に示したロウアドレスバッ
ファ２またはカラムアドレスバッファ４の一部を示す具
体的な回路図である。
ファ２またはカラムアドレスバッファ４の一部を示す具
体的な回路図である。
【０００８】図２０を参照して、このアドレスバッファ
２または４は、その初段に入力論理回路１２を備える。
入力論理回路１２は、エンハンスメント型のＰチャネル
ＭＯＳトランジスタ１２１およびＮチャネルＭＯＳトラ
ンジスタ１２２から構成される相補型（ＣＭＯＳ）イン
バータと、このインバータを活性化するためのＰチャネ
ルＭＯＳトランジスタ１２３とを備える。
２または４は、その初段に入力論理回路１２を備える。
入力論理回路１２は、エンハンスメント型のＰチャネル
ＭＯＳトランジスタ１２１およびＮチャネルＭＯＳトラ
ンジスタ１２２から構成される相補型（ＣＭＯＳ）イン
バータと、このインバータを活性化するためのＰチャネ
ルＭＯＳトランジスタ１２３とを備える。
【０００９】これらＣＭＯＳインバータおよびＰチャネ
ルＭＯＳトランジスタ１２３は、電源１００およびグラ
ンド１０２の間に直列に接続される。
ルＭＯＳトランジスタ１２３は、電源１００およびグラ
ンド１０２の間に直列に接続される。
【００１０】この入力論理回路１２は、外部から受けた
ＴＴＬレベルの信号ＶｉをＣＭＯＳレベルに変換して内
部へ与えるＴＴＬインターフェースである。
ＴＴＬレベルの信号ＶｉをＣＭＯＳレベルに変換して内
部へ与えるＴＴＬインターフェースである。
【００１１】一般にＴＴＬレベルの場合、Ｈレベルは
２．２Ｖに対応し、Ｌレベルは０．８Ｖに対応する。一
方ＣＭＯＳレベルの場合、Ｈレベルは５Ｖに対応し、Ｌ
レベルは０Ｖに対応する。したがって、ＴＴＬレベルは
ＣＭＯＳレベルに比べて、その振幅が小さく、しかもＨ
レベルに対応する電圧が低い。
２．２Ｖに対応し、Ｌレベルは０．８Ｖに対応する。一
方ＣＭＯＳレベルの場合、Ｈレベルは５Ｖに対応し、Ｌ
レベルは０Ｖに対応する。したがって、ＴＴＬレベルは
ＣＭＯＳレベルに比べて、その振幅が小さく、しかもＨ
レベルに対応する電圧が低い。
【００１２】そのため、入力論理回路１２の論理しきい
値は、２．２Ｖおよび０．８Ｖの中間電圧である１．５
Ｖに設定されている。このような論理しきい値は、たと
えばＮチャネルＭＯＳトランジスタ１２２のサイズをＰ
チャネルＭＯＳトランジスタ１２１の４〜６倍にするこ
とによって実現される。
値は、２．２Ｖおよび０．８Ｖの中間電圧である１．５
Ｖに設定されている。このような論理しきい値は、たと
えばＮチャネルＭＯＳトランジスタ１２２のサイズをＰ
チャネルＭＯＳトランジスタ１２１の４〜６倍にするこ
とによって実現される。
【００１３】なお、この入力論理回路１２の出力信号Ｖ
ｏはインバータ１３１、１３２および１３３を介して内
部へ与えられる。
ｏはインバータ１３１、１３２および１３３を介して内
部へ与えられる。
【００１４】［従来例２］図２２は一般的なＣＭＯＳイ
ンバータを示す回路図である。図２２を参照して、この
インバータ１４は、ＰチャネルＭＯＳトランジスタ１４
１およびＮチャネルＭＯＳトランジスタ１４２を備え
る。これらトランジスタ１４１および１４２は、電源１
００およびグランド１０２の間に直列に接続される。
ンバータを示す回路図である。図２２を参照して、この
インバータ１４は、ＰチャネルＭＯＳトランジスタ１４
１およびＮチャネルＭＯＳトランジスタ１４２を備え
る。これらトランジスタ１４１および１４２は、電源１
００およびグランド１０２の間に直列に接続される。
【００１５】このインバータ１４によれば、入力信号Ｖ
ｉがＬレベル（０Ｖ）の場合、トランジスタ１４１がオ
ンになり、トランジスタ１４２がオフになるので、出力
信号ＶｏはＨレベル（ＶCC）になる。一方、入力信号Ｖ
ｉがＨレベルの場合、トランジスタ１４１がオフにな
り、トランジスタ１４２がオンになるので、出力信号Ｖ
ｏはＬレベルになる。
ｉがＬレベル（０Ｖ）の場合、トランジスタ１４１がオ
ンになり、トランジスタ１４２がオフになるので、出力
信号ＶｏはＨレベル（ＶCC）になる。一方、入力信号Ｖ
ｉがＨレベルの場合、トランジスタ１４１がオフにな
り、トランジスタ１４２がオンになるので、出力信号Ｖ
ｏはＬレベルになる。
【００１６】
【発明が解決しようとする課題】［従来例１］図２１は
図２０に示した入力論理回路１２による出力電圧Ｖｏの
電源電圧ＶCC依存性を示すグラフで、縦軸に出力電圧Ｖ
ｏを示し、横軸に入力電圧Ｖｉを示す。
図２０に示した入力論理回路１２による出力電圧Ｖｏの
電源電圧ＶCC依存性を示すグラフで、縦軸に出力電圧Ｖ
ｏを示し、横軸に入力電圧Ｖｉを示す。
【００１７】このグラフから明らかなように、電源電圧
ＶCCが５．０Ｖの場合、入力論理回路１２の論理しきい
値は１．５０Ｖになる。したがって、入力電圧Ｖｉが
１．５０Ｖよりも低いとき出力電圧Ｖｏは５．０Ｖにな
り、入力電圧Ｖｉが１．５０Ｖよりも高いとき出力電圧
Ｖｏは０Ｖになる。
ＶCCが５．０Ｖの場合、入力論理回路１２の論理しきい
値は１．５０Ｖになる。したがって、入力電圧Ｖｉが
１．５０Ｖよりも低いとき出力電圧Ｖｏは５．０Ｖにな
り、入力電圧Ｖｉが１．５０Ｖよりも高いとき出力電圧
Ｖｏは０Ｖになる。
【００１８】しかしながら、電源電圧ＶCCは常に５．０
Ｖではなく、４．５〜５．５Ｖの間で変動することがあ
る。
Ｖではなく、４．５〜５．５Ｖの間で変動することがあ
る。
【００１９】電源電圧ＶCCが４．５Ｖの場合、入力論理
回路１２の論理しきい値は１．４５Ｖになる。したがっ
て、入力電圧Ｖｉが１．４５Ｖよりも低いとき出力電圧
Ｖｏは４．５Ｖになり、入力電圧Ｖｉが１．４５Ｖより
も高いとき出力電圧Ｖｏは０Ｖになる。
回路１２の論理しきい値は１．４５Ｖになる。したがっ
て、入力電圧Ｖｉが１．４５Ｖよりも低いとき出力電圧
Ｖｏは４．５Ｖになり、入力電圧Ｖｉが１．４５Ｖより
も高いとき出力電圧Ｖｏは０Ｖになる。
【００２０】また、電源電圧ＶCCが５．５Ｖの場合、入
力論理回路１２の論理しきい値は１．５５Ｖになる。し
たがって、入力電圧Ｖｉが１．５５Ｖよりも低いとき出
力電圧Ｖｏは５．５Ｖになり、入力電圧Ｖｉが１．５５
Ｖよりも高いとき出力電圧Ｖｏは０Ｖになる。
力論理回路１２の論理しきい値は１．５５Ｖになる。し
たがって、入力電圧Ｖｉが１．５５Ｖよりも低いとき出
力電圧Ｖｏは５．５Ｖになり、入力電圧Ｖｉが１．５５
Ｖよりも高いとき出力電圧Ｖｏは０Ｖになる。
【００２１】このように、入力論理回路１２の論理しき
い値が電源電圧ＶCCに依存するのは、ＰチャネルＭＯＳ
トランジスタ１２１のゲート−ソース間電圧ＶGSが電源
電圧ＶCCの変動に伴って同様に変動するからである。
い値が電源電圧ＶCCに依存するのは、ＰチャネルＭＯＳ
トランジスタ１２１のゲート−ソース間電圧ＶGSが電源
電圧ＶCCの変動に伴って同様に変動するからである。
【００２２】特に、電源電圧ＶCCが４．５Ｖの場合は、
出力信号Ｖｏの立上がり時間が長くなり、動作速度が遅
くなるという問題があった。さらに、このような入力論
理回路１２を用いたＳＲＡＭにおいては、アクセス時間
が遅くなるという問題があった。
出力信号Ｖｏの立上がり時間が長くなり、動作速度が遅
くなるという問題があった。さらに、このような入力論
理回路１２を用いたＳＲＡＭにおいては、アクセス時間
が遅くなるという問題があった。
【００２３】［従来例２］図２３は図２２に示したＣＭ
ＯＳインバータ１４の動作を示すタイミングチャートで
ある。
ＯＳインバータ１４の動作を示すタイミングチャートで
ある。
【００２４】図２３を参照して、入力信号ＶｉがＨレベ
ルからＬレベルへ立下がると、出力信号ＶｏはＬレベル
からＨレベルへ立上がる。しかしながら、入力信号Ｖｉ
がＬレベルにあるときに電源電圧ＶCCにノイズＮが入る
と、出力信号ＶｏにもノイズＮが入るという問題があっ
た。これは、入力信号ＶｉがＬレベルの場合はＰチャネ
ルＭＯＳトランジスタ１４１がオンで、電源電圧ＶCCが
そのトランジスタ１４１を介してそのまま出力されるか
らである。そのため、出力信号Ｖｏを受ける次段の回路
が誤動作を起こしやすくなるという問題があった。
ルからＬレベルへ立下がると、出力信号ＶｏはＬレベル
からＨレベルへ立上がる。しかしながら、入力信号Ｖｉ
がＬレベルにあるときに電源電圧ＶCCにノイズＮが入る
と、出力信号ＶｏにもノイズＮが入るという問題があっ
た。これは、入力信号ＶｉがＬレベルの場合はＰチャネ
ルＭＯＳトランジスタ１４１がオンで、電源電圧ＶCCが
そのトランジスタ１４１を介してそのまま出力されるか
らである。そのため、出力信号Ｖｏを受ける次段の回路
が誤動作を起こしやすくなるという問題があった。
【００２５】この発明は上記のような問題を解決するた
めになされたものであり、その目的は論理回路の電源電
圧依存性を小さくすることである。
めになされたものであり、その目的は論理回路の電源電
圧依存性を小さくすることである。
【００２６】また、この発明の他の目的は、論理回路の
動作速度を向上させることである。また、この発明のさ
らに他の目的は、論理回路が電源電圧ノイズから受ける
影響を小さくすることである。
動作速度を向上させることである。また、この発明のさ
らに他の目的は、論理回路が電源電圧ノイズから受ける
影響を小さくすることである。
【００２７】
【課題を解決するための手段】この第１の発明は、第１
および第２の電源から供給される互いに異なる２種類の
電圧をもとに、外部から入力端子を介して受けた信号の
論理レベルに応答して、所定の論理レベルにある信号を
出力端子を介して内部へ与える論理回路であって、第１
導電チャネル型電界効果トランジスタと、第２導電チャ
ネル型電界効果トランジスタと、定電圧手段と、電圧補
償手段とを備える。
および第２の電源から供給される互いに異なる２種類の
電圧をもとに、外部から入力端子を介して受けた信号の
論理レベルに応答して、所定の論理レベルにある信号を
出力端子を介して内部へ与える論理回路であって、第１
導電チャネル型電界効果トランジスタと、第２導電チャ
ネル型電界効果トランジスタと、定電圧手段と、電圧補
償手段とを備える。
【００２８】第１導電チャネル型電界効果トランジスタ
は、入力端子に接続されるゲート端子、一方導通端子、
および出力端子に接続される他方導通端子を持つ。第２
の導電チャネル型電界効果トランジスタは、入力端子に
接続されるゲート端子、第２の電源に接続される一方導
通端子、および出力端子に接続される他方導通端子を持
つ。
は、入力端子に接続されるゲート端子、一方導通端子、
および出力端子に接続される他方導通端子を持つ。第２
の導電チャネル型電界効果トランジスタは、入力端子に
接続されるゲート端子、第２の電源に接続される一方導
通端子、および出力端子に接続される他方導通端子を持
つ。
【００２９】定電圧手段は、第１の電源から供給される
電圧の変動に依存することなく、第１導電チャネル型電
界効果トランジスタの一方導通端子へ一定電圧を供給す
る。電圧補償手段は、第１導電チャネル型電界効果トラ
ンジスタの他方導通端子のところに一定電圧が生成され
たときだけ、その電圧レベルを第１の電源から供給され
る電圧レベルまでシフトする。
電圧の変動に依存することなく、第１導電チャネル型電
界効果トランジスタの一方導通端子へ一定電圧を供給す
る。電圧補償手段は、第１導電チャネル型電界効果トラ
ンジスタの他方導通端子のところに一定電圧が生成され
たときだけ、その電圧レベルを第１の電源から供給され
る電圧レベルまでシフトする。
【００３０】また、上記論理回路において、上記定電圧
手段は、バイポーラトランジスタと、電流源手段とを含
み、かつバイポーラトランジスタのエミッタ端子のとこ
ろに生成された電圧を一定電圧として第１導電チャネル
型電界効果型トランジスタの一方導通端子へ供給する。
手段は、バイポーラトランジスタと、電流源手段とを含
み、かつバイポーラトランジスタのエミッタ端子のとこ
ろに生成された電圧を一定電圧として第１導電チャネル
型電界効果型トランジスタの一方導通端子へ供給する。
【００３１】バイポーラトランジスタは、一定の基準電
圧を受けるベース端子、第１の電源に接続されるコレク
タ端子、および第１導電チャネル型電界効果トランジス
タの一方導通端子に接続されるエミッタ端子を持つ。電
流源手段は、バイポーラトランジスタにエミッタ電流を
供給する。
圧を受けるベース端子、第１の電源に接続されるコレク
タ端子、および第１導電チャネル型電界効果トランジス
タの一方導通端子に接続されるエミッタ端子を持つ。電
流源手段は、バイポーラトランジスタにエミッタ電流を
供給する。
【００３２】一方、この第２の発明は、第１および第２
の電源から供給される互いに異なる２種類の電圧をもと
に、１または２以上の入力信号を受け、所定の出力信号
を生成する論理回路であって、論理演算手段と、第１導
電チャネル型電界効果トランジスタと、定電圧手段とを
備える。
の電源から供給される互いに異なる２種類の電圧をもと
に、１または２以上の入力信号を受け、所定の出力信号
を生成する論理回路であって、論理演算手段と、第１導
電チャネル型電界効果トランジスタと、定電圧手段とを
備える。
【００３３】論理演算手段は、第１の電源端子、および
第２の電源に接続される第２の電源端子を含み、かつ第
１および第２の電源端子から供給される電圧をもとに、
１または２以上の入力信号を論理演算し、その結果を出
力信号として出力する。第１導電チャネル型電界効果ト
ランジスタは、ゲート端子、前記論理演算手段の第１の
電源端子に接続される一方導通端子、および第１の電源
に接続される他方導通端子を持つ。定電圧手段は、第１
の電源から供給される電圧の変動に依存することなく、
第１導電チャネル型電界効果トランジスタのゲート端子
へ一定電圧を供給する。
第２の電源に接続される第２の電源端子を含み、かつ第
１および第２の電源端子から供給される電圧をもとに、
１または２以上の入力信号を論理演算し、その結果を出
力信号として出力する。第１導電チャネル型電界効果ト
ランジスタは、ゲート端子、前記論理演算手段の第１の
電源端子に接続される一方導通端子、および第１の電源
に接続される他方導通端子を持つ。定電圧手段は、第１
の電源から供給される電圧の変動に依存することなく、
第１導電チャネル型電界効果トランジスタのゲート端子
へ一定電圧を供給する。
【００３４】また、上記論理回路において、上記定電圧
手段は、抵抗手段と、容量手段とを含む。抵抗手段は、
第１の電源および第１導電チャネル型電界効果トランジ
スタのゲート端子の間に接続される。容量手段は、第２
の電源および第１導電チャネル型電界効果トランジスタ
のゲート端子の間に接続される。
手段は、抵抗手段と、容量手段とを含む。抵抗手段は、
第１の電源および第１導電チャネル型電界効果トランジ
スタのゲート端子の間に接続される。容量手段は、第２
の電源および第１導電チャネル型電界効果トランジスタ
のゲート端子の間に接続される。
【００３５】また、第１および第２の電源から供給され
る互いに異なる２種類の電圧をもとに、１または２以上
の入力信号を受け、所定の出力信号を生成する論理回路
であって、論理演算手段と、第１導電チャネル型電界効
果トランジスタと、第１の定電圧手段と、第２の導電チ
ャネル型電界効果トランジスタと、第２の定電圧手段と
を備える。
る互いに異なる２種類の電圧をもとに、１または２以上
の入力信号を受け、所定の出力信号を生成する論理回路
であって、論理演算手段と、第１導電チャネル型電界効
果トランジスタと、第１の定電圧手段と、第２の導電チ
ャネル型電界効果トランジスタと、第２の定電圧手段と
を備える。
【００３６】論理演算手段は、第１の電源端子、および
第２の電源端子を含み、かつ第１および第２の電源端子
から供給される電圧をもとに、１または２以上の入力信
号を論理演算し、その結果を出力信号として出力する。
第２の電源端子を含み、かつ第１および第２の電源端子
から供給される電圧をもとに、１または２以上の入力信
号を論理演算し、その結果を出力信号として出力する。
【００３７】第１導電チャネル型電界効果トランジスタ
は、ゲート端子、論理演算手段の第１の電源端子に接続
される一方導通端子、および第１の電源に接続される他
方導通端子を持つ。第１の定電圧手段は、第１の電源か
ら供給される電圧の変動に依存することなく、第１導電
チャネル型電界効果トランジスタのゲート端子へ一定電
圧を供給する。
は、ゲート端子、論理演算手段の第１の電源端子に接続
される一方導通端子、および第１の電源に接続される他
方導通端子を持つ。第１の定電圧手段は、第１の電源か
ら供給される電圧の変動に依存することなく、第１導電
チャネル型電界効果トランジスタのゲート端子へ一定電
圧を供給する。
【００３８】第２導電チャネル型電界効果トランジスタ
は、ゲート端子、論理演算手段の第２の電源端子に接続
される一方導通端子、および第２の電源に接続される他
方導通端子を持つ。第２の定電圧手段は、第２の電源か
ら供給される電圧の変動に依存することなく、第２導電
チャネル型電界効果トランジスタのゲート端子へ一定電
圧を供給する。
は、ゲート端子、論理演算手段の第２の電源端子に接続
される一方導通端子、および第２の電源に接続される他
方導通端子を持つ。第２の定電圧手段は、第２の電源か
ら供給される電圧の変動に依存することなく、第２導電
チャネル型電界効果トランジスタのゲート端子へ一定電
圧を供給する。
【００３９】また、上記論理回路において、上記第１の
定電圧手段は、第１の抵抗手段と第１の容量手段とを含
む。第１の抵抗手段は、第１の電源および第１導電チャ
ネル型電界効果トランジスタのゲート端子の間に接続さ
れる。第１の容量手段は、第２の電源および第１導電チ
ャネル型電界効果トランジスタのゲート端子の間に接続
される。
定電圧手段は、第１の抵抗手段と第１の容量手段とを含
む。第１の抵抗手段は、第１の電源および第１導電チャ
ネル型電界効果トランジスタのゲート端子の間に接続さ
れる。第１の容量手段は、第２の電源および第１導電チ
ャネル型電界効果トランジスタのゲート端子の間に接続
される。
【００４０】上記第２の定電圧手段は、第２の抵抗手段
と、第２の容量手段とを含む。第２の抵抗手段は、第２
の電源および第２導電チャネル型電界効果トランジスタ
のゲート端子の間に接続される。第２の容量手段は、第
１の電源および第２導電チャネル型電界効果トランジス
タのゲート端子の間に接続される。
と、第２の容量手段とを含む。第２の抵抗手段は、第２
の電源および第２導電チャネル型電界効果トランジスタ
のゲート端子の間に接続される。第２の容量手段は、第
１の電源および第２導電チャネル型電界効果トランジス
タのゲート端子の間に接続される。
【００４１】
【作用】この第１の発明に係る論理回路によれば、定電
圧手段によって、第１の電源から供給される電圧の変動
に依存することなく、第１導電チャネル型電界効果トラ
ンジスタの一方導通端子へ一定電圧が供給される。ま
た、定電圧手段がバイポーラトランジスタと定電流源手
段とを含む場合は、バイポーラトランジスタのゲート端
子へ与えられる基準電圧よりもベース−エミッタ間の電
圧だけシフトされた電圧が上記一定電圧として第１導電
チャネル型電界効果トランジスタの一方導通端子へ供給
される。
圧手段によって、第１の電源から供給される電圧の変動
に依存することなく、第１導電チャネル型電界効果トラ
ンジスタの一方導通端子へ一定電圧が供給される。ま
た、定電圧手段がバイポーラトランジスタと定電流源手
段とを含む場合は、バイポーラトランジスタのゲート端
子へ与えられる基準電圧よりもベース−エミッタ間の電
圧だけシフトされた電圧が上記一定電圧として第１導電
チャネル型電界効果トランジスタの一方導通端子へ供給
される。
【００４２】これにより、第１導電チャネル型電界効果
トランジスタにおけるゲート端子および一方導通端子の
間の電圧が第１の電源から供給される電圧に関係なく、
一定になる。したがって、この論理回路の論理しきい値
は、第１の電源から供給される電圧に関係なく一定にな
る。そのため、その出力信号の立上がりおよび立下がり
時間は第１の電源から供給される電圧に関係なく一定に
なり、この論理回路の動作は高速になる。
トランジスタにおけるゲート端子および一方導通端子の
間の電圧が第１の電源から供給される電圧に関係なく、
一定になる。したがって、この論理回路の論理しきい値
は、第１の電源から供給される電圧に関係なく一定にな
る。そのため、その出力信号の立上がりおよび立下がり
時間は第１の電源から供給される電圧に関係なく一定に
なり、この論理回路の動作は高速になる。
【００４３】なお、第１導電チャネル型電界効果トラン
ジスタの他方導通端子のところに第１の電源から供給さ
れる電圧と異なる一定電圧が生成されることがあるが、
このときは電圧補償手段によって第１の電源から供給さ
れる電圧レベルまでシフトされるので、常に正規の論理
レベルにある出力信号が出力される。
ジスタの他方導通端子のところに第１の電源から供給さ
れる電圧と異なる一定電圧が生成されることがあるが、
このときは電圧補償手段によって第１の電源から供給さ
れる電圧レベルまでシフトされるので、常に正規の論理
レベルにある出力信号が出力される。
【００４４】また、第２の発明に係る論理回路によれ
ば、定電圧手段によって第１の電源から供給される電圧
の変動に依存することなく、第１導電チャネル型電界効
果トランジスタのゲート端子へ一定電圧が供給される。
定電圧手段が抵抗手段と容量手段とを含む場合は、容量
手段は抵抗手段を介して第１の電源から供給される電圧
によって充電される。これにより、第１導電チャネル型
電界効果トランジスタのゲート端子へ第１の電源から供
給される電圧が間接的に供給される。したがって、第１
の電源にノイズが入った場合でも容量手段によって吸収
され、第１導電チャネル型電界効果トランジスタのゲー
ト端子へは常に一定電圧が供給される。
ば、定電圧手段によって第１の電源から供給される電圧
の変動に依存することなく、第１導電チャネル型電界効
果トランジスタのゲート端子へ一定電圧が供給される。
定電圧手段が抵抗手段と容量手段とを含む場合は、容量
手段は抵抗手段を介して第１の電源から供給される電圧
によって充電される。これにより、第１導電チャネル型
電界効果トランジスタのゲート端子へ第１の電源から供
給される電圧が間接的に供給される。したがって、第１
の電源にノイズが入った場合でも容量手段によって吸収
され、第１導電チャネル型電界効果トランジスタのゲー
ト端子へは常に一定電圧が供給される。
【００４５】これにより、論理演算手段の第１の電源端
子へは上記一定電圧よりも第１導電チャネル型電界効果
トランジスタのしきい値電圧だけシフトされた電圧が供
給される。その結果、論理演算手段の出力信号にはノイ
ズが入らず、この出力信号が与えられる次段の回路は誤
動作を起こしにくくなる。
子へは上記一定電圧よりも第１導電チャネル型電界効果
トランジスタのしきい値電圧だけシフトされた電圧が供
給される。その結果、論理演算手段の出力信号にはノイ
ズが入らず、この出力信号が与えられる次段の回路は誤
動作を起こしにくくなる。
【００４６】さらに、論理演算手段の第２の電源端子お
よび第２の電源の間にも第２導電チャネル型電界効果ト
ランジスタが接続され、そのゲート端子へたとえば抵抗
手段および容量手段などから構成される定電圧手段によ
ってそのゲート端子へ一定電圧が供給される場合は、第
１の電源にノイズが入った場合だけでなく、第２の電源
にノイズが入った場合も同様にそのノイズは吸収され、
出力信号にはノイズが入らない。
よび第２の電源の間にも第２導電チャネル型電界効果ト
ランジスタが接続され、そのゲート端子へたとえば抵抗
手段および容量手段などから構成される定電圧手段によ
ってそのゲート端子へ一定電圧が供給される場合は、第
１の電源にノイズが入った場合だけでなく、第２の電源
にノイズが入った場合も同様にそのノイズは吸収され、
出力信号にはノイズが入らない。
【００４７】
【実施例】次に、この発明に従った論理回路の実施例に
ついて図面を参照して詳しく説明する。
ついて図面を参照して詳しく説明する。
【００４８】［実施例１］図１はこの発明の第１実施例
による入力論理回路を示す回路図である。
による入力論理回路を示す回路図である。
【００４９】図１を参照して、この入力論理回路１５
は、ＰチャネルＭＯＳトランジスタ１５１およびＮチャ
ネルＭＯＳトランジスタ１５２と、ＮＰＮバイポーラト
ランジスタ１５３と、電流源１５４と、ＰチャネルＭＯ
Ｓトランジスタ１５５と、インバータ１５６とを備え
る。
は、ＰチャネルＭＯＳトランジスタ１５１およびＮチャ
ネルＭＯＳトランジスタ１５２と、ＮＰＮバイポーラト
ランジスタ１５３と、電流源１５４と、ＰチャネルＭＯ
Ｓトランジスタ１５５と、インバータ１５６とを備え
る。
【００５０】ＰチャネルＭＯＳトランジスタ１５１およ
びＮチャネルＭＯＳトランジスタ１５２はＣＭＯＳイン
バータを構成する。これらトランジスタ１５１および１
５２のゲート端子はともに、この入力論理回路１５の入
力端子１５７に接続される。また、これらトランジスタ
１５１および１５２のドレイン端子はともに、この入力
論理回路１５の出力端子１５８に接続される。さらに、
トランジスタ１５２のソース端子はグランド１０２（第
２の電源）に接続される。
びＮチャネルＭＯＳトランジスタ１５２はＣＭＯＳイン
バータを構成する。これらトランジスタ１５１および１
５２のゲート端子はともに、この入力論理回路１５の入
力端子１５７に接続される。また、これらトランジスタ
１５１および１５２のドレイン端子はともに、この入力
論理回路１５の出力端子１５８に接続される。さらに、
トランジスタ１５２のソース端子はグランド１０２（第
２の電源）に接続される。
【００５１】バイポーラトランジスタ１５３のベース端
子は、電源電圧ＶCCに依存しない一定の基準電圧ＶREF
を受ける。また、バイポーラトランジスタ１５３のコレ
クタ端子は電源１００（第１の電源）に接続され、エミ
ッタ端子は電流源１５４を介してグランド１０２に接続
されるとともに、トランジスタ１５１のソース端子に接
続される。
子は、電源電圧ＶCCに依存しない一定の基準電圧ＶREF
を受ける。また、バイポーラトランジスタ１５３のコレ
クタ端子は電源１００（第１の電源）に接続され、エミ
ッタ端子は電流源１５４を介してグランド１０２に接続
されるとともに、トランジスタ１５１のソース端子に接
続される。
【００５２】このバイポーラトランジスタ１５３には電
流源１５４によって所定のエミッタ電流が流れるので、
そのエミッタ端子には基準電圧ＶREF よりもベース−エ
ミッタ間電圧ＶBEだけ低い電圧が供給される。したがっ
て、このバイポーラトランジスタ１５３および電流源１
５４は、電源１００から供給される電圧ＶCCの変動に依
存することなく、トランジスタ１５１のソース端子へ一
定電圧ＶREF −ＶBEを供給する定電圧手段を構成する。
流源１５４によって所定のエミッタ電流が流れるので、
そのエミッタ端子には基準電圧ＶREF よりもベース−エ
ミッタ間電圧ＶBEだけ低い電圧が供給される。したがっ
て、このバイポーラトランジスタ１５３および電流源１
５４は、電源１００から供給される電圧ＶCCの変動に依
存することなく、トランジスタ１５１のソース端子へ一
定電圧ＶREF −ＶBEを供給する定電圧手段を構成する。
【００５３】また、ＰチャネルＭＯＳトランジスタ１５
５は電源１００および出力端子１５８の間に接続され、
そのゲート端子はインバータ１５６を介して出力端子１
５８に接続される。したがって、このトランジスタ１５
５およびインバータ１５６は、出力端子１５８に生成さ
れた電圧レベルをＶREF −ＶBEからＶCCまで引上げる電
圧補償手段を構成する。
５は電源１００および出力端子１５８の間に接続され、
そのゲート端子はインバータ１５６を介して出力端子１
５８に接続される。したがって、このトランジスタ１５
５およびインバータ１５６は、出力端子１５８に生成さ
れた電圧レベルをＶREF −ＶBEからＶCCまで引上げる電
圧補償手段を構成する。
【００５４】図２は図１に示した電流源１５４のいくつ
かの具体的構成を示す回路図である。
かの具体的構成を示す回路図である。
【００５５】たとえば図２（ａ）を参照して、この電流
源１５４は、ＮＰＮバイポーラトランジスタ１５４ａ
と、抵抗１５４ｂとを備える。このトランジスタ１５４
ａのゲート端子には、電源電圧ＶCCに依存しない一定電
圧が供給される。
源１５４は、ＮＰＮバイポーラトランジスタ１５４ａ
と、抵抗１５４ｂとを備える。このトランジスタ１５４
ａのゲート端子には、電源電圧ＶCCに依存しない一定電
圧が供給される。
【００５６】また図２（ｂ）を参照して、この電流源１
５４は、ＮチャネルＭＯＳトランジスタ１５４ｃを備え
る。このトランジスタ１５４ｃのゲート端子には、電源
電圧ＶCCに依存しない一定電圧が供給される。
５４は、ＮチャネルＭＯＳトランジスタ１５４ｃを備え
る。このトランジスタ１５４ｃのゲート端子には、電源
電圧ＶCCに依存しない一定電圧が供給される。
【００５７】また図２（ｃ）を参照して、この電流源１
５４は、ＮチャネルＭＯＳトランジスタ１５４ｄを備え
る。このトランジスタ１５４ｄのゲート端子には、電源
電圧ＶCCが供給される。
５４は、ＮチャネルＭＯＳトランジスタ１５４ｄを備え
る。このトランジスタ１５４ｄのゲート端子には、電源
電圧ＶCCが供給される。
【００５８】また図２（ｄ）を参照して、この電流源１
５４は、抵抗１５４ｅを備える。上記図２（ａ）および
（ｂ）に示した電流源１５４によれば、バイポーラトラ
ンジスタ１５３に一定のエミッタ電流が供給される。ま
た、上記図２（ｃ）および（ｄ）に示した電流源１５４
によれば、バイポーラトランジスタ１５３に所定の電流
が供給される。このように、電流源１５４は一定電流を
供給するものが望ましいが、特に一定電流を供給するも
のに限定されない。
５４は、抵抗１５４ｅを備える。上記図２（ａ）および
（ｂ）に示した電流源１５４によれば、バイポーラトラ
ンジスタ１５３に一定のエミッタ電流が供給される。ま
た、上記図２（ｃ）および（ｄ）に示した電流源１５４
によれば、バイポーラトランジスタ１５３に所定の電流
が供給される。このように、電流源１５４は一定電流を
供給するものが望ましいが、特に一定電流を供給するも
のに限定されない。
【００５９】次に、この入力論理回路１５の動作につい
て説明する。この入力論理回路１５は、外部から与えら
れたＴＴＬレベルの入力信号ＶｉをＣＭＯＳレベルに変
換し、それを内部へ与えるＴＴＬインターフェースとし
て機能する。したがって、一般に電源電圧ＶCCは５Ｖに
設定され、グランド電圧は０Ｖに設定される。
て説明する。この入力論理回路１５は、外部から与えら
れたＴＴＬレベルの入力信号ＶｉをＣＭＯＳレベルに変
換し、それを内部へ与えるＴＴＬインターフェースとし
て機能する。したがって、一般に電源電圧ＶCCは５Ｖに
設定され、グランド電圧は０Ｖに設定される。
【００６０】入力信号ＶｉとしてＨレベル（２．２〜
３．０Ｖ）が入力端子１５７に与えられると、Ｐチャネ
ルＭＯＳトランジスタ１５１はオフになり、Ｎチャネル
ＭＯＳトランジスタ１５２はオンになる。これにより、
出力端子１５８はグランドレベルになる。したがって、
出力信号ＶｏとしてＨレベル（０Ｖ）が出力される。
３．０Ｖ）が入力端子１５７に与えられると、Ｐチャネ
ルＭＯＳトランジスタ１５１はオフになり、Ｎチャネル
ＭＯＳトランジスタ１５２はオンになる。これにより、
出力端子１５８はグランドレベルになる。したがって、
出力信号ＶｏとしてＨレベル（０Ｖ）が出力される。
【００６１】このとき、出力信号Ｖｏはインバータ１５
６を介してトランジスタ１５５のゲート端子へ与えられ
るので、トランジスタ１５５はオフになっている。
６を介してトランジスタ１５５のゲート端子へ与えられ
るので、トランジスタ１５５はオフになっている。
【００６２】一方、入力信号ＶｉとしてＬレベル（０〜
０．８Ｖ）が与えられると、ＰチャネルＭＯＳトランジ
スタ１５１はオンになり、ＮチャネルＭＯＳトランジス
タ１５２はオフになる。これにより、出力端子１５８に
はトランジスタ１５１のソース端子の電圧レベルが供給
される。
０．８Ｖ）が与えられると、ＰチャネルＭＯＳトランジ
スタ１５１はオンになり、ＮチャネルＭＯＳトランジス
タ１５２はオフになる。これにより、出力端子１５８に
はトランジスタ１５１のソース端子の電圧レベルが供給
される。
【００６３】トランジスタ１５３には電流源１５４によ
って所定の電流（好ましくは一定の電流）が流れるの
で、トランジスタ１５３のエミッタ端子にはベース端子
に与えられた一定の基準電圧ＶREF よりもベース−エミ
ッタ間電圧ＶBEだけ低い電圧が発生する。たとえば基準
電圧ＶREF として４Ｖが与えられた場合、ベース−エミ
ッタ間電圧ＶBEは常に一定の０．８Ｖであるから、エミ
ッタ端子には３．２Ｖが発生する。
って所定の電流（好ましくは一定の電流）が流れるの
で、トランジスタ１５３のエミッタ端子にはベース端子
に与えられた一定の基準電圧ＶREF よりもベース−エミ
ッタ間電圧ＶBEだけ低い電圧が発生する。たとえば基準
電圧ＶREF として４Ｖが与えられた場合、ベース−エミ
ッタ間電圧ＶBEは常に一定の０．８Ｖであるから、エミ
ッタ端子には３．２Ｖが発生する。
【００６４】したがって、出力端子１５８にはこの電圧
ＶREF −ＶBE（たとえば３．２Ｖ）が供給される。ま
た、この電圧ＶREF −ＶBEはインバータ１５６を介して
トランジスタ１５５のゲート端子に与えられるので、こ
のトランジスタ１５５はオンになる。これにより、出力
端子１５８の電圧は電源電圧ＶCCまで引上げられる。こ
のような結果、出力信号Ｖｏとして最終的にＨレベル
（５Ｖ）が出力される。
ＶREF −ＶBE（たとえば３．２Ｖ）が供給される。ま
た、この電圧ＶREF −ＶBEはインバータ１５６を介して
トランジスタ１５５のゲート端子に与えられるので、こ
のトランジスタ１５５はオンになる。これにより、出力
端子１５８の電圧は電源電圧ＶCCまで引上げられる。こ
のような結果、出力信号Ｖｏとして最終的にＨレベル
（５Ｖ）が出力される。
【００６５】このように、入力論理回路１５はトランジ
スタ１５１のソース端子に電源電圧ＶCCに依存しない一
定電圧を供給するように構成されているので、その論理
しきい値は電源電圧ＶCCによらず一定になる。したがっ
て、この入力論理回路１５は電源電圧ＶCCが変動しても
常に安定して動作するので、高速動作が可能である。そ
のため、この入力論理回路１５をＳＲＡＭのアドレスバ
ッファ２または４の入力段に用いた場合は、アクセス時
間の電源電圧依存性が低減され、高速動作が可能にな
る。
スタ１５１のソース端子に電源電圧ＶCCに依存しない一
定電圧を供給するように構成されているので、その論理
しきい値は電源電圧ＶCCによらず一定になる。したがっ
て、この入力論理回路１５は電源電圧ＶCCが変動しても
常に安定して動作するので、高速動作が可能である。そ
のため、この入力論理回路１５をＳＲＡＭのアドレスバ
ッファ２または４の入力段に用いた場合は、アクセス時
間の電源電圧依存性が低減され、高速動作が可能にな
る。
【００６６】また、電源電圧ＶCCよりも低い電圧ＶREF
−ＶBEをトランジスタ１５１のソース端子に供給してい
るので、出力端子１５８にはまずその電圧ＶREF −ＶBE
が供給される。しかしながら、トランジスタ１５５およ
びインバータ１５６から構成される電圧補償手段によっ
てその電圧レベルが電源電圧ＶCCレベルまで引上げられ
るので、Ｈレベルとして５Ｖが供給され、ＣＭＯＳレベ
ルとして問題になることはない。
−ＶBEをトランジスタ１５１のソース端子に供給してい
るので、出力端子１５８にはまずその電圧ＶREF −ＶBE
が供給される。しかしながら、トランジスタ１５５およ
びインバータ１５６から構成される電圧補償手段によっ
てその電圧レベルが電源電圧ＶCCレベルまで引上げられ
るので、Ｈレベルとして５Ｖが供給され、ＣＭＯＳレベ
ルとして問題になることはない。
【００６７】また、この入力論理回路１５はバイポーラ
トランジスタ１５３を備え、そのベース端子に与えられ
た基準電圧ＶREF に基づいてそれよりもベース−エミッ
タ間電圧ＶBEだけ低い電圧をトランジスタ１５１のソー
ス端子に与えているので、基準電圧ＶREF を発生する基
準電圧発生回路からこの入力論理回路１５へ流込む電流
は、直接一定電圧をトランジスタ１５１のソース端子に
与える場合に比べて１／ｈFE程度まで低減される。ここ
で、ｈFEはバイポーラトランジスタ１５３の電流増幅率
（約１００）である。そのため、一定電圧をトランジス
タ１５１のソース端子に直接与えた場合のように、その
与えた一定電圧が過渡的に変動するようなことはない。
トランジスタ１５３を備え、そのベース端子に与えられ
た基準電圧ＶREF に基づいてそれよりもベース−エミッ
タ間電圧ＶBEだけ低い電圧をトランジスタ１５１のソー
ス端子に与えているので、基準電圧ＶREF を発生する基
準電圧発生回路からこの入力論理回路１５へ流込む電流
は、直接一定電圧をトランジスタ１５１のソース端子に
与える場合に比べて１／ｈFE程度まで低減される。ここ
で、ｈFEはバイポーラトランジスタ１５３の電流増幅率
（約１００）である。そのため、一定電圧をトランジス
タ１５１のソース端子に直接与えた場合のように、その
与えた一定電圧が過渡的に変動するようなことはない。
【００６８】なお、この入力論理回路１５はＳＲＡＭに
おけるアドレスバッファの入力初段だけでなく、ＴＴＬ
インターフェースを備えた回路であれば、ＤＲＡＭ、Ｒ
ＯＭ、ゲートアレイ、マイクロコンピュータなど、いか
なるものにも使用することができる。
おけるアドレスバッファの入力初段だけでなく、ＴＴＬ
インターフェースを備えた回路であれば、ＤＲＡＭ、Ｒ
ＯＭ、ゲートアレイ、マイクロコンピュータなど、いか
なるものにも使用することができる。
【００６９】図３は図１に示したトランジスタ１５３の
ベース端子に供給される基準電圧Ｖ REF を発生する基準
電圧発生回路の一例を示す回路図である。
ベース端子に供給される基準電圧Ｖ REF を発生する基準
電圧発生回路の一例を示す回路図である。
【００７０】図３を参照して、この基準電圧発生回路
は、バンドギャップリファレンス回路１６およびカレン
トミラー回路１７を備える。
は、バンドギャップリファレンス回路１６およびカレン
トミラー回路１７を備える。
【００７１】バンドギャップリファレンス回路１６は、
バイポーラトランジスタＱ1 ないしＱ5 と、抵抗Ｒ1 な
いしＲ4 とを備え、トランジスタを構成するシリコンの
バンドギャップに基づいて一定電圧ＶCS（１．２〜１．
３Ｖ）を発生する。
バイポーラトランジスタＱ1 ないしＱ5 と、抵抗Ｒ1 な
いしＲ4 とを備え、トランジスタを構成するシリコンの
バンドギャップに基づいて一定電圧ＶCS（１．２〜１．
３Ｖ）を発生する。
【００７２】ここで、抵抗Ｒ1 ないしＲ4 に流れる電流
をそれぞれＩ1 ないしＩ4 とし、トランジスタＱ1 ない
しＱ5 におけるベース−エミッタ間電圧をそれぞれＶ
BE1 ないしＶBE5 とする。また、トランジスタＱ1 ない
しＱ5 の電流増幅率は十分に大きいので、それぞれのベ
ース電流は無視する。
をそれぞれＩ1 ないしＩ4 とし、トランジスタＱ1 ない
しＱ5 におけるベース−エミッタ間電圧をそれぞれＶ
BE1 ないしＶBE5 とする。また、トランジスタＱ1 ない
しＱ5 の電流増幅率は十分に大きいので、それぞれのベ
ース電流は無視する。
【００７３】このバンドギャップリファレンス回路１６
によって発生される電圧ＶCSは、トランジスタＱ5 のベ
ース−エミッタ間電圧ＶBE5 と抵抗Ｒ4 にかかる電圧と
の和であるから、次式で表される。
によって発生される電圧ＶCSは、トランジスタＱ5 のベ
ース−エミッタ間電圧ＶBE5 と抵抗Ｒ4 にかかる電圧と
の和であるから、次式で表される。
【００７４】 ＶCS＝ＶBE5 ＋Ｒ4 Ｉ4 …（１） 一方、電源電圧ＶCCとグランド電圧との電位差（ＶCC）
は、抵抗Ｒ1 にかかる電圧と、トランジスタＱ2 のベー
ス−エミッタ間電圧ＶBE2 と、抵抗Ｒ2 にかかる電圧
と、トランジスタＱ1 のベース−エミッタ間電圧ＶBE1
との和であるから、次式で表される。
は、抵抗Ｒ1 にかかる電圧と、トランジスタＱ2 のベー
ス−エミッタ間電圧ＶBE2 と、抵抗Ｒ2 にかかる電圧
と、トランジスタＱ1 のベース−エミッタ間電圧ＶBE1
との和であるから、次式で表される。
【００７５】 ＶCC＝Ｒ1 Ｉ1 ＋ＶBE2 ＋Ｒ2 Ｉ2 ＋ＶBE1 …（２） また、電源電圧ＶCCとグランド電圧との電位差（ＶCC）
は、抵抗Ｒ1 にかかる電圧と、トランジスタＱ4 のベー
ス−エミッタ間電圧ＶBE4 と、抵抗Ｒ4 にかかる電圧
と、トランジスタＱ5 のベース−エミッタ間電圧ＶBE5
との和であるから、次式で表される。
は、抵抗Ｒ1 にかかる電圧と、トランジスタＱ4 のベー
ス−エミッタ間電圧ＶBE4 と、抵抗Ｒ4 にかかる電圧
と、トランジスタＱ5 のベース−エミッタ間電圧ＶBE5
との和であるから、次式で表される。
【００７６】 ＶCC＝Ｒ1 Ｉ1 ＋ＶBE4 ＋Ｒ4 Ｉ4 ＋ＶBE5 …（３） 式（２）および（３）より、抵抗Ｒ4 にかかる電圧は次
式で表される。
式で表される。
【００７７】 Ｒ4 Ｉ4 ＝ＶBE1 ＋ＶBE2 ＋Ｒ2 Ｉ2 −ＶBE4 −ＶBE5 …（４） 式（４）を式（１）に代入すると、一定電圧ＶCSは次式
で表される。
で表される。
【００７８】 ＶCS＝ＶBE1 ＋ＶBE2 −ＶBE4 ＋Ｒ2 Ｉ2 …（５） さらに、トランジスタＱ5 のベース−エミッタ間電圧Ｖ
BE5 は、トランジスタＱ3 のベース−エミッタ間電圧Ｖ
BE3 と、抵抗Ｒ3 にかかる電圧との和であるから、次式
で表される。
BE5 は、トランジスタＱ3 のベース−エミッタ間電圧Ｖ
BE3 と、抵抗Ｒ3 にかかる電圧との和であるから、次式
で表される。
【００７９】 ＶBE5 ＝ＶBE3 ＋Ｒ3 Ｉ3 …（６） トランジスタＱ1 およびＱ3 の各ベース電流は電流Ｉ2
およびＩ3 に比べて十分小さく無視できるので、電流Ｉ
2 およびＩ3 の間には次式が成立する。
およびＩ3 に比べて十分小さく無視できるので、電流Ｉ
2 およびＩ3 の間には次式が成立する。
【００８０】 Ｉ2 ≒Ｉ3 …（７） 式（６）および（７）より、抵抗Ｒ2 にかかる電圧は次
式で表される。
式で表される。
【００８１】 Ｒ2 Ｉ2 ≒Ｒ2 Ｉ3 ＝（ＶBE5 −ＶBE3 ）Ｒ2 ／Ｒ3 …（８） 式（８）を式（５）に代入すると、一定電圧ＶCSは次式
で表される。
で表される。
【００８２】 ＶCS＝ＶBE1 ＋ＶBE2 −ＶBE4 ＋（ＶBE5 −ＶBE3 ）Ｒ2 ／Ｒ3 …（９） 電源電圧ＶCCの変動によって各電流Ｉ1 ないしＩ4 も変
動するが、これら電流Ｉ1 ないしＩ4 によるベース−エ
ミッタ間電圧ＶBEの変動は非常に小さいので、式（９）
より電圧ＶCSは電源電圧ＶCCの変動に関係なく、常に一
定である。
動するが、これら電流Ｉ1 ないしＩ4 によるベース−エ
ミッタ間電圧ＶBEの変動は非常に小さいので、式（９）
より電圧ＶCSは電源電圧ＶCCの変動に関係なく、常に一
定である。
【００８３】一方、カレントミラー回路１７は、Ｐチャ
ネルＭＯＳトランジスタＰ1 およびＰ2 と、Ｎチャネル
ＭＯＳトランジスタＮ1 と、バイポーラトランジスタＱ
6 と、抵抗Ｒ5 とを備え、バンドギャップリファレンス
回路１６から供給された電圧ＶCSを増幅し、一定の基準
電圧ＶREF を発生する。
ネルＭＯＳトランジスタＰ1 およびＰ2 と、Ｎチャネル
ＭＯＳトランジスタＮ1 と、バイポーラトランジスタＱ
6 と、抵抗Ｒ5 とを備え、バンドギャップリファレンス
回路１６から供給された電圧ＶCSを増幅し、一定の基準
電圧ＶREF を発生する。
【００８４】トランジスタＱ6 のベース端子には電源電
圧ＶCCの変動に関係なく常に一定の電圧ＶCSが供給され
るので、トランジスタＰ1 およびＱ6 の各々には一定の
電流Ｉ5 が流れる。また、トランジスタＰ1 およびＰ2
はカレントミラーを構成しているので、トランジスタＰ
2 およびＮ1 の各々にも一定の電流Ｉ6 が流れる。した
がって、このカレントミラー回路１７からは電源電圧Ｖ
CCの変動に関係なく常に一定の基準電圧ＶREF （たとえ
ば４Ｖ）が供給される。
圧ＶCCの変動に関係なく常に一定の電圧ＶCSが供給され
るので、トランジスタＰ1 およびＱ6 の各々には一定の
電流Ｉ5 が流れる。また、トランジスタＰ1 およびＰ2
はカレントミラーを構成しているので、トランジスタＰ
2 およびＮ1 の各々にも一定の電流Ｉ6 が流れる。した
がって、このカレントミラー回路１７からは電源電圧Ｖ
CCの変動に関係なく常に一定の基準電圧ＶREF （たとえ
ば４Ｖ）が供給される。
【００８５】なお、この基準電圧発生回路ではバンドギ
ャップリファレンス回路１６によって発生される電圧Ｖ
CSが比較的小さいため、これをカレントミラー回路１７
によって増幅して基準電圧ＶREF を得ているが、一定電
圧ＶCSとして十分に高い電圧が得られるものであれば、
直接その電圧ＶCSを上記入力論理回路１５を構成するバ
イポーラトランジスタ１５３のベース端子に供給しても
よい。
ャップリファレンス回路１６によって発生される電圧Ｖ
CSが比較的小さいため、これをカレントミラー回路１７
によって増幅して基準電圧ＶREF を得ているが、一定電
圧ＶCSとして十分に高い電圧が得られるものであれば、
直接その電圧ＶCSを上記入力論理回路１５を構成するバ
イポーラトランジスタ１５３のベース端子に供給しても
よい。
【００８６】［実施例２］図４はこの発明の第２実施例
による入力論理回路を示す回路図である。
による入力論理回路を示す回路図である。
【００８７】図４を参照して、この入力論理回路１８
は、ＰチャネルＭＯＳトランジスタ１８１およびＮチャ
ネルＭＯＳトランジスタ１８２と、ＰＮＰバイポーラト
ランジスタ１８３と、電流源１８４と、ＮチャネルＭＯ
Ｓトランジスタ１８５と、インバータ１８６とを備え
る。トランジスタ１８１および１８２はＣＭＯＳインバ
ータを構成する。トランジスタ１８３および電流源１８
４は、グランド１０２（第１の電源）から供給される電
圧の変動に依存することなく、トランジスタ１８２のソ
ース端子へ一定電圧を供給する定電圧手段を構成する。
さらに、トランジスタ１８５およびインバータ１８６
は、出力端子１８８に生成された電圧レベルをグランド
１０２の電圧レベルまで引下げる電圧補償手段を構成す
る。
は、ＰチャネルＭＯＳトランジスタ１８１およびＮチャ
ネルＭＯＳトランジスタ１８２と、ＰＮＰバイポーラト
ランジスタ１８３と、電流源１８４と、ＮチャネルＭＯ
Ｓトランジスタ１８５と、インバータ１８６とを備え
る。トランジスタ１８１および１８２はＣＭＯＳインバ
ータを構成する。トランジスタ１８３および電流源１８
４は、グランド１０２（第１の電源）から供給される電
圧の変動に依存することなく、トランジスタ１８２のソ
ース端子へ一定電圧を供給する定電圧手段を構成する。
さらに、トランジスタ１８５およびインバータ１８６
は、出力端子１８８に生成された電圧レベルをグランド
１０２の電圧レベルまで引下げる電圧補償手段を構成す
る。
【００８８】この入力論理回路１８は、上記第１実施例
による入力論理回路１５における電源およびグランドを
逆にして構成したもので、グランド電圧の変動に関係な
く、常に安定した出力信号Ｖｏが出力される。そのた
め、この入力論理回路１８は高速で動作する。
による入力論理回路１５における電源およびグランドを
逆にして構成したもので、グランド電圧の変動に関係な
く、常に安定した出力信号Ｖｏが出力される。そのた
め、この入力論理回路１８は高速で動作する。
【００８９】［実施例３］図５は、この発明の第３実施
例による論理回路を示す回路図である。
例による論理回路を示す回路図である。
【００９０】図５を参照して、この入力論理回路２０
は、エンハンスメント型ＰチャネルＭＯＳトランジスタ
２０１およびＮチャネルＭＯＳトランジスタ２０２と、
デプレッション型ＮチャネルＭＯＳトランジスタ２０３
と、抵抗２０４と、容量２０５とを備える。トランジス
タ２０１および２０２は論理演算手段であるＣＭＯＳイ
ンバータを構成し、入力信号Ｖｉを論理反転し、その結
果を出力信号Ｖｏとして出力する。
は、エンハンスメント型ＰチャネルＭＯＳトランジスタ
２０１およびＮチャネルＭＯＳトランジスタ２０２と、
デプレッション型ＮチャネルＭＯＳトランジスタ２０３
と、抵抗２０４と、容量２０５とを備える。トランジス
タ２０１および２０２は論理演算手段であるＣＭＯＳイ
ンバータを構成し、入力信号Ｖｉを論理反転し、その結
果を出力信号Ｖｏとして出力する。
【００９１】また、トランジスタ２０３はほぼ０Ｖのし
きい値電圧ＶthN を有するデプレッション型で、そのド
レイン端子は電源１００（第１の電源）に接続され、そ
のソース端子はインバータを構成するトランジスタ２０
１のソース端子（第１の電源端子）に接続される。さら
に、そのゲート端子および電源１００の間には非常に大
きい値（たとえば〜１０12Ω）を有する抵抗２０４が接
続され、そのゲート端子およびグランド１０２（第２の
電源）の間には容量２０５が接続される。抵抗２０４お
よび２０５は、電源電圧ＶCCの変動に依存することな
く、トランジスタ２０３のゲート端子へ一定電圧を供給
する定電圧手段を構成する。
きい値電圧ＶthN を有するデプレッション型で、そのド
レイン端子は電源１００（第１の電源）に接続され、そ
のソース端子はインバータを構成するトランジスタ２０
１のソース端子（第１の電源端子）に接続される。さら
に、そのゲート端子および電源１００の間には非常に大
きい値（たとえば〜１０12Ω）を有する抵抗２０４が接
続され、そのゲート端子およびグランド１０２（第２の
電源）の間には容量２０５が接続される。抵抗２０４お
よび２０５は、電源電圧ＶCCの変動に依存することな
く、トランジスタ２０３のゲート端子へ一定電圧を供給
する定電圧手段を構成する。
【００９２】なお、インバータを構成するトランジスタ
２０２のゲート端子（第２の電源端子）はグランド１０
２に接続される。
２０２のゲート端子（第２の電源端子）はグランド１０
２に接続される。
【００９３】次に、この第３実施例による論理回路２０
の動作について説明する。まず定常状態において、容量
２０５は十分に充電されているので、トランジスタ２０
３のゲート端子へは電源電圧ＶCCが供給される。このト
ランジスタ２０３はソースフォロアにされているので、
そのソース端子にはゲート電圧ＶCCよりもしきい値電圧
ＶthN だけ低い電圧ＶCC−ＶthN が生成される。このし
きい値電圧ＶthN はほぼ０Ｖであるから、トランジスタ
２０３のソース端子にはほぼ電源電圧ＶCCが供給され
る。
の動作について説明する。まず定常状態において、容量
２０５は十分に充電されているので、トランジスタ２０
３のゲート端子へは電源電圧ＶCCが供給される。このト
ランジスタ２０３はソースフォロアにされているので、
そのソース端子にはゲート電圧ＶCCよりもしきい値電圧
ＶthN だけ低い電圧ＶCC−ＶthN が生成される。このし
きい値電圧ＶthN はほぼ０Ｖであるから、トランジスタ
２０３のソース端子にはほぼ電源電圧ＶCCが供給され
る。
【００９４】このような状態で、入力信号ＶｉとしてＨ
レベルが与えられると、トランジスタ２０１はオフにな
り、トランジスタ２０２はオンになる。これにより、出
力信号ＶｏはＬレベルになる。
レベルが与えられると、トランジスタ２０１はオフにな
り、トランジスタ２０２はオンになる。これにより、出
力信号ＶｏはＬレベルになる。
【００９５】一方、入力信号ＶｉとしてＬレベルが与え
られると、トランジスタ２０１がオンになり、トランジ
スタ２０２がオフになる。これにより、トランジスタ２
０３のソース端子に生成される電圧ＶCCがトランジスタ
２０１のソース端子を介してそのドレイン端子に供給さ
れる。
られると、トランジスタ２０１がオンになり、トランジ
スタ２０２がオフになる。これにより、トランジスタ２
０３のソース端子に生成される電圧ＶCCがトランジスタ
２０１のソース端子を介してそのドレイン端子に供給さ
れる。
【００９６】このとき電源１００にスパイク性のノイズ
が入ったとしても、トランジスタ２０３のゲート端子に
は抵抗２０４および容量２０５が接続されているので、
ノイズはこれらにより吸収される。したがって、トラン
ジスタ２０３のゲート端子へ供給される電圧ＶCCにはノ
イズは入らない。この電圧ＶCCはトランジスタ２０３お
よび２０１を介して出力されるので、出力信号Ｖｏにも
ノイズは入らない。そのため、この論理回路２０の出力
信号Ｖｏが与えられる次段の回路が誤動作を起こすこと
はない。
が入ったとしても、トランジスタ２０３のゲート端子に
は抵抗２０４および容量２０５が接続されているので、
ノイズはこれらにより吸収される。したがって、トラン
ジスタ２０３のゲート端子へ供給される電圧ＶCCにはノ
イズは入らない。この電圧ＶCCはトランジスタ２０３お
よび２０１を介して出力されるので、出力信号Ｖｏにも
ノイズは入らない。そのため、この論理回路２０の出力
信号Ｖｏが与えられる次段の回路が誤動作を起こすこと
はない。
【００９７】なお、この論理回路２０はＳＲＡＭにおけ
るインバータ回路だけでなく、ＤＲＡＭ、ＲＯＭ、ゲー
トアレイ、マイクロコンピュータなど、すべてのＣＭＯ
Ｓ論理回路に適用することができる。
るインバータ回路だけでなく、ＤＲＡＭ、ＲＯＭ、ゲー
トアレイ、マイクロコンピュータなど、すべてのＣＭＯ
Ｓ論理回路に適用することができる。
【００９８】［実施例４］図６は、この発明の第４実施
例による論理回路を示す回路図である。
例による論理回路を示す回路図である。
【００９９】図６を参照して、この論理回路２２は、エ
ンハンスメント型ＰチャネルＭＯＳトランジスタ２２１
およびＮチャネルＭＯＳトランジスタ２２２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２２３と、抵
抗２２４と、容量２２５とを備える。この論理回路２２
が上記第３実施例による論理回路２０と異なるところ
は、デプレッション型トランジスタ２０３のしきい値電
圧ＶthN が０Ｖでなく、非常に小さい値になっている点
である。
ンハンスメント型ＰチャネルＭＯＳトランジスタ２２１
およびＮチャネルＭＯＳトランジスタ２２２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２２３と、抵
抗２２４と、容量２２５とを備える。この論理回路２２
が上記第３実施例による論理回路２０と異なるところ
は、デプレッション型トランジスタ２０３のしきい値電
圧ＶthN が０Ｖでなく、非常に小さい値になっている点
である。
【０１００】この論理回路２２によれば、出力信号Ｖｏ
のＨレベルはＶCC−ＶthN になるが、その他の動作は上
記第３実施例による論理回路２０の動作と同様である。
のＨレベルはＶCC−ＶthN になるが、その他の動作は上
記第３実施例による論理回路２０の動作と同様である。
【０１０１】このように、インバータの電源側に接続さ
れるトランジスタのしきい値電圧Ｖ thN は０Ｖであるの
が望ましいが、非常に小さい値であれば特に支障はな
い。
れるトランジスタのしきい値電圧Ｖ thN は０Ｖであるの
が望ましいが、非常に小さい値であれば特に支障はな
い。
【０１０２】［実施例５］図７は、この発明の第５実施
例による論理回路を示す回路図である。
例による論理回路を示す回路図である。
【０１０３】図７を参照して、この論理回路２４は、エ
ンハンスメント型ＰチャネルＭＯＳトランジスタ２４１
およびＰチャネルＭＯＳトランジスタ２４２と、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ２４３と、
抵抗２４４と、容量２４５とを備える。
ンハンスメント型ＰチャネルＭＯＳトランジスタ２４１
およびＰチャネルＭＯＳトランジスタ２４２と、エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ２４３と、
抵抗２４４と、容量２４５とを備える。
【０１０４】この論理回路２４が上記第３および第４実
施例による論理回路２０および２２と異なるところは、
トランジスタ２４３がエンハンスメント型であり、かつ
非常に小さいしきい値電圧ＶthN を有する点である。
施例による論理回路２０および２２と異なるところは、
トランジスタ２４３がエンハンスメント型であり、かつ
非常に小さいしきい値電圧ＶthN を有する点である。
【０１０５】この論理回路２４において、出力信号Ｖｏ
のＨレベルはＶCC−ＶthN になるが、上記と同様にその
しきい値電圧ＶthN が非常に小さければ支障はない。
のＨレベルはＶCC−ＶthN になるが、上記と同様にその
しきい値電圧ＶthN が非常に小さければ支障はない。
【０１０６】［実施例６］図８は、この発明の第６実施
例による論理回路を示す回路図である。
例による論理回路を示す回路図である。
【０１０７】図８を参照して、この論理回路２６は、エ
ンハンスメント型ＰチャネルＭＯＳトランジスタ２６１
およびＮチャネルＭＯＳトランジスタ２６２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２６３と、Ｐ
チャネルＭＯＳトランジスタ２６４と、容量２６５とを
備える。
ンハンスメント型ＰチャネルＭＯＳトランジスタ２６１
およびＮチャネルＭＯＳトランジスタ２６２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２６３と、Ｐ
チャネルＭＯＳトランジスタ２６４と、容量２６５とを
備える。
【０１０８】この論理回路２６が上記第３実施例による
論理回路２０と異なるところは、抵抗２０４に代えてト
ランジスタ２６４が接続されている点である。このトラ
ンジスタ２６４のゲート端子にはグランド電圧が与えら
れているので、このトランジスタ２６４は常にオンにな
っている。したがって、キャパシタ２６５はこのトラン
ジスタ２６４の導通抵抗を介して電源１００に接続され
る。一般に、トランジスタの導通抵抗は上記抵抗２０４
の値（〜１０12）よりも小さいため、電源を投入した
後、直ちに容量２６５が充電され、デプレッション型ト
ランジスタ２６３は直ちにオンになる。その他の動作は
上記第３実施例による論理回路２０の動作と同様であ
る。
論理回路２０と異なるところは、抵抗２０４に代えてト
ランジスタ２６４が接続されている点である。このトラ
ンジスタ２６４のゲート端子にはグランド電圧が与えら
れているので、このトランジスタ２６４は常にオンにな
っている。したがって、キャパシタ２６５はこのトラン
ジスタ２６４の導通抵抗を介して電源１００に接続され
る。一般に、トランジスタの導通抵抗は上記抵抗２０４
の値（〜１０12）よりも小さいため、電源を投入した
後、直ちに容量２６５が充電され、デプレッション型ト
ランジスタ２６３は直ちにオンになる。その他の動作は
上記第３実施例による論理回路２０の動作と同様であ
る。
【０１０９】この実施例から明らかなように、トランジ
スタのゲート端子および電源の間に接続される抵抗とし
てトランジスタの導通抵抗を利用してもよい。
スタのゲート端子および電源の間に接続される抵抗とし
てトランジスタの導通抵抗を利用してもよい。
【０１１０】［実施例７］図９は、この発明の第７実施
例による論理回路を示す回路図である。
例による論理回路を示す回路図である。
【０１１１】図９を参照して、この論理回路２８は、エ
ンハンスメント型ＰチャネルＭＯＳトランジスタ２８１
およびＮチャネルＭＯＳトランジスタ２８２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２８３と、Ｐ
チャネルＭＯＳトランジスタ２８４と、容量２８５とを
備える。
ンハンスメント型ＰチャネルＭＯＳトランジスタ２８１
およびＮチャネルＭＯＳトランジスタ２８２と、デプレ
ッション型ＮチャネルＭＯＳトランジスタ２８３と、Ｐ
チャネルＭＯＳトランジスタ２８４と、容量２８５とを
備える。
【０１１２】この論理回路２８が上記第４実施例による
論理回路２２と異なるところは、抵抗２２４に代えてト
ランジスタ２８４が接続されている点である。
論理回路２２と異なるところは、抵抗２２４に代えてト
ランジスタ２８４が接続されている点である。
【０１１３】このように、トランジスタ２８４の導通抵
抗を抵抗として利用した場合においても、インバータの
電源側に接続されるトランジスタ２８３として、小さい
しきい値電圧ＶthN を有するものを用いてもよい。
抗を抵抗として利用した場合においても、インバータの
電源側に接続されるトランジスタ２８３として、小さい
しきい値電圧ＶthN を有するものを用いてもよい。
【０１１４】［実施例８］図１０は、この発明の第８実
施例による論理回路３０を示す回路図である。
施例による論理回路３０を示す回路図である。
【０１１５】図１０を参照して、この論理回路３０は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３０
１およびＮチャネルＭＯＳトランジスタ３０２と、エン
ハンスメント型ＮチャネルＭＯＳトランジスタ３０３
と、ＰチャネルＭＯＳトランジスタ３０４と、容量３０
５とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ３０
１およびＮチャネルＭＯＳトランジスタ３０２と、エン
ハンスメント型ＮチャネルＭＯＳトランジスタ３０３
と、ＰチャネルＭＯＳトランジスタ３０４と、容量３０
５とを備える。
【０１１６】この論理回路３０が上記第５実施例による
論理回路２４と異なるところは、抵抗２４４に代えてト
ランジスタ３０４が接続されている点である。
論理回路２４と異なるところは、抵抗２４４に代えてト
ランジスタ３０４が接続されている点である。
【０１１７】このように、トランジスタ３０４の導通抵
抗を抵抗として用いた場合においても、インバータの電
源側に接続されるトランジスタ３０３として、エンハン
スメント型で、かつしきい値電圧ＶthN の小さいものを
用いてもよい。
抗を抵抗として用いた場合においても、インバータの電
源側に接続されるトランジスタ３０３として、エンハン
スメント型で、かつしきい値電圧ＶthN の小さいものを
用いてもよい。
【０１１８】［実施例９］図１１は、この発明の第９実
施例による論理回路を示す回路図である。
施例による論理回路を示す回路図である。
【０１１９】図１１を参照して、この論理回路３２は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３２
１および３２２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３２３および３２４と、デプレッション
型ＮチャネルＭＯＳトランジスタ３２５と、抵抗３２６
と、容量３２７とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ３２
１および３２２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３２３および３２４と、デプレッション
型ＮチャネルＭＯＳトランジスタ３２５と、抵抗３２６
と、容量３２７とを備える。
【０１２０】トランジスタ３２１ないし３２４は、第１
および第２の入力信号Ｖｉ1 およびＶｉ2 の論理積を出
力信号Ｖｏとして出力する２入力ＮＡＮＤ回路を構成す
る。
および第２の入力信号Ｖｉ1 およびＶｉ2 の論理積を出
力信号Ｖｏとして出力する２入力ＮＡＮＤ回路を構成す
る。
【０１２１】この論理回路３２が上記第３実施例による
論理回路２０と異なるところは、インバータに代えてＮ
ＡＮＤ回路が接続されている点である。
論理回路２０と異なるところは、インバータに代えてＮ
ＡＮＤ回路が接続されている点である。
【０１２２】したがって、出力信号ＶｏのＨレベルは、
電源１００にノイズが入った場合においても、常に電源
電圧ＶCCレベルになる。その他の動作は上記第３実施例
による論理回路２０と同様である。
電源１００にノイズが入った場合においても、常に電源
電圧ＶCCレベルになる。その他の動作は上記第３実施例
による論理回路２０と同様である。
【０１２３】［実施例１０］図１２は、この発明の第１
０実施例による論理回路を示す回路図である。
０実施例による論理回路を示す回路図である。
【０１２４】図１２を参照して、この論理回路３４は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３４
１および３４２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３４３および３４４と、デプレッション
型ＮチャネルＭＯＳトランジスタ３４５と、抵抗３４６
と、容量３４７とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ３４
１および３４２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３４３および３４４と、デプレッション
型ＮチャネルＭＯＳトランジスタ３４５と、抵抗３４６
と、容量３４７とを備える。
【０１２５】この論理回路３４において、トランジスタ
３４１ないし３４４は、第１および第２の入力信号Ｖｉ
1 およびＶｉ2 の論理和を出力信号Ｖｏとして出力する
２入力ＮＯＲ回路を構成する。
３４１ないし３４４は、第１および第２の入力信号Ｖｉ
1 およびＶｉ2 の論理和を出力信号Ｖｏとして出力する
２入力ＮＯＲ回路を構成する。
【０１２６】したがって、出力信号ＶｏのＨレベルは、
電源１００にノイズが入った場合においても、常に電源
電圧ＶCCレベルになる。その他の動作は上記第３実施例
による論理回路２０の動作と同様である。
電源１００にノイズが入った場合においても、常に電源
電圧ＶCCレベルになる。その他の動作は上記第３実施例
による論理回路２０の動作と同様である。
【０１２７】なお、上記第９および第１０実施例におい
ては、２入力論理演算回路を用いているが、３入力以上
の論理演算回路を用いてもよい。
ては、２入力論理演算回路を用いているが、３入力以上
の論理演算回路を用いてもよい。
【０１２８】［実施例１１］図１３は、この発明の第１
１実施例による論理回路を示す回路図である。
１実施例による論理回路を示す回路図である。
【０１２９】図１３を参照して、この論理回路３６は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３６
１およびＰチャネルＭＯＳトランジスタ３６２と、デプ
レッション型ＰチャネルＭＯＳトランジスタ３６３と、
容量３６４と、抵抗３６５とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ３６
１およびＰチャネルＭＯＳトランジスタ３６２と、デプ
レッション型ＰチャネルＭＯＳトランジスタ３６３と、
容量３６４と、抵抗３６５とを備える。
【０１３０】トランジスタ３６１および３６２は論理演
算手段であるインバータを構成する。また、容量３６４
および抵抗３６５は、グランド１０２（第１の電源）か
ら供給される電圧の変動に依存することなく、トランジ
スタ３６３のゲート端子へ一定電圧を供給する定電圧手
段を構成する。さらに、トランジスタ３６３はデプレッ
ション型で、ほぼ０Ｖのしきい値電圧ＶthP を有する。
算手段であるインバータを構成する。また、容量３６４
および抵抗３６５は、グランド１０２（第１の電源）か
ら供給される電圧の変動に依存することなく、トランジ
スタ３６３のゲート端子へ一定電圧を供給する定電圧手
段を構成する。さらに、トランジスタ３６３はデプレッ
ション型で、ほぼ０Ｖのしきい値電圧ＶthP を有する。
【０１３１】この論理回路３６が上記第３実施例による
論理回路２０と異なるところは、インバータの電源側で
はなく、グランド側にトランジスタ３６３、容量３６４
および抵抗３６５が接続されている点である。
論理回路２０と異なるところは、インバータの電源側で
はなく、グランド側にトランジスタ３６３、容量３６４
および抵抗３６５が接続されている点である。
【０１３２】次に、この論理回路３６の動作について説
明する。まず定常状態において、トランジスタ３６３の
ゲート端子にはグランド電圧が供給されている。このト
ランジスタ３６３はソースフォロアにされているので、
そのソース端子にはゲート電圧よりもしきい値電圧Ｖ
thP だけ高い電圧が供給される。このトランジスタ３６
３のしきい値電圧ＶthP はほぼ０Ｖであるから、ソース
電圧はほぼ０Ｖになる。
明する。まず定常状態において、トランジスタ３６３の
ゲート端子にはグランド電圧が供給されている。このト
ランジスタ３６３はソースフォロアにされているので、
そのソース端子にはゲート電圧よりもしきい値電圧Ｖ
thP だけ高い電圧が供給される。このトランジスタ３６
３のしきい値電圧ＶthP はほぼ０Ｖであるから、ソース
電圧はほぼ０Ｖになる。
【０１３３】このような状態で、入力信号ＶｉとしてＬ
レベルが与えられると、トランジスタ３６１はオンにな
り、トランジスタ３６２はオフになる。これにより、出
力信号ＶｏはＨレベルになる。
レベルが与えられると、トランジスタ３６１はオンにな
り、トランジスタ３６２はオフになる。これにより、出
力信号ＶｏはＨレベルになる。
【０１３４】一方、入力信号ＶｉとしてＨレベルが与え
られると、トランジスタ３６１がオフになり、トランジ
スタ３６２がオンになる。これにより、トランジスタ３
６２のドレイン端子には０Ｖが供給され、出力信号Ｖｏ
はＬレベルになる。
られると、トランジスタ３６１がオフになり、トランジ
スタ３６２がオンになる。これにより、トランジスタ３
６２のドレイン端子には０Ｖが供給され、出力信号Ｖｏ
はＬレベルになる。
【０１３５】このとき、グランド１０２にスパイク性の
ノイズが入った場合においても、容量３６４および抵抗
３６５によってノイズが吸収されるので、常に０Ｖがト
ランジスタ３６２を介して出力される。そのため、この
出力信号Ｖｏが与えられる次段の回路が誤動作を起こす
ことはない。
ノイズが入った場合においても、容量３６４および抵抗
３６５によってノイズが吸収されるので、常に０Ｖがト
ランジスタ３６２を介して出力される。そのため、この
出力信号Ｖｏが与えられる次段の回路が誤動作を起こす
ことはない。
【０１３６】この実施例から明らかなように、トランジ
スタ、容量および抵抗は論理演算手段のグランド側に接
続してもよく、この場合はグランドにノイズが入ったと
きでも、論理演算手段は常に正確な出力信号を生成す
る。
スタ、容量および抵抗は論理演算手段のグランド側に接
続してもよく、この場合はグランドにノイズが入ったと
きでも、論理演算手段は常に正確な出力信号を生成す
る。
【０１３７】［実施例１２］図１４は、この発明の第１
２実施例による論理回路を示す回路図である。
２実施例による論理回路を示す回路図である。
【０１３８】図１４を参照して、この論理回路３８は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ３８
１および３８２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３８３および３８４と、デプレッション
型ＰチャネルＭＯＳトランジスタ３８５と、容量３８６
と、抵抗３８７とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ３８
１および３８２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ３８３および３８４と、デプレッション
型ＰチャネルＭＯＳトランジスタ３８５と、容量３８６
と、抵抗３８７とを備える。
【０１３９】この論理回路３８が上記第１１実施例によ
る論理回路３６と異なるところは、インバータに代えて
２入力ＮＡＮＤ回路が接続されている点である。また、
この論理回路３８は上記第９実施例による論理回路３２
における電源とグランドとを逆にしたもので、グランド
１０２にノイズが入った場合においてもＮＡＮＤ回路は
正確な出力信号Ｖｏを生成する。
る論理回路３６と異なるところは、インバータに代えて
２入力ＮＡＮＤ回路が接続されている点である。また、
この論理回路３８は上記第９実施例による論理回路３２
における電源とグランドとを逆にしたもので、グランド
１０２にノイズが入った場合においてもＮＡＮＤ回路は
正確な出力信号Ｖｏを生成する。
【０１４０】［実施例１３］図１５は、この発明の第１
３実施例による論理回路を示す回路図である。
３実施例による論理回路を示す回路図である。
【０１４１】図１５を参照して、この論理回路４０は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ４０
１および４０２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４０３および４０４と、デプレッション
型ＰチャネルＭＯＳトランジスタ４０５と、容量４０６
と、抵抗４０７とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ４０
１および４０２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４０３および４０４と、デプレッション
型ＰチャネルＭＯＳトランジスタ４０５と、容量４０６
と、抵抗４０７とを備える。
【０１４２】この論理回路４０が上記第１１および第１
２実施例による論理回路３６および３８と異なるところ
は、インバータおよびＮＡＮＤ回路に代えて２入力ＮＯ
Ｒ回路が接続されている点である。
２実施例による論理回路３６および３８と異なるところ
は、インバータおよびＮＡＮＤ回路に代えて２入力ＮＯ
Ｒ回路が接続されている点である。
【０１４３】また、この論理回路４０は、上記第１０実
施例による論理回路３４の電源とグランドとを逆にした
もので、グランド１０２にノイズが入った場合において
も、ＮＯＲ回路が正確な出力信号Ｖｏを生成する。
施例による論理回路３４の電源とグランドとを逆にした
もので、グランド１０２にノイズが入った場合において
も、ＮＯＲ回路が正確な出力信号Ｖｏを生成する。
【０１４４】なお、上記第１１ないし第１３実施例にお
いて、抵抗３６５，３８７，４０７に代えてトランジス
タの導通抵抗を用いてもよい。また、上記第１２および
第１３実施例においては、２入力論理演算回路を用いて
いるが、３入力以上の論理演算回路を用いてもよい。
いて、抵抗３６５，３８７，４０７に代えてトランジス
タの導通抵抗を用いてもよい。また、上記第１２および
第１３実施例においては、２入力論理演算回路を用いて
いるが、３入力以上の論理演算回路を用いてもよい。
【０１４５】［実施例１４］図１６は、この発明の第１
４実施例による論理回路を示す回路図である。
４実施例による論理回路を示す回路図である。
【０１４６】図１６を参照して、この論理回路４２は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ４２
１およびＮチャネルＭＯＳトランジスタ４２２と、デプ
レッション型ＮチャネルＭＯＳトランジスタ４２３およ
びＰチャネルＭＯＳトランジスタ４２６と、抵抗４２４
および４２８と、容量４２５および４２７とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ４２
１およびＮチャネルＭＯＳトランジスタ４２２と、デプ
レッション型ＮチャネルＭＯＳトランジスタ４２３およ
びＰチャネルＭＯＳトランジスタ４２６と、抵抗４２４
および４２８と、容量４２５および４２７とを備える。
【０１４７】この論理回路４２は、上記第３実施例によ
る論理回路２０と、第１１実施例による論理回路３６と
を組合わせたもので、電源１００およびグランド１０２
の双方にノイズが含まれる場合においても、トランジス
タ４２１および４２２から構成されるインバータは正確
な出力信号Ｖｏを生成する。すなわち、出力信号Ｖｏの
Ｈレベルは電源電圧ＶCCよりもトランジスタ４２３のし
きい値電圧ＶthN だけ低いＶCC−ＶthN になり、出力信
号ＶｏのＬレベルはグランド電圧よりもトランジスタ４
２６のしきい値電圧ＶthP だけ高いＶthP になる。デプ
レッション型トランジスタ４２３および４２６のしきい
値電圧ＶthN およびＶthP はほぼ０Ｖであるから、出力
信号ＶｏのＨレベルはほぼＶCCになり、Ｌレベルはほぼ
０Ｖになる。
る論理回路２０と、第１１実施例による論理回路３６と
を組合わせたもので、電源１００およびグランド１０２
の双方にノイズが含まれる場合においても、トランジス
タ４２１および４２２から構成されるインバータは正確
な出力信号Ｖｏを生成する。すなわち、出力信号Ｖｏの
Ｈレベルは電源電圧ＶCCよりもトランジスタ４２３のし
きい値電圧ＶthN だけ低いＶCC−ＶthN になり、出力信
号ＶｏのＬレベルはグランド電圧よりもトランジスタ４
２６のしきい値電圧ＶthP だけ高いＶthP になる。デプ
レッション型トランジスタ４２３および４２６のしきい
値電圧ＶthN およびＶthP はほぼ０Ｖであるから、出力
信号ＶｏのＨレベルはほぼＶCCになり、Ｌレベルはほぼ
０Ｖになる。
【０１４８】［実施例１５］図１７は、この発明の第１
５実施例による論理回路を示す回路図である。
５実施例による論理回路を示す回路図である。
【０１４９】図１７を参照して、この論理回路４４は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ４４
１および４４２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４４３および４４４と、デプレッション
型ＮチャネルＭＯＳトランジスタ４４５およびＰチャネ
ルＭＯＳトランジスタ４４８と、抵抗４４６および４５
０と、容量４４７および４４９とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ４４
１および４４２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４４３および４４４と、デプレッション
型ＮチャネルＭＯＳトランジスタ４４５およびＰチャネ
ルＭＯＳトランジスタ４４８と、抵抗４４６および４５
０と、容量４４７および４４９とを備える。
【０１５０】この論理回路４４が上記第１４実施例によ
る論理回路４２と異なるところは、インバータに代え
て、トランジスタ４４１ないし４４４から構成されるＮ
ＡＮＤ回路が接続されている点である。また、この論理
回路４４は上記第９実施例による論理回路３２と、第１
２実施例による論理回路３８とを組合わせたもので、電
源１００およびグランド１０２の双方にノイズが含まれ
る場合においても、そのＮＡＮＤ回路は正確な出力信号
Ｖｏを生成する。
る論理回路４２と異なるところは、インバータに代え
て、トランジスタ４４１ないし４４４から構成されるＮ
ＡＮＤ回路が接続されている点である。また、この論理
回路４４は上記第９実施例による論理回路３２と、第１
２実施例による論理回路３８とを組合わせたもので、電
源１００およびグランド１０２の双方にノイズが含まれ
る場合においても、そのＮＡＮＤ回路は正確な出力信号
Ｖｏを生成する。
【０１５１】［実施例１６］図１８は、この発明の第１
６実施例による論理回路を示す回路図である。
６実施例による論理回路を示す回路図である。
【０１５２】図１８を参照して、この論理回路４６は、
エンハンスメント型ＰチャネルＭＯＳトランジスタ４６
１および４６２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４６３および４６４と、デプレッション
型ＮチャネルＭＯＳトランジスタ４６５およびＰチャネ
ルＭＯＳトランジスタ４６８と、抵抗４６６および４７
０と、容量４６７および４６９とを備える。
エンハンスメント型ＰチャネルＭＯＳトランジスタ４６
１および４６２と、エンハンスメント型ＮチャネルＭＯ
Ｓトランジスタ４６３および４６４と、デプレッション
型ＮチャネルＭＯＳトランジスタ４６５およびＰチャネ
ルＭＯＳトランジスタ４６８と、抵抗４６６および４７
０と、容量４６７および４６９とを備える。
【０１５３】この論理回路４６が上記第１４および第１
５実施例による論理回路４２および４４と異なるところ
は、インバータおよびＮＡＮＤ回路に代えて、トランジ
スタ４６１ないし４６４から構成されるＮＯＲ回路が接
続されている点である。
５実施例による論理回路４２および４４と異なるところ
は、インバータおよびＮＡＮＤ回路に代えて、トランジ
スタ４６１ないし４６４から構成されるＮＯＲ回路が接
続されている点である。
【０１５４】また、この論理回路４６は上記第１０実施
例による論理回路３４と、第１３実施例による論理回路
４０とを組合わせたもので、電源１００およびグランド
１０２の双方にノイズが含まれる場合においても、その
ＮＯＲ回路は正確な出力信号Ｖｏを生成する。
例による論理回路３４と、第１３実施例による論理回路
４０とを組合わせたもので、電源１００およびグランド
１０２の双方にノイズが含まれる場合においても、その
ＮＯＲ回路は正確な出力信号Ｖｏを生成する。
【０１５５】なお、上記第１４ないし第１６実施例にお
ける抵抗４２４，４２８，４４６，，４５０，４６６，
４７０に代えて、トランジスタの導通抵抗を用いてもよ
い。さらに、上記第１５および第１６実施例においては
２入力論理演算回路を用いたが、３入力以上の論理演算
回路を用いてもよい。
ける抵抗４２４，４２８，４４６，，４５０，４６６，
４７０に代えて、トランジスタの導通抵抗を用いてもよ
い。さらに、上記第１５および第１６実施例においては
２入力論理演算回路を用いたが、３入力以上の論理演算
回路を用いてもよい。
【０１５６】
【発明の効果】請求項１に記載の発明によれば、第１導
電チャネル型電界効果トランジスタの一方導通端子に一
定電圧が供給されるので、第１の電源から供給される電
圧が変動した場合においても、この論理回路の論理しき
い値は常に一定になる。そのため、さらに高速動作が可
能になる。
電チャネル型電界効果トランジスタの一方導通端子に一
定電圧が供給されるので、第１の電源から供給される電
圧が変動した場合においても、この論理回路の論理しき
い値は常に一定になる。そのため、さらに高速動作が可
能になる。
【０１５７】しかも、第１導電チャネル型電界効果トラ
ンジスタの他方導通端子のところに上記一定電圧が生成
されるときは、その電圧レベルは第１の電源から供給さ
れる電圧レベルまでシフトされるので、常に正規の論理
レベルにある信号を出力することができる。
ンジスタの他方導通端子のところに上記一定電圧が生成
されるときは、その電圧レベルは第１の電源から供給さ
れる電圧レベルまでシフトされるので、常に正規の論理
レベルにある信号を出力することができる。
【０１５８】また、請求項２に記載の発明によれば、バ
イポーラトランジスタによってそのベース端子に供給さ
れた基準電圧よりもベース−エミッタ間電圧だけ低い一
定電圧が第１導電チャネル型電界効果トランジスタの一
方導通端子へ供給されているので、供給された一定電圧
が大きく変動することはない。
イポーラトランジスタによってそのベース端子に供給さ
れた基準電圧よりもベース−エミッタ間電圧だけ低い一
定電圧が第１導電チャネル型電界効果トランジスタの一
方導通端子へ供給されているので、供給された一定電圧
が大きく変動することはない。
【０１５９】また、請求項３に記載の発明によれば、論
理演算手段の第１の電源端子および第１の電源の間に接
続される第１導電チャネル型電界効果トランジスタのゲ
ート端子へ一定電圧が供給されているので、第１の電源
にノイズが含まれる場合においても、論理演算手段は正
確な出力信号を生成する。そのため、この出力信号が与
えられる次段の回路が誤動作を起こすことはない。
理演算手段の第１の電源端子および第１の電源の間に接
続される第１導電チャネル型電界効果トランジスタのゲ
ート端子へ一定電圧が供給されているので、第１の電源
にノイズが含まれる場合においても、論理演算手段は正
確な出力信号を生成する。そのため、この出力信号が与
えられる次段の回路が誤動作を起こすことはない。
【０１６０】また、請求項４に記載の発明によれば、上
記定電圧手段が抵抗手段および容量手段から構成される
ので、簡易な構成によって第１の電源に含まれるノイズ
を吸収することができる。
記定電圧手段が抵抗手段および容量手段から構成される
ので、簡易な構成によって第１の電源に含まれるノイズ
を吸収することができる。
【０１６１】また、請求項５に記載の発明によれば、論
理演算手段の第１の電源側および第２の電源側の双方に
第１導電チャネル型電界効果トランジスタおよび第２導
電チャネル型電界効果トランジスタがそれぞれ接続さ
れ、そのゲート端子に一定電圧が供給されているので、
第１の電源および第２の電源の双方にノイズが含まれる
場合においても、論理演算手段は常に正確な出力信号を
生成する。
理演算手段の第１の電源側および第２の電源側の双方に
第１導電チャネル型電界効果トランジスタおよび第２導
電チャネル型電界効果トランジスタがそれぞれ接続さ
れ、そのゲート端子に一定電圧が供給されているので、
第１の電源および第２の電源の双方にノイズが含まれる
場合においても、論理演算手段は常に正確な出力信号を
生成する。
【０１６２】さらに、請求項６に記載の発明によれば、
第１および第２の定電圧手段は第１および第２の抵抗手
段と、第１および第２の容量手段とから構成されるの
で、極めて簡単な構成によって第１および第２の電源の
双方に含まれるノイズを吸収することができる。
第１および第２の定電圧手段は第１および第２の抵抗手
段と、第１および第２の容量手段とから構成されるの
で、極めて簡単な構成によって第１および第２の電源の
双方に含まれるノイズを吸収することができる。
【図１】この発明の第１実施例による入力論理回路を示
す回路図である。
す回路図である。
【図２】図１に示した電流源のいくつかの具体的構成を
示す回路図である。
示す回路図である。
【図３】図１に示した基準電圧を発生するための基準電
圧発生回路の一例を示す回路図である。
圧発生回路の一例を示す回路図である。
【図４】この発明の第２実施例による入力論理回路を示
す回路図である。
す回路図である。
【図５】この発明の第３実施例による論理回路を示す回
路図である。
路図である。
【図６】この発明の第４実施例による論理回路を示す回
路図である。
路図である。
【図７】この発明の第５実施例による論理回路を示す回
路図である。
路図である。
【図８】この発明の第６実施例による論理回路を示す回
路図である。
路図である。
【図９】この発明の第７実施例による論理回路を示す回
路図である。
路図である。
【図１０】この発明の第８実施例による論理回路を示す
回路図である。
回路図である。
【図１１】この発明の第９実施例による論理回路を示す
回路図である。
回路図である。
【図１２】この発明の第１０実施例による論理回路を示
す回路図である。
す回路図である。
【図１３】この発明の第１１実施例による論理回路を示
す回路図である。
す回路図である。
【図１４】この発明の第１２実施例による論理回路を示
す回路図である。
す回路図である。
【図１５】この発明の第１３実施例による論理回路を示
す回路図である。
す回路図である。
【図１６】この発明の第１４実施例による論理回路を示
す回路図である。
す回路図である。
【図１７】この発明の第１５実施例による論理回路を示
す回路図である。
す回路図である。
【図１８】この発明の第１６実施例による論理回路を示
す回路図である。
す回路図である。
【図１９】一般的なＳＲＡＭの全体構成を示すブロック
図である。
図である。
【図２０】図１９に示したＳＲＡＭにおけるアドレスバ
ッファの入力論理回路などを示す回路図である。
ッファの入力論理回路などを示す回路図である。
【図２１】図２０に示した入力論理回路の動作を示すグ
ラフである。
ラフである。
【図２２】従来のＣＭＯＳインバータを示す回路図であ
る。
る。
【図２３】図２２に示したインバータの動作を示すタイ
ミングチャートである。
ミングチャートである。
１５１，１８１，２０１，２２１，２４１，２６１，２
８１，３０１，３２１，３２２，３４１，３４２，３６
１，３８１，３８２，４０１，４０２，４２１，４４
１，４４２，４６１，４６２ エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ １５２，１８２，２０２，２２２，２４２，２４３，２
６２，２８２，３０２，３０３，３２３，３２４，３４
３，３４４，３６２，３８３，３８４，４０３，４０
４，４２２，４４３，４４４，４６３，４６４ エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ １５３，１８３ バイポーラトランジスタ １５４，１８４ 電流源 ２０３，２２３，２６３，２８３，３２５，３４５，４
２３，４４５，４６５デプレッション型ＮチャネルＭＯ
Ｓトランジスタ ３６３，３８５，４０５，４２６，４４８，４６８ デ
プレッション型ＰチャネルＭＯＳトランジスタ ２０４，２２４，２４４，３２６，３４６，３６５，３
８７，４０７，４２４，４２８，４４６，４５０，４６
６，４７０ 抵抗 ２０５，２２５，２４５，２６５，２８５，３０５，３
２７，３４７，３６４，３８６，４０６，４２５，４２
７，４４７，４４９，４６７，４６９ 容量
８１，３０１，３２１，３２２，３４１，３４２，３６
１，３８１，３８２，４０１，４０２，４２１，４４
１，４４２，４６１，４６２ エンハンスメント型Ｐチ
ャネルＭＯＳトランジスタ １５２，１８２，２０２，２２２，２４２，２４３，２
６２，２８２，３０２，３０３，３２３，３２４，３４
３，３４４，３６２，３８３，３８４，４０３，４０
４，４２２，４４３，４４４，４６３，４６４ エンハ
ンスメント型ＮチャネルＭＯＳトランジスタ １５３，１８３ バイポーラトランジスタ １５４，１８４ 電流源 ２０３，２２３，２６３，２８３，３２５，３４５，４
２３，４４５，４６５デプレッション型ＮチャネルＭＯ
Ｓトランジスタ ３６３，３８５，４０５，４２６，４４８，４６８ デ
プレッション型ＰチャネルＭＯＳトランジスタ ２０４，２２４，２４４，３２６，３４６，３６５，３
８７，４０７，４２４，４２８，４４６，４５０，４６
６，４７０ 抵抗 ２０５，２２５，２４５，２６５，２８５，３０５，３
２７，３４７，３６４，３８６，４０６，４２５，４２
７，４４７，４４９，４６７，４６９ 容量
Claims (6)
- 【請求項１】 第１および第２の電源から供給される互
いに異なる２種類の電圧をもとに、外部から入力端子を
介して受けた信号の論理レベルに応答して、 所定の論理レベルにある信号を出力端子を介して内部へ
与える論理回路であって、 前記入力端子に接続されるゲート端子、一方導通端子、
および前記出力端子に接続される他方導通端子を持つ第
１導電チャネル型電界効果トランジスタと、 前記入力端子に接続されるゲート端子、前記第２の電源
に接続される一方導通端子、および前記出力端子に接続
される他方導通端子を持つ第２導電チャネル型電界効果
トランジスタと、 前記第１の電源から供給される電圧の変動に依存するこ
となく、前記第１導電チャネル型電界効果トランジスタ
の一方導通端子へ一定電圧を供給する定電圧手段と、 前記第１導電チャネル型電界効果トランジスタの他方導
通端子のところに前記一定電圧が生成されたときだけ、
その電圧レベルを前記第１の電源から供給される電圧レ
ベルまでシフトする電圧補償手段とを備えた、論理回
路。 - 【請求項２】 前記定電圧手段は、 一定の基準電圧を受けるベース端子、前記第１の電源に
接続されるコレクタ端子、および前記第１導電チャネル
型電界効果トランジスタの一方導通端子に接続されるエ
ミッタ端子を持つバイポーラトランジスタと、 前記バイポーラトランジスタにエミッタ電流を供給する
電流源手段とを含み、かつ前記バイポーラトランジスタ
のエミッタ端子のところに生成された電圧を前記一定電
圧として前記第１導電チャネル型電界効果型トランジス
タの一方導通端子へ供給する、請求項１に記載の論理回
路。 - 【請求項３】 第１および第２の電源から供給される互
いに異なる２種類の電圧をもとに、１または２以上の入
力信号を受け、所定の出力信号を生成する論理回路であ
って、 第１の電源端子、および前記第２の電源に接続される第
２の電源端子を含み、かつ前記第１および第２の電源端
子から供給される電圧をもとに、前記１または２以上の
入力信号を論理演算し、その結果を前記出力信号として
出力する論理演算手段と、 ゲート端子、前記論理演算手段の第１の電源端子に接続
される一方導通端子、および前記第１の電源に接続され
る他方導通端子を持つ第１導電チャネル型電界効果トラ
ンジスタと、 前記第１の電源から供給される電圧の変動に依存するこ
となく、前記第１導電チャネル型電界効果トランジスタ
のゲート端子へ一定電圧を供給する定電圧手段とを備え
た、論理回路。 - 【請求項４】 前記定電圧手段は、 前記第１の電源および前記第１導電チャネル型電界効果
トランジスタのゲート端子の間に接続される抵抗手段
と、 前記第２の電源および前記第１導電チャネル型電界効果
トランジスタのゲート端子の間に接続される容量手段と
を含む、請求項３に記載の論理回路。 - 【請求項５】 第１および第２の電源から供給される互
いに異なる２種類の電圧をもとに、１または２以上の入
力信号を受け、所定の出力信号を生成する論理回路であ
って、 第１の電源端子、および第２の電源端子を含み、かつ前
記第１および第２の電源端子から供給される電圧をもと
に、前記１または２以上の入力信号を論理演算し、その
結果を前記出力信号として出力する論理演算手段と、 ゲート端子、前記論理演算手段の第１の電源端子に接続
される一方導通端子、および前記第１の電源に接続され
る他方導通端子を持つ第１導電チャネル型電界効果トラ
ンジスタと、 前記第１の電源から供給される電圧の変動に依存するこ
となく、前記第１導電チャネル型電界効果トランジスタ
のゲート端子へ一定電圧を供給する第１の定電圧手段
と、 ゲート端子、前記論理演算手段の第２の電源端子に接続
される一方導通端子、および前記第２の電源に接続され
る他方導通端子を持つ第２導電チャネル型電界効果トラ
ンジスタと、 前記第２の電源から供給される電圧の変動に依存するこ
となく、前記第２導電チャネル型電界効果トランジスタ
のゲート端子へ一定電圧を供給する第２の定電圧手段と
を備えた、論理回路。 - 【請求項６】 前記第１の定電圧手段は、 前記第１の電源および前記第１導電チャネル型電界効果
トランジスタのゲート端子の間に接続される第１の抵抗
手段と、 前記第２の電源および前記第１導電チャネル型電界効果
トランジスタのゲート端子の間に接続される第１の容量
手段とを含み、 前記第２の定電圧手段は、 前記第２の電源および前記第２導電チャネル型電界効果
トランジスタのゲート端子の間に接続される第２の抵抗
手段と、 前記第１の電源および前記第２導電チャネル型電界効果
トランジスタのゲート端子の間に接続される第２の容量
手段とを含む、請求項５に記載の論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165641A JPH0722939A (ja) | 1993-07-05 | 1993-07-05 | 論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5165641A JPH0722939A (ja) | 1993-07-05 | 1993-07-05 | 論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0722939A true JPH0722939A (ja) | 1995-01-24 |
Family
ID=15816226
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5165641A Withdrawn JPH0722939A (ja) | 1993-07-05 | 1993-07-05 | 論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0722939A (ja) |
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324300B1 (ko) * | 1999-12-20 | 2002-02-25 | 박종섭 | 로직 회로 |
| JP2003133935A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | 半導体装置 |
| FR2853475A1 (fr) * | 2003-04-01 | 2004-10-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| JP2006197568A (ja) * | 2004-12-13 | 2006-07-27 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| JP2009182123A (ja) * | 2008-01-30 | 2009-08-13 | Toshiba Corp | 半導体装置 |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
| KR20170121696A (ko) * | 2016-04-25 | 2017-11-02 | 콘티넨탈 오토모티브 게엠베하 | 구성 유닛을 제조하기 위한 방법, 가황 공구 및 구성 유닛 |
| CN110932721A (zh) * | 2019-12-04 | 2020-03-27 | 河北新华北集成电路有限公司 | 锁相环锁定指示电路及锁相环 |
-
1993
- 1993-07-05 JP JP5165641A patent/JPH0722939A/ja not_active Withdrawn
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100324300B1 (ko) * | 1999-12-20 | 2002-02-25 | 박종섭 | 로직 회로 |
| JP2003133935A (ja) * | 2001-10-29 | 2003-05-09 | Mitsubishi Electric Corp | 半導体装置 |
| FR2853475A1 (fr) * | 2003-04-01 | 2004-10-08 | Atmel Nantes Sa | Circuit integre delivrant des niveaux logiques a une tension independante de la tension d'alimentation, sans regulateur associe pour la partie puissance, et module de communication correspondant |
| US7138854B2 (en) | 2003-04-01 | 2006-11-21 | Atmel Nantes S.A. | Integrated circuit delivering logic levels at a voltage independent from the mains voltage, with no attached regulator for the power section, and corresponding communication module |
| JP2006197568A (ja) * | 2004-12-13 | 2006-07-27 | Semiconductor Energy Lab Co Ltd | 半導体装置及びそれを用いた電子機器 |
| US8054111B2 (en) | 2004-12-13 | 2011-11-08 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| US8179170B2 (en) | 2004-12-13 | 2012-05-15 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device and electronic appliance using the same |
| JP2009182123A (ja) * | 2008-01-30 | 2009-08-13 | Toshiba Corp | 半導体装置 |
| US8861288B2 (en) | 2011-12-23 | 2014-10-14 | Semiconductor Energy Laboratory Co., Ltd. | Level-shift circuit and semiconductor integrated circuit |
| KR20170121696A (ko) * | 2016-04-25 | 2017-11-02 | 콘티넨탈 오토모티브 게엠베하 | 구성 유닛을 제조하기 위한 방법, 가황 공구 및 구성 유닛 |
| CN110932721A (zh) * | 2019-12-04 | 2020-03-27 | 河北新华北集成电路有限公司 | 锁相环锁定指示电路及锁相环 |
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