JP5178182B2 - 半導体記憶装置 - Google Patents
半導体記憶装置 Download PDFInfo
- Publication number
- JP5178182B2 JP5178182B2 JP2007331688A JP2007331688A JP5178182B2 JP 5178182 B2 JP5178182 B2 JP 5178182B2 JP 2007331688 A JP2007331688 A JP 2007331688A JP 2007331688 A JP2007331688 A JP 2007331688A JP 5178182 B2 JP5178182 B2 JP 5178182B2
- Authority
- JP
- Japan
- Prior art keywords
- drain
- conductivity type
- transistor
- gate
- source
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
- G11C7/065—Differential amplifiers of latching type
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/002—Isolation gates, i.e. gates coupling bit lines to the sense amplifier
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C2207/00—Indexing scheme relating to arrangements for writing information into, or reading information out from, a digital store
- G11C2207/005—Transfer gates, i.e. gates coupling the sense amplifier output to data lines, I/O lines or global bit lines
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
- Dram (AREA)
Description
John Wuu et.al., 2005 IEEE International Solid-State Circuits Conference, pp488-489,618
図1は、本発明の第1の実施形態に係る半導体記憶装置の回路図である。
図6は、本発明の第2の実施形態に係る半導体記憶装置の回路図であり、図7及び図8は、本実施形態におけるデータ読み出し及び書き込み時の信号レベルを示す図である。
図9は、本発明の第3の実施形態に係る半導体記憶装置の検知回路の回路図である。
また、上記の各実施形態において、第1及び第2のローカルビット線LBL及びLBLBと第1及び第2のセンサノードNA及びNBがカラムゲート1を介さずに直接接続される場合であっても、前述した検知回路15の作用により、カラムゲート1を介して接続される場合と同様の効果を得ることができる。
Claims (3)
- ワード線と、
前記ワード線に交差する第1及び第2のビット線からなるビット線対と、
前記ワード線及び前記ビット線対の交差部に接続されたメモリセルと、
前記ビット線対と第1及び第2のセンスノードの間に接続されたカラムゲートと、
前記第1及び第2のセンスノードの間に接続された検知回路と
を備え、
前記検知回路は、ゲートに前記第1のセンスノードが接続された第1の第1導電型トランジスタと、ソースに第1電源が接続され、ドレインに前記第1のセンスノードが接続され、ゲートに前記第1の第1導電型トランジスタのドレインが接続された第1の第2導電型トランジスタと、ソースに第1電源が接続され、ドレインに前記第1の第1導電型トランジスタのドレインが接続され、ゲートに制御信号線が接続された第2の第2導電型トランジスタと、ソースに第2電源が接続され、ドレインに前記第1の第1導電型トランジスタのソースが接続され、ゲートに前記制御信号線が接続された第2の第1導電型トランジスタと、ソースに前記第2の第1導電型トランジスタのドレインが接続され、ゲートに前記第2のセンスノードが接続された第3の第1導電型トランジスタと、ソースに第1電源
が接続され、ドレインに前記第2のセンスノードが接続され、ゲートに前記第3の第1導電型トランジスタのドレインが接続された第3の第2導電型トランジスタと、ソースに第1電源が接続され、ドレインに前記第3の第1導電型トランジスタのドレインが接続され、ゲートに前記制御信号線が接続された第4の第2導電型トランジスタと、ソースに第1電源が接続され、ドレインに前記第1の第1導電型トランジスタのドレインが接続され、ゲートに前記第3の第1導電型トランジスタのドレインが接続された第5の第2導電型トランジスタと、ソースに第1電源が接続され、ドレインに前記第3の第1導電型トランジスタのドレインが接続され、ゲートに前記第1の第1導電型トランジスタのドレインが接続された第6の第2導電型トランジスタとを有し、前記制御信号線に与えられた制御信号で活性化される
ことを特徴とする半導体記憶装置。 - 前記第1及び第2のセンスノードのいずれか一方に接続され、当該センスノードに現れるデータを増幅し出力する出力回路と、
前記第1及び第2のセンスノードに接続され、前記第1及び第2のセンスノードに前記メモリセルへ書き込むデータを与える書き込み回路と、
を備えた
ことを特徴とする請求項1記載の半導体記憶装置。 - データを入出力するデータ線と、
前記第1、第2のセンスノード及び前記データ線の間に接続されたトランスファトランジスタと、
を備えた
ことを特徴とする請求項1記載の半導体記憶装置。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007331688A JP5178182B2 (ja) | 2007-12-25 | 2007-12-25 | 半導体記憶装置 |
US12/332,569 US8000130B2 (en) | 2007-12-25 | 2008-12-11 | Semiconductor memory device with sense circuit connected to sense node coupled to bit line |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007331688A JP5178182B2 (ja) | 2007-12-25 | 2007-12-25 | 半導体記憶装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2009157959A JP2009157959A (ja) | 2009-07-16 |
JP5178182B2 true JP5178182B2 (ja) | 2013-04-10 |
Family
ID=40788409
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007331688A Expired - Fee Related JP5178182B2 (ja) | 2007-12-25 | 2007-12-25 | 半導体記憶装置 |
Country Status (2)
Country | Link |
---|---|
US (1) | US8000130B2 (ja) |
JP (1) | JP5178182B2 (ja) |
Families Citing this family (14)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20110149667A1 (en) * | 2009-12-23 | 2011-06-23 | Fatih Hamzaoglu | Reduced area memory array by using sense amplifier as write driver |
JP5505274B2 (ja) * | 2010-11-22 | 2014-05-28 | 富士通セミコンダクター株式会社 | スタティックram |
JP5772058B2 (ja) * | 2011-02-24 | 2015-09-02 | 富士通セミコンダクター株式会社 | 半導体記憶装置 |
WO2012117524A1 (ja) * | 2011-03-01 | 2012-09-07 | 富士通株式会社 | メモリ回路 |
US8913420B2 (en) * | 2011-06-22 | 2014-12-16 | Marvell Israel (M.I.S.L) Ltd. | Random access memory controller having common column multiplexer and sense amplifier hardware |
US9236102B2 (en) | 2012-10-12 | 2016-01-12 | Micron Technology, Inc. | Apparatuses, circuits, and methods for biasing signal lines |
US9042190B2 (en) | 2013-02-25 | 2015-05-26 | Micron Technology, Inc. | Apparatuses, sense circuits, and methods for compensating for a wordline voltage increase |
WO2015079608A1 (ja) * | 2013-11-27 | 2015-06-04 | 株式会社ソシオネクスト | 半導体記憶装置 |
US9672875B2 (en) | 2014-01-27 | 2017-06-06 | Micron Technology, Inc. | Methods and apparatuses for providing a program voltage responsive to a voltage determination |
US9177633B2 (en) * | 2014-03-05 | 2015-11-03 | Avago Technologies General Ip (Singapore) Pte Ltd | Bit line write assist for static random access memory architectures |
US10163524B2 (en) | 2016-06-22 | 2018-12-25 | Darryl G. Walker | Testing a semiconductor device including a voltage detection circuit and temperature detection circuit that can be used to generate read assist and/or write assist in an SRAM circuit portion and method therefor |
US20170372775A1 (en) | 2016-06-22 | 2017-12-28 | Darryl G. Walker | Semiconductor devices, circuits and methods for read and/or write assist of an sram circuit portion based on voltage detection and/or temperature detection circuits |
TWI800880B (zh) * | 2021-08-03 | 2023-05-01 | 円星科技股份有限公司 | 具有改良連線負載的電路模組 |
US11972793B2 (en) | 2021-09-15 | 2024-04-30 | Mavagail Technology, LLC | Integrated circuit device including an SRAM portion having end power select circuits |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57127989A (en) * | 1981-02-02 | 1982-08-09 | Hitachi Ltd | Mos static type ram |
JPS62195796A (ja) * | 1986-02-20 | 1987-08-28 | Fujitsu Ltd | センスアンプ回路 |
JPH0689580A (ja) * | 1992-09-08 | 1994-03-29 | Fujitsu Ltd | スタティックram |
JP3991286B2 (ja) * | 1996-04-23 | 2007-10-17 | ソニー株式会社 | 入出力回路 |
US5850359A (en) * | 1996-10-29 | 1998-12-15 | V.L.S.I. Technology, Inc. | Asynchronous high speed zero DC-current SRAM system |
JPH10162580A (ja) * | 1996-11-29 | 1998-06-19 | Mitsubishi Electric Corp | スタティック型半導体記憶装置とその動作方法 |
US7724565B2 (en) * | 2004-03-19 | 2010-05-25 | International Business Machines Corporation | Apparatus and method for small signal sensing in an SRAM cell utilizing PFET access devices |
US7379356B2 (en) * | 2006-10-03 | 2008-05-27 | Sigmatel, Inc. | Memory, integrated circuit and methods for adjusting a sense amp enable signal used therewith |
-
2007
- 2007-12-25 JP JP2007331688A patent/JP5178182B2/ja not_active Expired - Fee Related
-
2008
- 2008-12-11 US US12/332,569 patent/US8000130B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US8000130B2 (en) | 2011-08-16 |
US20090161411A1 (en) | 2009-06-25 |
JP2009157959A (ja) | 2009-07-16 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP5178182B2 (ja) | 半導体記憶装置 | |
US7558134B2 (en) | Semiconductor memory device and its operation method | |
JP4005535B2 (ja) | 半導体記憶装置 | |
JP2007207406A (ja) | 半導体記憶装置 | |
JP2006323950A (ja) | 半導体記憶装置 | |
US7839704B2 (en) | Memory circuit and control method thereof | |
JP2006059523A (ja) | メモリーセル | |
JP4598420B2 (ja) | 半導体記憶装置、及びタイミング制御方法 | |
JP2009064512A (ja) | 半導体記憶装置 | |
JP5415672B2 (ja) | 半導体装置 | |
JP2008027493A (ja) | 半導体記憶装置 | |
JP2009272023A (ja) | 半導体記憶装置 | |
JP2009070474A (ja) | 半導体集積回路 | |
JP2009140558A (ja) | 半導体記憶装置 | |
JP2009116994A (ja) | 半導体記憶装置 | |
JP2008140529A (ja) | 半導体記憶装置 | |
JP4965844B2 (ja) | 半導体メモリ装置 | |
JP2006269023A (ja) | 半導体記憶装置 | |
JP5221323B2 (ja) | 半導体記憶装置 | |
JP4287768B2 (ja) | 半導体記憶装置 | |
JP2009295229A (ja) | 半導体記憶装置 | |
US7489581B2 (en) | Semiconductor memory | |
KR100831678B1 (ko) | 반도체 장치의 센스 앰프 | |
JP4342467B2 (ja) | 半導体メモリ | |
JP2008176907A (ja) | 半導体記憶装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20100301 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120419 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120424 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120625 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20120911 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20120926 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20121218 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20130108 |
|
R151 | Written notification of patent or utility model registration |
Ref document number: 5178182 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R151 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20160118 Year of fee payment: 3 |
|
LAPS | Cancellation because of no payment of annual fees |