JPS6020394A - 電源切換回路 - Google Patents
電源切換回路Info
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- JPS6020394A JPS6020394A JP58126919A JP12691983A JPS6020394A JP S6020394 A JPS6020394 A JP S6020394A JP 58126919 A JP58126919 A JP 58126919A JP 12691983 A JP12691983 A JP 12691983A JP S6020394 A JPS6020394 A JP S6020394A
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- Japan
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- transistor
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- power supply
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
- G05F1/00—Automatic systems in which deviations of an electric quantity from one or more predetermined values are detected at the output of the system and fed back to a device within the system to restore the detected quantity to its predetermined value or values, i.e. retroactive systems
- G05F1/10—Regulating voltage or current
- G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
- G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
- G05F1/577—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices for plural loads
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
- H03K17/693—Switching arrangements with several input- or output-terminals, e.g. multiplexers, distributors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は半導体回路に関し、より詳細には、紫外線消去
電気的書込方式ＲＯＭ （ＥＰＲＯＭ）や電気的消去書
込方式ＲＯＭ （ＥＥＰＲＯＭ）等の、書込時にのみ高
電圧の印加を必要とする様なデバイスに適用可能な電源
切換回路に関するものである。
電気的書込方式ＲＯＭ （ＥＰＲＯＭ）や電気的消去書
込方式ＲＯＭ （ＥＥＰＲＯＭ）等の、書込時にのみ高
電圧の印加を必要とする様なデバイスに適用可能な電源
切換回路に関するものである。
従来技術
ＥＰＲＯＭやＥＥＰＲＯＭに於いては、書込時には通常
２０〜２１Ｖの高電圧Ｖｐｐを内部電源電圧として供給
し、読出動作時には通常５■の電圧Ｖｃｃを内部電源電
圧として供給する。従来、Ｖｐｐビンは独立したピンで
あって他の信号が印加される事はなかった。又、ＥＰＲ
ＯＭは通７ｊＳＮＭＯ８構造であって内部の電源切換回
路もＮＭＯＳトランジスタにより構成されていた。しか
し、最近、集積度が向上しＥＰＲＯＭの記憶容Ｈが大き
くなると共に、電力消費量を少なくする為にＣＭ ＯＳ
溝道としたＥＰＲＯＭが開発されている。
２０〜２１Ｖの高電圧Ｖｐｐを内部電源電圧として供給
し、読出動作時には通常５■の電圧Ｖｃｃを内部電源電
圧として供給する。従来、Ｖｐｐビンは独立したピンで
あって他の信号が印加される事はなかった。又、ＥＰＲ
ＯＭは通７ｊＳＮＭＯ８構造であって内部の電源切換回
路もＮＭＯＳトランジスタにより構成されていた。しか
し、最近、集積度が向上しＥＰＲＯＭの記憶容Ｈが大き
くなると共に、電力消費量を少なくする為にＣＭ ＯＳ
溝道としたＥＰＲＯＭが開発されている。
このような記憶容量の増大に伴って、ビン数を増やさな
いために書込電源用のＶｐｐビンとモード制御信号用ビ
ンとに同一ピン（Ｖｐｐ／ＲＥＡＤビンと呼ぶ。）を使
用する場合がでてきた。このＶｐｐ／ＲＥＡＤビンには
、書込時には高電圧Ｖｐｐが印加され、一方読出動作時
にはＯＮ５Ｖの制御信号が印加される。又、ＣＭ ＯＳ
ｍ造とした為に内部の電源切換回路もＣＭ ＯＳ 構
成とする事が必要となった。第１図に、従来のＣＭ Ｏ
Ｓ ４Ｎ成の電源切換回路の例を示す。第１図に於いて
、Ｖｃｃ電源電圧が供給される端子１１にはＮチャネル
エンハンスメントトランジスタ２０のドレイン電極が接
続され、Ｖｐｐ電源電圧が供給される端子１２にはＮチ
ャネルエンハンスメント１〜ランジスタ１９のドレイン
ｍ ｔｆｆｉが接続され、トランジスタ２０とトランジ
スタ１９の両ソース電極が出力端子１４に接続されてい
る。電源切換制御信号ＰＲＧが入力される端子１３はト
ランジスタ２０のゲート電極に接続されており、ＰＲＧ
信号がＨ１１の時トランジスタ２０はＯＮとなり端子１
４の電圧レベルはＶ’ｃｃとなる。一方、端子１３から
の信号は後述する逆流防止用トランジスタ１５と、Ｐチ
ャネルトランジスタ１７．Ｎチャネル１〜ランジスタ１
８からなるＣ Ｍ ＯＳインバータを介してトランジス
タ１９のゲート電極に接続されており、ＰＲＧ信号がＬ
Ｉ＋の時トランジスタ１７がＯＮどなってトランジス
タ１９のゲート電位をＶｐｐにするからトランジスタ１
９もＯＮとなり端子１４の電圧レベルはＶ’ｐｐとなる
。ＣＭＯＳインバータはトランジスタ１７とトランジス
タ１８の直列接続によって結成されており、トランジス
タ１７のソース電極はＶｐｐ電源電圧に接続され１ヘラ
ンジスタ１８のソース電極は接地されている。ＣＭ Ｏ
Ｓインバータを構成しているトランジスタ１７，１８の
両ゲート電極は、Ｎチャネルトランジスタ１５のソース
電極とＰチャネルトランジスタ１６のドレインＩｔｌに
接続されている。トランジスタ１６はソース電極をＶｐ
ｐ電源電圧に、又ゲート電極をトランジスタ１７．１８
の両トレイン電極に接続されており、ＰＲＧ信号が“１
（パとなったときトランジスタ１７．１８の両ゲート電
極の電圧をＶｐｐとしてトランジスタ１７をＯＦＦ、
トランジスタ１８をＯＮにする為のものである。即ち、
トランジスタ１９のゲート電圧を０■としてトランジス
タ１９をＯＦＦにする。一方、トランジスタ１５はソー
スＮ極を端子１３に、ゲート電極をＶｃｃ電源電圧に接
続されており、端子１３に対してＶｃｃ電圧レベル以上
の電流が逆流するのを防止している。これらの回路は接
地されたＰ形基体上に公知のＣＭ ＯＳ製造技術を用い
て形成されている。従って、Ｎチャネル１〜ランジスタ
１５，１８．１９．２０の基板の電位は接地レベルであ
る。一方Ｐチャネルトランジスタ１６．１７は夫々Ｎウ
ェル中に形成されており、それぞれのソース電極と基板
を接続する事によって基板の電位はトランジスタ１６．
１７共Ｖｐｐにしである。
いために書込電源用のＶｐｐビンとモード制御信号用ビ
ンとに同一ピン（Ｖｐｐ／ＲＥＡＤビンと呼ぶ。）を使
用する場合がでてきた。このＶｐｐ／ＲＥＡＤビンには
、書込時には高電圧Ｖｐｐが印加され、一方読出動作時
にはＯＮ５Ｖの制御信号が印加される。又、ＣＭ ＯＳ
ｍ造とした為に内部の電源切換回路もＣＭ ＯＳ 構
成とする事が必要となった。第１図に、従来のＣＭ Ｏ
Ｓ ４Ｎ成の電源切換回路の例を示す。第１図に於いて
、Ｖｃｃ電源電圧が供給される端子１１にはＮチャネル
エンハンスメントトランジスタ２０のドレイン電極が接
続され、Ｖｐｐ電源電圧が供給される端子１２にはＮチ
ャネルエンハンスメント１〜ランジスタ１９のドレイン
ｍ ｔｆｆｉが接続され、トランジスタ２０とトランジ
スタ１９の両ソース電極が出力端子１４に接続されてい
る。電源切換制御信号ＰＲＧが入力される端子１３はト
ランジスタ２０のゲート電極に接続されており、ＰＲＧ
信号がＨ１１の時トランジスタ２０はＯＮとなり端子１
４の電圧レベルはＶ’ｃｃとなる。一方、端子１３から
の信号は後述する逆流防止用トランジスタ１５と、Ｐチ
ャネルトランジスタ１７．Ｎチャネル１〜ランジスタ１
８からなるＣ Ｍ ＯＳインバータを介してトランジス
タ１９のゲート電極に接続されており、ＰＲＧ信号がＬ
Ｉ＋の時トランジスタ１７がＯＮどなってトランジス
タ１９のゲート電位をＶｐｐにするからトランジスタ１
９もＯＮとなり端子１４の電圧レベルはＶ’ｐｐとなる
。ＣＭＯＳインバータはトランジスタ１７とトランジス
タ１８の直列接続によって結成されており、トランジス
タ１７のソース電極はＶｐｐ電源電圧に接続され１ヘラ
ンジスタ１８のソース電極は接地されている。ＣＭ Ｏ
Ｓインバータを構成しているトランジスタ１７，１８の
両ゲート電極は、Ｎチャネルトランジスタ１５のソース
電極とＰチャネルトランジスタ１６のドレインＩｔｌに
接続されている。トランジスタ１６はソース電極をＶｐ
ｐ電源電圧に、又ゲート電極をトランジスタ１７．１８
の両トレイン電極に接続されており、ＰＲＧ信号が“１
（パとなったときトランジスタ１７．１８の両ゲート電
極の電圧をＶｐｐとしてトランジスタ１７をＯＦＦ、
トランジスタ１８をＯＮにする為のものである。即ち、
トランジスタ１９のゲート電圧を０■としてトランジス
タ１９をＯＦＦにする。一方、トランジスタ１５はソー
スＮ極を端子１３に、ゲート電極をＶｃｃ電源電圧に接
続されており、端子１３に対してＶｃｃ電圧レベル以上
の電流が逆流するのを防止している。これらの回路は接
地されたＰ形基体上に公知のＣＭ ＯＳ製造技術を用い
て形成されている。従って、Ｎチャネル１〜ランジスタ
１５，１８．１９．２０の基板の電位は接地レベルであ
る。一方Ｐチャネルトランジスタ１６．１７は夫々Ｎウ
ェル中に形成されており、それぞれのソース電極と基板
を接続する事によって基板の電位はトランジスタ１６．
１７共Ｖｐｐにしである。
第１図の回路に於いては、ＰＲＧ信号によりトランジス
タ１９とトランジスタ２０のスイッチングを制御して出
力電圧を切換える事は可能である。
タ１９とトランジスタ２０のスイッチングを制御して出
力電圧を切換える事は可能である。
しかし、トランジスタ２０とトランジスタ７９の出力電
圧はトランジスタのしきい値電圧分だけＶｃｃ、Ｖｐｐ
より低くなる。すなわち、ＰＲＧ信号が１１ ＨＩＩの
とき、トランジスタ２０のゲート電圧、ドレイン電圧は
共にＶｃｃであり出力電圧としてのソース電圧Ｖ’ｃｃ
はＶ’ｃｃ＝Ｖｑｃ−ＶＴ Ｉ となる。ただしＶＴＩ
はトランジスタ２０のしきい値電圧である。又、ＰＲＧ
信号がＬ″のとき、トランジスタ１９のゲート電圧、ド
レイン電圧は共にＶｐｐであり出力電圧としてのソース
電圧Ｖ’ ｐ ｐ ＝Ｖｐ ｐ −ＶＴ ２となる。た
だしＶＴ２はトランジスタ１９のしきいｉ電圧である。
圧はトランジスタのしきい値電圧分だけＶｃｃ、Ｖｐｐ
より低くなる。すなわち、ＰＲＧ信号が１１ ＨＩＩの
とき、トランジスタ２０のゲート電圧、ドレイン電圧は
共にＶｃｃであり出力電圧としてのソース電圧Ｖ’ｃｃ
はＶ’ｃｃ＝Ｖｑｃ−ＶＴ Ｉ となる。ただしＶＴＩ
はトランジスタ２０のしきい値電圧である。又、ＰＲＧ
信号がＬ″のとき、トランジスタ１９のゲート電圧、ド
レイン電圧は共にＶｐｐであり出力電圧としてのソース
電圧Ｖ’ ｐ ｐ ＝Ｖｐ ｐ −ＶＴ ２となる。た
だしＶＴ２はトランジスタ１９のしきいｉ電圧である。
更に、トランジスタ１’９．２０の基板は接地されてい
る為これらのしきい値電圧ＶＴ１．ＶＴＲは基板バイア
ス効果による上昇分ΔＶＴ１．△ＶＴ２をも含んでおり
、出力電圧が高くなる程大きくなるから、特に高電圧Ｖ
ｐｐ側のスイッチングを行なうトランジスタ１９に於け
る電圧降下の彩管は無視できない程である。この様な出
力電圧の電圧降下を防止する為に第２図に示す如くトラ
ンジスタ１９をＰチャネルトランジスタ１９′に変更し
て、トランジスタ１９′のソース電極と基板を接続する
と共に端子１２に接続し、ドレイン電極を端子１４に接
続し、ゲート電極をトランジスタ１７のトレイン電極に
接続するという方法がある。
る為これらのしきい値電圧ＶＴ１．ＶＴＲは基板バイア
ス効果による上昇分ΔＶＴ１．△ＶＴ２をも含んでおり
、出力電圧が高くなる程大きくなるから、特に高電圧Ｖ
ｐｐ側のスイッチングを行なうトランジスタ１９に於け
る電圧降下の彩管は無視できない程である。この様な出
力電圧の電圧降下を防止する為に第２図に示す如くトラ
ンジスタ１９をＰチャネルトランジスタ１９′に変更し
て、トランジスタ１９′のソース電極と基板を接続する
と共に端子１２に接続し、ドレイン電極を端子１４に接
続し、ゲート電極をトランジスタ１７のトレイン電極に
接続するという方法がある。
尚、端子１３′にはＰＲＧ信号が入力される。しかし、
この方法の場合、電圧降下は防止出来るが ／ＰＲＧ信
号が’Ｌ”（読出時）で端子１２にモード判別用制御信
号としてＯＶが印加されたときに、Ｐチャネルトランジ
スタ１９′のソース電極及びＮウェル基板はＯＶである
にもかかわらずドレイン電極がＶｃｃとなる為ドレイン
電極とＮウェル基板間が順バイアスとなって端子１２に
対して電流が流れてしまうという問題が発生する。
この方法の場合、電圧降下は防止出来るが ／ＰＲＧ信
号が’Ｌ”（読出時）で端子１２にモード判別用制御信
号としてＯＶが印加されたときに、Ｐチャネルトランジ
スタ１９′のソース電極及びＮウェル基板はＯＶである
にもかかわらずドレイン電極がＶｃｃとなる為ドレイン
電極とＮウェル基板間が順バイアスとなって端子１２に
対して電流が流れてしまうという問題が発生する。
目 的
本発明は以上の問題を解消するために成されたものであ
って、Ｖｐｐ電源電圧を電圧降下させることなく内部電
源に供給する事が可能で、且つＶｐｐ端子が非凹込時に
Ｖｃｃ以下の電圧になっても電流のまわり込みや逆流の
発生しない電源切換回路を提供する事を目的とする。
って、Ｖｐｐ電源電圧を電圧降下させることなく内部電
源に供給する事が可能で、且つＶｐｐ端子が非凹込時に
Ｖｃｃ以下の電圧になっても電流のまわり込みや逆流の
発生しない電源切換回路を提供する事を目的とする。
構 成
本発明の構成について、以下、具体的な実施例に基づい
て説明する。第３図は本発明の電源切換回路をＣＭ Ｏ
Ｓ ？５成で且つ、Ｖｐｐビンとモード判別制御信号用
ピンが独立した別のビンであるものに適用した場合の１
回路例を示す回路図である。
て説明する。第３図は本発明の電源切換回路をＣＭ Ｏ
Ｓ ？５成で且つ、Ｖｐｐビンとモード判別制御信号用
ピンが独立した別のビンであるものに適用した場合の１
回路例を示す回路図である。
従ってＶｐｐビンに高電圧Ｖｐｐが印加されている状態
で、モード制御信号ＰＲＧにより内部電源電圧の切換を
行なう。ＰＲＧ信号が”Ｈ”の時書込モードでありＬ″
の時読出モードである。第３図に於いて、モード制御信
号ピンに接続されたモード制御信号入力端子４４はその
後２つに分岐して、一方はインバータ４２を介して電源
切換回路３０の切換信号入力端子２３に接続され、他方
は点線で囲まれたインバータ回路４３を介して電源切換
回路の切換信号入力端子２４に接続されている。モード
制御信号入力端子４４の入力信号（〕ＲＧが“Ｈ″の時
端子２３．２４に於いては、Ｌ ”となり電源切換回路
３０は出力電圧端子２５にＶｐｐを出力し、ＰＲＧ信号
がＬ″の時出力電圧端子２５にＶｃｃを出力する。イン
バータ回路４３に於いて、第１図の回路のものと同一の
措成要素に対しては同一の参照符号を付してあり、その
作用も同一である。即ち、トランジスタ１５は逆流防止
用であり、トランジスタ１６は１〜ランジスタ１８をＯ
ＦＦさせる為のものであり、１−ランジスタ１７とトラ
ンジスタ１８はＣＭＯＳインバータを構成するものであ
る。電源切換回路３０のＶｃｃ電源端子２１とＶｐｐ電
源端子２２はＥＰＲＯＭのＶｃｃビンとＶｐｐビンに電
気的に接続されている。Ｖｃｃ電源端子２１と出力電圧
端子２５の間にはＰチャネルトランジスタ３５とＰチャ
ネルトランジスタ３３が直列に接続されておリ、Ｖｐ、
ｐ電源端子と出力電圧端子２５の間にはＰチャネルトラ
ンジスタ３１とＰチャネルトランジスタ３２が直列に接
続されている。本実施例のＥＰＲＯＭはＰ形基体上に形
成されている為、上記のＰチャネルトランジスタ３１，
３２．３３゜３５は夫々Ｎウェル中に形成されており、
トランジスタ３１．３５のＮウェル基板３１ｃ、３５ｃ
はソース電極３１ａ、３５ａを介して夫々Ｖｐｐ電源端
子２２．Ｖｃｃ電源端子２１に電気的に接続されている
。又、トランジスタ３２．３３のＮウェル基板３２ｃ、
３３ｃはドレイン電ｔ、！１ｉ３２ｂ。
で、モード制御信号ＰＲＧにより内部電源電圧の切換を
行なう。ＰＲＧ信号が”Ｈ”の時書込モードでありＬ″
の時読出モードである。第３図に於いて、モード制御信
号ピンに接続されたモード制御信号入力端子４４はその
後２つに分岐して、一方はインバータ４２を介して電源
切換回路３０の切換信号入力端子２３に接続され、他方
は点線で囲まれたインバータ回路４３を介して電源切換
回路の切換信号入力端子２４に接続されている。モード
制御信号入力端子４４の入力信号（〕ＲＧが“Ｈ″の時
端子２３．２４に於いては、Ｌ ”となり電源切換回路
３０は出力電圧端子２５にＶｐｐを出力し、ＰＲＧ信号
がＬ″の時出力電圧端子２５にＶｃｃを出力する。イン
バータ回路４３に於いて、第１図の回路のものと同一の
措成要素に対しては同一の参照符号を付してあり、その
作用も同一である。即ち、トランジスタ１５は逆流防止
用であり、トランジスタ１６は１〜ランジスタ１８をＯ
ＦＦさせる為のものであり、１−ランジスタ１７とトラ
ンジスタ１８はＣＭＯＳインバータを構成するものであ
る。電源切換回路３０のＶｃｃ電源端子２１とＶｐｐ電
源端子２２はＥＰＲＯＭのＶｃｃビンとＶｐｐビンに電
気的に接続されている。Ｖｃｃ電源端子２１と出力電圧
端子２５の間にはＰチャネルトランジスタ３５とＰチャ
ネルトランジスタ３３が直列に接続されておリ、Ｖｐ、
ｐ電源端子と出力電圧端子２５の間にはＰチャネルトラ
ンジスタ３１とＰチャネルトランジスタ３２が直列に接
続されている。本実施例のＥＰＲＯＭはＰ形基体上に形
成されている為、上記のＰチャネルトランジスタ３１，
３２．３３゜３５は夫々Ｎウェル中に形成されており、
トランジスタ３１．３５のＮウェル基板３１ｃ、３５ｃ
はソース電極３１ａ、３５ａを介して夫々Ｖｐｐ電源端
子２２．Ｖｃｃ電源端子２１に電気的に接続されている
。又、トランジスタ３２．３３のＮウェル基板３２ｃ、
３３ｃはドレイン電ｔ、！１ｉ３２ｂ。
３３ｂを介して共に出力電圧端子２５に電気的に接続さ
れている。トランジスタ３１のゲート電極は端子２４に
、トランジスタ３２のゲート電極は端子２３に接続され
ると共に、端子２３には更にＮチャネルトランジスタ３
４のゲート電極も接続されている。トランジスタ３１の
ドレイン電極３１ｂはトランジスタ３２のソースＮ極３
２ａ、トランジスタ３４のドレイン電極、トランジスタ
３３のゲート電極に接続されている。一方、Ｎチャネル
トランジスタ３６のドレイン電極とゲート電極はＶｃｃ
電源端子２１に電気的に接続され、ソース電極は出力電
圧端子２５に接続されると共にインバータ３７の入力端
子に接続されている。このインバータ３７の出力端子は
トランジスタ３５のゲート電極に接続されている。
れている。トランジスタ３１のゲート電極は端子２４に
、トランジスタ３２のゲート電極は端子２３に接続され
ると共に、端子２３には更にＮチャネルトランジスタ３
４のゲート電極も接続されている。トランジスタ３１の
ドレイン電極３１ｂはトランジスタ３２のソースＮ極３
２ａ、トランジスタ３４のドレイン電極、トランジスタ
３３のゲート電極に接続されている。一方、Ｎチャネル
トランジスタ３６のドレイン電極とゲート電極はＶｃｃ
電源端子２１に電気的に接続され、ソース電極は出力電
圧端子２５に接続されると共にインバータ３７の入力端
子に接続されている。このインバータ３７の出力端子は
トランジスタ３５のゲート電極に接続されている。
次に、電源切換回路３０の動作について説明づる。まず
、各モードに於ける各トランジスタの動作状態及び各端
子の電圧レベルを表１に示す。
、各モードに於ける各トランジスタの動作状態及び各端
子の電圧レベルを表１に示す。
表 １
書込時に於いては、端子２３．２４は′［″てありトラ
ンジスタ３１．３２がＯＮで１−ランジスタ３４がＯＦ
Ｆとなるから３１ｂの電位はＶｐｐとなり、それによっ
てトランジスタ３３がＯＦＦとなって、出力電圧端子２
５にはＶｐｐ電圧が出力される。この場合、トランジス
タ３１のゲート・ソース間の電位差はＶｐｐで不変であ
るからトランジスタ３１に於いてはしきい値分の電圧降
下は起こらない。
ンジスタ３１．３２がＯＮで１−ランジスタ３４がＯＦ
Ｆとなるから３１ｂの電位はＶｐｐとなり、それによっ
てトランジスタ３３がＯＦＦとなって、出力電圧端子２
５にはＶｐｐ電圧が出力される。この場合、トランジス
タ３１のゲート・ソース間の電位差はＶｐｐで不変であ
るからトランジスタ３１に於いてはしきい値分の電圧降
下は起こらない。
又、トランジスタ３２のゲート・ソース間の電位差は徐
々に増大し、しきい値を越えた後最終的にＶｐｐとなる
のであるから、トランジスタ３２に於いてもしきい値分
の電圧降下は起こらない。
々に増大し、しきい値を越えた後最終的にＶｐｐとなる
のであるから、トランジスタ３２に於いてもしきい値分
の電圧降下は起こらない。
更に、トランジスタ３１．３２のＮウェル基板３１ｃ、
３２ｃは夫々ソース電ｔ！［ｉ ３１ ａ’ 、ドレイ
ン電ｔＭ ３２ ｂに接続されているから、基板バイア
ス効果による影響もない。
３２ｃは夫々ソース電ｔ！［ｉ ３１ ａ’ 、ドレイ
ン電ｔＭ ３２ ｂに接続されているから、基板バイア
ス効果による影響もない。
読出時に於いては、端子２３．２４は“ＨＩ！でありト
ランジスタ３１．３２はＯＦＦでトランジスタ３４がＯ
Ｎとなるから３１ｂの電位はＯＶとなり、それによって
トランジスタ３３がＯＮとなって出力電圧端子２５には
Ｖｃｃ電圧が出力される。この場合もトランジスタ３３
．３５のゲート・ソース間の電位差はＶｃｃで不変であ
るから１〜ランジスタ３３，３５に於いてはしきい値分
の電圧降下は起こらない。又、トランジスタ３３．３５
のＮウェル基板３３ｃ 、３５ｃは夫々ドレイン電＃Ａ
３３ｂ、ソース電極３５ａに接続されているから基板バ
イアス効果の影響もない。又、門込モードから読出モー
ドに切換ねる場合、端子２３゜２４が“Ｈ″となっても
端子２５に残っている電荷により端子２５の電圧がＶｃ
ｃ、＋トランジスタ３２のしきい値以下になるまではト
ランジスタ３２はＯＮＬでおり、端子２５の残留電荷は
１ヘランジスタ３２とトランジスタ３４を通ってＧＮＤ
に流れる。１−ランジスタ３２がＯＦＦとなるとトラン
ジスタ３３がＯＮとなり端子２１から端子２５に電流が
流れて端子２５はＶｃｃ電圧となる。更に、読出モード
に於いてＶｐｐ電源端子２２にＯＶが印加された場合で
も、トランジスタ３２がＯＦＦとなっているから３１ｂ
の電位はＯｖのままでありトランジスタ３１のＮウェル
からドレイン電極を通って端子２２に電流が逆流する事
はない。
ランジスタ３１．３２はＯＦＦでトランジスタ３４がＯ
Ｎとなるから３１ｂの電位はＯＶとなり、それによって
トランジスタ３３がＯＮとなって出力電圧端子２５には
Ｖｃｃ電圧が出力される。この場合もトランジスタ３３
．３５のゲート・ソース間の電位差はＶｃｃで不変であ
るから１〜ランジスタ３３，３５に於いてはしきい値分
の電圧降下は起こらない。又、トランジスタ３３．３５
のＮウェル基板３３ｃ 、３５ｃは夫々ドレイン電＃Ａ
３３ｂ、ソース電極３５ａに接続されているから基板バ
イアス効果の影響もない。又、門込モードから読出モー
ドに切換ねる場合、端子２３゜２４が“Ｈ″となっても
端子２５に残っている電荷により端子２５の電圧がＶｃ
ｃ、＋トランジスタ３２のしきい値以下になるまではト
ランジスタ３２はＯＮＬでおり、端子２５の残留電荷は
１ヘランジスタ３２とトランジスタ３４を通ってＧＮＤ
に流れる。１−ランジスタ３２がＯＦＦとなるとトラン
ジスタ３３がＯＮとなり端子２１から端子２５に電流が
流れて端子２５はＶｃｃ電圧となる。更に、読出モード
に於いてＶｐｐ電源端子２２にＯＶが印加された場合で
も、トランジスタ３２がＯＦＦとなっているから３１ｂ
の電位はＯｖのままでありトランジスタ３１のＮウェル
からドレイン電極を通って端子２２に電流が逆流する事
はない。
ところで、第３図の回路例に於いては、Ｖｃｃ電源投入
時に出力電源端子２５はＬ″となっている。Ｖｃｃ電源
が投入されると、まず、トランジスタ３６を通して端子
２５に電流が流れ始め端子２５の電圧を徐々に持上げる
。しかし端子２５は内部電源であって大きな合口を持っ
ている為立上がりに時間を要する。一方、インバータ３
７の出力端子は端子２５が所定の電圧になるまで″ＨＩ
＋状態を持続しトランジスタ３５をカットオフしている
。つまり、端子２５の電圧が立上がるまでトランジスタ
３６により端子２５に対してチャージアップを行なう。
時に出力電源端子２５はＬ″となっている。Ｖｃｃ電源
が投入されると、まず、トランジスタ３６を通して端子
２５に電流が流れ始め端子２５の電圧を徐々に持上げる
。しかし端子２５は内部電源であって大きな合口を持っ
ている為立上がりに時間を要する。一方、インバータ３
７の出力端子は端子２５が所定の電圧になるまで″ＨＩ
＋状態を持続しトランジスタ３５をカットオフしている
。つまり、端子２５の電圧が立上がるまでトランジスタ
３６により端子２５に対してチャージアップを行なう。
これは端子２５の電圧が不安定な間はトラジスタ３３の
Ｎウェル基板３３ｃも同様に不安定な状態にあるのでト
ランジスタ３３に電流を流さない様にするためである。
Ｎウェル基板３３ｃも同様に不安定な状態にあるのでト
ランジスタ３３に電流を流さない様にするためである。
これにより効果的にラッチアップを防止する事ができる
。
。
Ｍ４図にもう７つの実ＩＭ態様としての回路例を示し簡
単に説明する。第３図の回路のものと同一の構成要余に
対しては同一の参照符号を付しである。第３図の回路例
と電源切ｙＡ礪能に関して比較した場合、Ｖｃｃ側のス
イッチングトランジスタとしてＮチャネルトラフジネタ
３３′を使用している点で異なっている。トランジスタ
３３′のトレイン電極はＶｃｃ電極端子２１に接続され
、ソース電極は出力電圧端子２５に接続され、ゲート電
極は端子２３に接続されている。端子２３がＨ”の時ト
ランジスタ３３′はＯＮとなるが、ゲート・ソース間電
位差はソース電圧が高くなるにつれて小さくなりしきい
値に達するとドレイン電圧は飽和するから、結局、端子
２５に出力される電圧Ｖ’ｃｃはＶｃｃよりしきい値分
だけ電圧降下している。第４図の回路はＶｃｃ側の電圧
降下は無視できるものとし、電圧降下の影響がより大き
いＶｐｐ側の電圧降下のみを防止するようにしたもので
ある。尚、第４図の回路に於いても［・ランジスタ３２
があるために、ＶＰＰ電源端子２２にＯＶが印加された
場合でも電流が逆流ηる様な事はない。
単に説明する。第３図の回路のものと同一の構成要余に
対しては同一の参照符号を付しである。第３図の回路例
と電源切ｙＡ礪能に関して比較した場合、Ｖｃｃ側のス
イッチングトランジスタとしてＮチャネルトラフジネタ
３３′を使用している点で異なっている。トランジスタ
３３′のトレイン電極はＶｃｃ電極端子２１に接続され
、ソース電極は出力電圧端子２５に接続され、ゲート電
極は端子２３に接続されている。端子２３がＨ”の時ト
ランジスタ３３′はＯＮとなるが、ゲート・ソース間電
位差はソース電圧が高くなるにつれて小さくなりしきい
値に達するとドレイン電圧は飽和するから、結局、端子
２５に出力される電圧Ｖ’ｃｃはＶｃｃよりしきい値分
だけ電圧降下している。第４図の回路はＶｃｃ側の電圧
降下は無視できるものとし、電圧降下の影響がより大き
いＶｐｐ側の電圧降下のみを防止するようにしたもので
ある。尚、第４図の回路に於いても［・ランジスタ３２
があるために、ＶＰＰ電源端子２２にＯＶが印加された
場合でも電流が逆流ηる様な事はない。
更に、他の実Ｍｊ態様として、ＣＭＯ８信成のＥＰＲＯ
Ｍで且つＶｐｐビンとモードシリ御信号ビンが同一ビン
（Ｖｐｐ／ＲＥＡＤビン）である場合の回路例を第５図
、第６図に示す。又、Ｖｐｐ／ＲＥＡＤ信号の電圧レベ
ルとモードの関係を第７図に示す。Ｖｐｐ／ＲＥＡＤ信
号が電圧ＶＬのときは読出モードａ、電圧Ｖ）−１の時
はスタンバイモードｂ、電圧Ｖｐｐの詩は書込モードＣ
となる。
Ｍで且つＶｐｐビンとモードシリ御信号ビンが同一ビン
（Ｖｐｐ／ＲＥＡＤビン）である場合の回路例を第５図
、第６図に示す。又、Ｖｐｐ／ＲＥＡＤ信号の電圧レベ
ルとモードの関係を第７図に示す。Ｖｐｐ／ＲＥＡＤ信
号が電圧ＶＬのときは読出モードａ、電圧Ｖ）−１の時
はスタンバイモードｂ、電圧Ｖｐｐの詩は書込モードＣ
となる。
ただしＶＬ、Ｖｌ−１はＯ〜５Ｖの電圧レベルである。
第５図、第６図に於いて点線で囲んだ回路は高電圧検出
回路４０であってＶｐｐ／ＲＥＡＤビンに接続されてい
るＶｐ’ｐ電源端子２２の電圧レベルを検出する。第５
図、第６図に於いては、端子２２にＶｐｐ電圧が印加さ
れている間は必ず書込モードである。第５図、第６図の
電源切換回路構成は第３図、第４図に於ける端子２３を
端子２４と同一端子とし高電圧検出回路４０のＲ終段の
インバータ４１の出力端子に接続するとともに、インバ
ータ回路４３を除いたものである。これは、Ｖｐｐ電源
端子２２にＶｐｐ電圧が印加されている時にトランジス
タ３１をＯＦＦにする必要がないためである。第５図、
第６図の回路図に於いて、第３図、第４図の回路のもの
と同一の梠成要禁に対しては同一の参照符号を付してあ
り、その作用も同一であって動作も第３図、第４図の説
明がそのまま適用されるものである。
回路４０であってＶｐｐ／ＲＥＡＤビンに接続されてい
るＶｐ’ｐ電源端子２２の電圧レベルを検出する。第５
図、第６図に於いては、端子２２にＶｐｐ電圧が印加さ
れている間は必ず書込モードである。第５図、第６図の
電源切換回路構成は第３図、第４図に於ける端子２３を
端子２４と同一端子とし高電圧検出回路４０のＲ終段の
インバータ４１の出力端子に接続するとともに、インバ
ータ回路４３を除いたものである。これは、Ｖｐｐ電源
端子２２にＶｐｐ電圧が印加されている時にトランジス
タ３１をＯＦＦにする必要がないためである。第５図、
第６図の回路図に於いて、第３図、第４図の回路のもの
と同一の梠成要禁に対しては同一の参照符号を付してあ
り、その作用も同一であって動作も第３図、第４図の説
明がそのまま適用されるものである。
効 果
以上の如く、本発明によりＶｐｐ、’ＪｃｃＲに電圧降
下することなく内部電源に供給できる怪なＣＭＯ８宿成
の電源切換回路が提ｇ＜できる。又、Ｖｐｐ電源端子が
Ｖｃｃ以下の電圧になっても電流のまわり込みや逆流の
起こらない回路を提供できる。尚、本発明は上述の実施
例に限定されることなく、本発明の技術的範囲を逸脱す
ることなく種々の変形が可能であることは勿論であって
、一般的に２挿類の電８ｉｉｉ電圧を切換えで使用する
〕１買に広く応用する事ができるものである。
下することなく内部電源に供給できる怪なＣＭＯ８宿成
の電源切換回路が提ｇ＜できる。又、Ｖｐｐ電源端子が
Ｖｃｃ以下の電圧になっても電流のまわり込みや逆流の
起こらない回路を提供できる。尚、本発明は上述の実施
例に限定されることなく、本発明の技術的範囲を逸脱す
ることなく種々の変形が可能であることは勿論であって
、一般的に２挿類の電８ｉｉｉ電圧を切換えで使用する
〕１買に広く応用する事ができるものである。
第１図、第２図は従来の電源切換回路例を示づ各回路図
、第３図乃至第６図は本発明の電源切換回路をＥ Ｐ
ＲＯｒν１の店込電源用切換回路に適用した場合の回路
例を示す各回路図、第７図はＶｐｐ／ＲＥ、ＡＤ倍信号
波形図である。 （符号の説明） ２１： Ｖｃｃ電源端子 ２２： Ｖｐｐ電源端子 ２３．２４： 切換信号入力端子 ２５： 出力電圧端子 ３１．３２，３３，３５，３６ ： Ｐチャネルトラン
ジスタ３４．３３’、３６： Ｎチャネルトランジスタ
３７： インバータ 特許出願人 株式会社 リ コ 一 ４′、１川 Ｓ”Ｉ’ ２ ＋ ” ：ｌ：３ ：ｉ τ−−−−− ４
、第３図乃至第６図は本発明の電源切換回路をＥ Ｐ
ＲＯｒν１の店込電源用切換回路に適用した場合の回路
例を示す各回路図、第７図はＶｐｐ／ＲＥ、ＡＤ倍信号
波形図である。 （符号の説明） ２１： Ｖｃｃ電源端子 ２２： Ｖｐｐ電源端子 ２３．２４： 切換信号入力端子 ２５： 出力電圧端子 ３１．３２，３３，３５，３６ ： Ｐチャネルトラン
ジスタ３４．３３’、３６： Ｎチャネルトランジスタ
３７： インバータ 特許出願人 株式会社 リ コ 一 ４′、１川 Ｓ”Ｉ’ ２ ＋ ” ：ｌ：３ ：ｉ τ−−−−− ４
Claims (1)
- 【特許請求の範囲】 １、正の第１電圧を供給する第１端子と、第１電圧より
大きい正の第２電圧を供給する第２端子と、電源電圧を
切換える為の制御信号を入力する第３端子、第４端子と
、切換後の電源電圧が出力される第５端子と、Ｐ形チャ
ネルを有する第１トランジスタ、第２トランジスタ及び
第３トランジスタと、Ｎ形チャネルを有する第４トラン
ジスタとを有し、第１端子に第３トランジスタのソース
電極を接続し、第２端子に第１トランジスタのソース電
極を接続し、第３端子に第２トランジスタのゲート電極
、第４トランジスタのゲート電極を接続し、第４端子に
第１トランジスタのゲート電極を接続し、第５端子に第
２トランジスタのドレイン電極と第３トランジスタのド
レイン電極を接続し、第１トランジスタのドレイン電極
に第３トランジスタのゲート電極、第２トランジスタの
ソース電極及び第４トランジスタのドレインｌｉを接続
し、第４トランジスタのソース電極を接地したことを特
徴とする電源切換回路。 ２、上記第１項に於いて、第３端子と第４端子が同一端
子である事を特徴とする電源切換回路。 ３、正の第１電圧を供給する第１＠子と、第１電圧より
大きい正の第２電圧を供給する第２端子と、電源電圧を
切換える為の制御信号を入力する第３端子、第４端子と
、切換後の電源電圧が出力される第５端子と、Ｐ形チャ
ネルを有する第１トランジスタ、第２トランジスタと、
Ｎ形チャネルを有する第３トランジスタ、第４トランジ
スタとを有し、第１端子に第３トランジスタのドレイン
電極を接続し、第２端子に第１トランジスタのソース電
極を接続し、第３端子に第２トランジスタのゲート電極
、第３１〜ランジスタのゲート電極。 第４トランジスタのゲート電極を接続し、第４端子に第
１トランジスタのゲート電極を接続し、第５端子に第２
１ヘランジスタのドレイン電極と第３トランジスタのソ
ース電極を接続し、第１１〜ランシタのドレイン電極に
第２トランジスタのソース電極、第４トランジスタのト
レイン電極を接続し、第４トランジスタのソース電極を
接地した事を特徴とする電源切換回路。 ４、上記第３項に於いて、第３端子と第４端子が同一端
子である事を特徴とする電源切換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126919A JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
| US06/629,672 US4565960A (en) | 1983-07-14 | 1984-07-11 | Power supply switching circuit |
| US06/781,756 US4700125A (en) | 1983-07-14 | 1985-09-30 | Power supply switching circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58126919A JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6020394A true JPS6020394A (ja) | 1985-02-01 |
| JPH0459720B2 JPH0459720B2 (ja) | 1992-09-24 |
Family
ID=14947143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58126919A Granted JPS6020394A (ja) | 1983-07-14 | 1983-07-14 | 電源切換回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (2) | US4565960A (ja) |
| JP (1) | JPS6020394A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2226030A (en) * | 1988-12-13 | 1990-06-20 | Ici Plc | Blowing agent |
| JPH02187997A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
| JPS6269719A (ja) * | 1985-09-24 | 1987-03-31 | Toshiba Corp | レベル変換論理回路 |
| JPS6319023A (ja) * | 1986-07-11 | 1988-01-26 | Toshiba Corp | 動作停止機能付き定電圧回路 |
| US4733163A (en) * | 1987-01-02 | 1988-03-22 | Motorola, Inc. | Digitally controlled current source |
| US5272393A (en) * | 1987-11-24 | 1993-12-21 | Hitachi, Ltd. | Voltage converter of semiconductor device |
| US4887053A (en) * | 1987-11-27 | 1989-12-12 | American Telephone And Telegraph Company | High frequency VLSI oscillator |
| US4853655A (en) * | 1987-11-27 | 1989-08-01 | American Telephone And Telegraph Company, At&T Bell Laboratories | High frequency CMOS oscillator |
| IT1232973B (it) * | 1987-12-01 | 1992-03-11 | Sgs Microelettronica Spa | Dispositivo di commutazione dell'alimentazione di tensione per memorie non volatili in tecnologia mos |
| US4961009A (en) * | 1988-06-29 | 1990-10-02 | Goldstar Semiconductor, Ltd. | Current-voltage converting circuit utilizing CMOS-type transistor |
| JPH0626308B2 (ja) * | 1988-07-08 | 1994-04-06 | 株式会社東芝 | 出力回路 |
| FR2641388B1 (fr) * | 1988-12-30 | 1991-03-15 | Radiotechnique Compelec | Circuit integre comprenant un generateur de courant commutable |
| JP3147395B2 (ja) * | 1990-05-07 | 2001-03-19 | セイコーエプソン株式会社 | 集積回路及び電子機器 |
| US5084666A (en) * | 1990-10-23 | 1992-01-28 | International Business Machines Corporation | Switchable output voltage converter |
| US5157280A (en) * | 1991-02-13 | 1992-10-20 | Texas Instruments Incorporated | Switch for selectively coupling a power supply to a power bus |
| JPH0554650A (ja) * | 1991-08-26 | 1993-03-05 | Nec Corp | 半導体集積回路 |
| DE69232807T2 (de) * | 1991-12-09 | 2003-02-20 | Fujitsu Ltd | Flash-Speicher mit besserer Löschbarkeit und dessen Schaltung |
| US5430403A (en) * | 1993-09-20 | 1995-07-04 | Micrel, Inc. | Field effect transistor with switchable body to source connection |
| US5424673A (en) * | 1994-01-28 | 1995-06-13 | Compaq Computer Corporation | LCD display precharge regulator circuit |
| JP3623004B2 (ja) * | 1994-03-30 | 2005-02-23 | 松下電器産業株式会社 | 電圧レベル変換回路 |
| US5528193A (en) * | 1994-11-21 | 1996-06-18 | National Semiconductor Corporation | Circuit for generating accurate voltage levels below substrate voltage |
| US5937906A (en) * | 1997-05-06 | 1999-08-17 | Kozyuk; Oleg V. | Method and apparatus for conducting sonochemical reactions and processes using hydrodynamic cavitation |
| US6218895B1 (en) | 1997-06-20 | 2001-04-17 | Intel Corporation | Multiple well transistor circuits having forward body bias |
| US6232827B1 (en) | 1997-06-20 | 2001-05-15 | Intel Corporation | Transistors providing desired threshold voltage and reduced short channel effects with forward body bias |
| US6593799B2 (en) | 1997-06-20 | 2003-07-15 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6166584A (en) * | 1997-06-20 | 2000-12-26 | Intel Corporation | Forward biased MOS circuits |
| AU7970898A (en) * | 1997-06-20 | 1999-01-04 | Intel Corporation | Forward body bias transistor circuits |
| US6300819B1 (en) | 1997-06-20 | 2001-10-09 | Intel Corporation | Circuit including forward body bias from supply voltage and ground nodes |
| US6100751A (en) * | 1997-06-20 | 2000-08-08 | Intel Corporation | Forward body biased field effect transistor providing decoupling capacitance |
| GB2327544B (en) * | 1997-07-16 | 2001-02-07 | Ericsson Telefon Ab L M | Electronic analogue switch |
| JP3695441B2 (ja) * | 2002-11-01 | 2005-09-14 | 株式会社ニプロン | コンピュータ用電源装置 |
| US7248988B2 (en) * | 2004-03-01 | 2007-07-24 | Transmeta Corporation | System and method for reducing temperature variation during burn in |
| JP4967801B2 (ja) * | 2007-05-17 | 2012-07-04 | ソニー株式会社 | 電源装置および電源装置の動作方法 |
| CN109212957A (zh) * | 2018-10-16 | 2019-01-15 | 昆山嘉提信息科技有限公司 | 一种供电装置 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3044689C2 (de) * | 1980-11-27 | 1982-08-26 | Deutsche Itt Industries Gmbh, 7800 Freiburg | Integrierte Schaltung mit nichtflüchtig programmierbaren Halbleiterspeichern |
| JPS6035760B2 (ja) * | 1980-12-18 | 1985-08-16 | 富士通株式会社 | 半導体記憶装置 |
| JPS6020394A (ja) * | 1983-07-14 | 1985-02-01 | Ricoh Co Ltd | 電源切換回路 |
-
1983
- 1983-07-14 JP JP58126919A patent/JPS6020394A/ja active Granted
-
1984
- 1984-07-11 US US06/629,672 patent/US4565960A/en not_active Expired - Lifetime
-
1985
- 1985-09-30 US US06/781,756 patent/US4700125A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2226030A (en) * | 1988-12-13 | 1990-06-20 | Ici Plc | Blowing agent |
| JPH02187997A (ja) * | 1989-01-16 | 1990-07-24 | Hitachi Ltd | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US4565960A (en) | 1986-01-21 |
| JPH0459720B2 (ja) | 1992-09-24 |
| US4700125A (en) | 1987-10-13 |
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