JPH0555511A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0555511A JPH0555511A JP3218860A JP21886091A JPH0555511A JP H0555511 A JPH0555511 A JP H0555511A JP 3218860 A JP3218860 A JP 3218860A JP 21886091 A JP21886091 A JP 21886091A JP H0555511 A JPH0555511 A JP H0555511A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- trench
- insulating film
- memory device
- semiconductor region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【目的】 微細化に適したトレンチキャパシタと短チャ
ンネル効果の少ない転送用MOSトランジスタとを備え
た半導体記憶装置を提供する。 【構成】 厚さの異なる絶縁膜(4)(5)に埋め込ま
れた半導体領域(8)にメモリセルの転送用MOSトラ
ンジスタを形成し、半導体領域(8)と電気的に分離さ
れた半導体基板(30)にトレンチ(25)を設けて、
このトレンチ(15)内面に極めて薄い容量酸化膜(2
6)を用いて単位面積当りの容量値の大きいメモリセル
の容量(53)(54)を形成することを特徴とする。
ンネル効果の少ない転送用MOSトランジスタとを備え
た半導体記憶装置を提供する。 【構成】 厚さの異なる絶縁膜(4)(5)に埋め込ま
れた半導体領域(8)にメモリセルの転送用MOSトラ
ンジスタを形成し、半導体領域(8)と電気的に分離さ
れた半導体基板(30)にトレンチ(25)を設けて、
このトレンチ(15)内面に極めて薄い容量酸化膜(2
6)を用いて単位面積当りの容量値の大きいメモリセル
の容量(53)(54)を形成することを特徴とする。
Description
【0001】
【産業上の利用分野】本発明は半導体記憶装置、特にS
OI(Siliconon Insulator)構造
を有するDRAMに関する。
OI(Siliconon Insulator)構造
を有するDRAMに関する。
【0002】
【従来の技術】1トランジスタ1キャパシタのメモリセ
ルで形成されるDRAMは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図15はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、P型の半導体基板(61)
と、基板(61)表面から形成されたトレンチ(62)
と、トレンチ(62)表面に形成された容量酸化膜(6
3)と、トレンチ(62)に埋め込まれたN+型ポリシ
リコンより成る容量電極(64)と、トレンチ(62)
に隣接して形成された転送用MOSトランジスタのN+
型ソ−ス領域(65)およびドレイン領域(66)と、
ゲ−ト酸化膜(67)上に設けたN+型ポリシリコンよ
りなるゲ−ト電極(68)と、層間絶縁膜(69)上に
延在されるビット線(70)と、容量電極(64)上の
酸化膜上を延在されるワ−ド線(71)とで構成されて
いる。従って、メモリセルの容量は、転送用MOSトラ
ンジスタのソ−ス領域(65)と直接コンタクトした容
量電極(64)と基板(61)間で形成され、容量酸化
膜(63)が誘電体となる。
ルで形成されるDRAMは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図15はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、P型の半導体基板(61)
と、基板(61)表面から形成されたトレンチ(62)
と、トレンチ(62)表面に形成された容量酸化膜(6
3)と、トレンチ(62)に埋め込まれたN+型ポリシ
リコンより成る容量電極(64)と、トレンチ(62)
に隣接して形成された転送用MOSトランジスタのN+
型ソ−ス領域(65)およびドレイン領域(66)と、
ゲ−ト酸化膜(67)上に設けたN+型ポリシリコンよ
りなるゲ−ト電極(68)と、層間絶縁膜(69)上に
延在されるビット線(70)と、容量電極(64)上の
酸化膜上を延在されるワ−ド線(71)とで構成されて
いる。従って、メモリセルの容量は、転送用MOSトラ
ンジスタのソ−ス領域(65)と直接コンタクトした容
量電極(64)と基板(61)間で形成され、容量酸化
膜(63)が誘電体となる。
【0003】図16はスタックトキャパシタのメモリセ
ル構造の断面図である。このメモリセルは、P型の半導
体基板(81)と、選択酸化により形成されたLOCO
S酸化膜(82)と、基板(81)の表面に形成された
転送用MOSトランジスタのN+型のソ−ス領域(8
3)およびドレイン領域(84)と、ゲ−ト酸化膜(8
5)上に設けたN+型ポリシリコンより成るゲ−ト電極
(86)と、ソ−ス領域(83)にコンタクトしLOC
OS酸化膜(82)およびゲ−ト電極(86)上に重畳
して広がるN+型ポリシリコンよりなる容量電極(8
7)と、容量電極(87 )の表面に熱酸化で形成した
容量酸化膜(88)と、容量酸化膜(88)上に設けら
れたN+型ポリシリコンよりなる共通電極(89)と、
ドレイン領域(84)とコンタクトし層間絶縁膜(9
0)上を延在させるビット線(91)と、LOCOS酸
化膜(82)上を延在させるワ−ド線(92)とで構成
されている。従って、メモリセルの容量は、容量電極
(87)と共通電極(89)間で形成され、容量酸化膜
(88)が誘電体となる。
ル構造の断面図である。このメモリセルは、P型の半導
体基板(81)と、選択酸化により形成されたLOCO
S酸化膜(82)と、基板(81)の表面に形成された
転送用MOSトランジスタのN+型のソ−ス領域(8
3)およびドレイン領域(84)と、ゲ−ト酸化膜(8
5)上に設けたN+型ポリシリコンより成るゲ−ト電極
(86)と、ソ−ス領域(83)にコンタクトしLOC
OS酸化膜(82)およびゲ−ト電極(86)上に重畳
して広がるN+型ポリシリコンよりなる容量電極(8
7)と、容量電極(87 )の表面に熱酸化で形成した
容量酸化膜(88)と、容量酸化膜(88)上に設けら
れたN+型ポリシリコンよりなる共通電極(89)と、
ドレイン領域(84)とコンタクトし層間絶縁膜(9
0)上を延在させるビット線(91)と、LOCOS酸
化膜(82)上を延在させるワ−ド線(92)とで構成
されている。従って、メモリセルの容量は、容量電極
(87)と共通電極(89)間で形成され、容量酸化膜
(88)が誘電体となる。
【0004】
【発明が解決しようとする課題】上述したトレンチキャ
パシタのメモリセルでは、容量電極(64)の電位によ
り容量酸化膜(63)下のトレンチ(62)表面がN型
化して、ドレイン領域(65)からリ−ク電流を発生し
易いので、容量酸化膜(63)を薄く形成できず、容量
値を大きくできない問題点を有していた。
パシタのメモリセルでは、容量電極(64)の電位によ
り容量酸化膜(63)下のトレンチ(62)表面がN型
化して、ドレイン領域(65)からリ−ク電流を発生し
易いので、容量酸化膜(63)を薄く形成できず、容量
値を大きくできない問題点を有していた。
【0005】また、スタックトキャパシタのメモリセル
では、容量電極(87)および共通電極(89)基板
(81)上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用MOSトランジスタを基板
(61)(81)表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用MOS
トランジスタの微細化が困難となる問題点を有してい
た。
では、容量電極(87)および共通電極(89)基板
(81)上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用MOSトランジスタを基板
(61)(81)表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用MOS
トランジスタの微細化が困難となる問題点を有してい
た。
【0006】
【課題を解決するための手段】本発明は斯る諸々の問題
点に鑑みてなされ、半導体基板上に設けた厚さの異なる
部分を有する絶縁膜に埋め込まれた半導体領域にメモリ
セルの転送用MOSトランジスタを形成することによ
り、従来の問題点を大幅に解決した半導体記憶装置を提
供するものである。
点に鑑みてなされ、半導体基板上に設けた厚さの異なる
部分を有する絶縁膜に埋め込まれた半導体領域にメモリ
セルの転送用MOSトランジスタを形成することによ
り、従来の問題点を大幅に解決した半導体記憶装置を提
供するものである。
【0007】
【作用】本発明によれば、半導体基板と半導体領域とを
絶縁膜で電気的に分離しているので、極めて薄い半導体
領域内にメモリセルの転送用MOSトランジスタを形成
すると、ドレイン電界の深さ方向への広がりが抑制され
て短チャンネル効果を少なくし、転送用MOSトランジ
スタの微細化に寄与する。
絶縁膜で電気的に分離しているので、極めて薄い半導体
領域内にメモリセルの転送用MOSトランジスタを形成
すると、ドレイン電界の深さ方向への広がりが抑制され
て短チャンネル効果を少なくし、転送用MOSトランジ
スタの微細化に寄与する。
【0008】また本発明によれば、トレンチ表面がN型
化されても、半導体基板と半導体領域とが絶縁膜で電気
的に分離されているので、容量からのリ−ク電流の発生
を防止できる。
化されても、半導体基板と半導体領域とが絶縁膜で電気
的に分離されているので、容量からのリ−ク電流の発生
を防止できる。
【0009】
【実施例】本発明による半導体記憶装置を図1を参照し
て説明する。本装置は、N型の単結晶シリコン板(7)
とN型の多結晶シリコン層(6)とで形成される半導体
基板(30)と、基板(30)の表面を被覆し厚い部分
と薄い部分とを有する酸化シリコンよりなる絶縁膜
(4)(5)と、絶縁膜の薄い部分(5)上に埋め込ま
れたP型の単結晶シリコン半導体領域(8)とを有し、
半導体領域(8)には隣接するメモリセルの転送用MO
Sトランジスタ(51)(52)を形成し、半導体領域
(8)の両端には薄い絶縁膜(5)を貫通して半導体基
板(30)まで到達するトレンチ(25)(25)を設
け、トレンチ(25)(25)にはそれぞれのメモリセ
ルの容量(53)(54)が形成されている。転送用M
OSトランジスタ(51)(52)は半導体領域(8)
上のゲ−ト酸化膜(9)を介して設けたポリシリコンよ
りなるゲ−ト電極(12)(12)と、半導体領域
(8)表面にゲ−ト電極(12)(12)にセルフアラ
インに形成されたN-型のソ−ス領域(14)(15)
およびドレイン領域(16)(17)と、半導体領域
(8)の底面まで達するN+型のソ−ス領域(19)
(20)および共通ドレイン領域(21)とでLDD構
造のMOSトランジスタを構成している。容量(53)
(54)はトレンチ(25)(25)内面に設けた薄い
容量酸化膜(26)とトレンチ(25)(25)内に充
填されたポリシリコンよりなる容量電極(27)(2
7)とで形成され、容量電極(27)(27)はN+型
のソ−ス領域(19)(20)と直接コンタクトしてい
る。さらに容量電極(27)およびゲ−ト電極(12)
を含む全面に層間絶縁膜(28)を付着し、その上にN
+型の共通ドレイン領域(21)とコンタクトしたビッ
ト線(29)を延在させている。なおゲ−ト電極(1
2)(12)も延在されてワ−ド線(13)を構成して
いる。
て説明する。本装置は、N型の単結晶シリコン板(7)
とN型の多結晶シリコン層(6)とで形成される半導体
基板(30)と、基板(30)の表面を被覆し厚い部分
と薄い部分とを有する酸化シリコンよりなる絶縁膜
(4)(5)と、絶縁膜の薄い部分(5)上に埋め込ま
れたP型の単結晶シリコン半導体領域(8)とを有し、
半導体領域(8)には隣接するメモリセルの転送用MO
Sトランジスタ(51)(52)を形成し、半導体領域
(8)の両端には薄い絶縁膜(5)を貫通して半導体基
板(30)まで到達するトレンチ(25)(25)を設
け、トレンチ(25)(25)にはそれぞれのメモリセ
ルの容量(53)(54)が形成されている。転送用M
OSトランジスタ(51)(52)は半導体領域(8)
上のゲ−ト酸化膜(9)を介して設けたポリシリコンよ
りなるゲ−ト電極(12)(12)と、半導体領域
(8)表面にゲ−ト電極(12)(12)にセルフアラ
インに形成されたN-型のソ−ス領域(14)(15)
およびドレイン領域(16)(17)と、半導体領域
(8)の底面まで達するN+型のソ−ス領域(19)
(20)および共通ドレイン領域(21)とでLDD構
造のMOSトランジスタを構成している。容量(53)
(54)はトレンチ(25)(25)内面に設けた薄い
容量酸化膜(26)とトレンチ(25)(25)内に充
填されたポリシリコンよりなる容量電極(27)(2
7)とで形成され、容量電極(27)(27)はN+型
のソ−ス領域(19)(20)と直接コンタクトしてい
る。さらに容量電極(27)およびゲ−ト電極(12)
を含む全面に層間絶縁膜(28)を付着し、その上にN
+型の共通ドレイン領域(21)とコンタクトしたビッ
ト線(29)を延在させている。なおゲ−ト電極(1
2)(12)も延在されてワ−ド線(13)を構成して
いる。
【0010】本発明による半導体記憶装置によれば、第
1にメモリセルの転送用MOSトランジスタを、絶縁膜
の薄い部分(5)に埋め込まれたP型の単結晶シリコン
半導体領域(8)に形成している点に特徴がある。この
半導体領域(8)は約1000Åと極めて薄く形成され
ているので、N+型の共通ドレイン領域(21)の底面
は絶縁膜(5)と接している。このため半導体領域
(8)の基板不純物濃度を下げても、縦方向電界は絶縁
膜(5)で弱められ、ドレイン電界が2次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔(チャンネル長)を小さくでき、よりM
OSトランジスタの微細化が実現される。また、半導体
領域(8)の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、MOSトランジスタの
ドライブ能力を向上できる。
1にメモリセルの転送用MOSトランジスタを、絶縁膜
の薄い部分(5)に埋め込まれたP型の単結晶シリコン
半導体領域(8)に形成している点に特徴がある。この
半導体領域(8)は約1000Åと極めて薄く形成され
ているので、N+型の共通ドレイン領域(21)の底面
は絶縁膜(5)と接している。このため半導体領域
(8)の基板不純物濃度を下げても、縦方向電界は絶縁
膜(5)で弱められ、ドレイン電界が2次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔(チャンネル長)を小さくでき、よりM
OSトランジスタの微細化が実現される。また、半導体
領域(8)の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、MOSトランジスタの
ドライブ能力を向上できる。
【0011】第2に、メモリセルの容量をトレンチ(2
5)に形成する点に特徴がある。半導体基板(30)は
転送用MOSトランジスタを形成した半導体領域(8)
と電気的に分離されているので、半導体基板(30)の
トレンチ(25)表面が反転しても、容量のリ−クは発
生しない。この結果、トレンチ(25)表面に形成され
る容量酸化膜(26)を約100Åと極めて薄く形成で
き、容量値を大きくできる。
5)に形成する点に特徴がある。半導体基板(30)は
転送用MOSトランジスタを形成した半導体領域(8)
と電気的に分離されているので、半導体基板(30)の
トレンチ(25)表面が反転しても、容量のリ−クは発
生しない。この結果、トレンチ(25)表面に形成され
る容量酸化膜(26)を約100Åと極めて薄く形成で
き、容量値を大きくできる。
【0012】次に、本発明による半導体記憶装置の製造
方法について図2乃至図14を参照して説明する。図2
において、P型シリコン基板(1)の1主面に熱酸化に
より500Åの酸化膜(2)を形成し、その上にシリコ
ン窒化膜(3)を減圧CVD法により約1500Åの厚
みにデポジションする。その後、薄い部分の絶縁膜
(5)に対応する部分を残してエッチング除去する。
方法について図2乃至図14を参照して説明する。図2
において、P型シリコン基板(1)の1主面に熱酸化に
より500Åの酸化膜(2)を形成し、その上にシリコ
ン窒化膜(3)を減圧CVD法により約1500Åの厚
みにデポジションする。その後、薄い部分の絶縁膜
(5)に対応する部分を残してエッチング除去する。
【0013】図3において、シリコン窒化膜(3)をマ
スクにして、周知の選択酸化を行い、約5000Åの厚
い部分の絶縁膜(4)を形成する。その後、シリコン窒
化膜(3)をエッチング除去する。図4において、全面
を熱酸化して前工程でシリコン窒化膜(3)で被覆した
部分に約3000Åの薄い部分の絶縁膜(5)を形成す
る。
スクにして、周知の選択酸化を行い、約5000Åの厚
い部分の絶縁膜(4)を形成する。その後、シリコン窒
化膜(3)をエッチング除去する。図4において、全面
を熱酸化して前工程でシリコン窒化膜(3)で被覆した
部分に約3000Åの薄い部分の絶縁膜(5)を形成す
る。
【0014】図5において、全面に多結晶シリコン層
(6)を約10000Åの厚みにデポジションした後、
リン(POCl3)を拡散して比抵抗RSが20オ−ムに
ド−プする。さらに多結晶シリコン層(6)の表面を研
摩して、平坦な表面を形成する。図6において、多結晶
シリコン層(6)の表面にN型単結晶シリコン板(7)
を貼り合わせる。
(6)を約10000Åの厚みにデポジションした後、
リン(POCl3)を拡散して比抵抗RSが20オ−ムに
ド−プする。さらに多結晶シリコン層(6)の表面を研
摩して、平坦な表面を形成する。図6において、多結晶
シリコン層(6)の表面にN型単結晶シリコン板(7)
を貼り合わせる。
【0015】図7において、P型シリコン基板(1)を
表面から研摩して、厚い部分の絶縁膜(4)が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜(5)
上にP型の半導体領域(8)が絶縁膜(4)(5)に埋
め込まれる形状に形成される。この半導体領域(8)に
ボロン(11B+)をイオン注入して、スレッショルド電
位の調整を行う。
表面から研摩して、厚い部分の絶縁膜(4)が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜(5)
上にP型の半導体領域(8)が絶縁膜(4)(5)に埋
め込まれる形状に形成される。この半導体領域(8)に
ボロン(11B+)をイオン注入して、スレッショルド電
位の調整を行う。
【0016】図8において、半導体領域(8)表面を熱
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約1000Åの厚みに調整する。図9におい
て、半導体領域(8)表面に熱酸化により約150Åの
ゲ−ト酸化膜(9)を形成し、全面にN+型にド−プさ
れた約2000Åの厚みのポリシリコン層(10)およ
びその上に約1000ÅのCVD酸化膜(11)をデポ
ジションし、所定のパタ−ンにCVD酸化膜(11)お
よびポリシリコン層(10)をエッチングして転送用M
OSトランジスタのゲ−ト電極(12)およびワ−ド線
(13)を形成する。
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約1000Åの厚みに調整する。図9におい
て、半導体領域(8)表面に熱酸化により約150Åの
ゲ−ト酸化膜(9)を形成し、全面にN+型にド−プさ
れた約2000Åの厚みのポリシリコン層(10)およ
びその上に約1000ÅのCVD酸化膜(11)をデポ
ジションし、所定のパタ−ンにCVD酸化膜(11)お
よびポリシリコン層(10)をエッチングして転送用M
OSトランジスタのゲ−ト電極(12)およびワ−ド線
(13)を形成する。
【0017】図10において、半導体領域(8)にLD
D構造の転送用MOSトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極(12)をマス
クとして用いて、半導体領域(8)にN-型のソ−ス領
域(14)(15)およびドレイン領域(16)(1
7)を形成する。このイオン注入は、リン(31P+)を
ド−ズ量3×1013cm-2、加速電圧40keVで行う。
つぎにゲ−ト電極(12)の側面にサイドウォ−ルスペ
−サ膜(18)を形成した後、N+型のソ−ス領域(1
9)(20)および共通ドレイン領域(21)をイオン
注入により形成する。このイオン注入は、ヒ素(75As
+)をド−ズ量5×1015cm-2、加速電圧40keVで
行う。
D構造の転送用MOSトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極(12)をマス
クとして用いて、半導体領域(8)にN-型のソ−ス領
域(14)(15)およびドレイン領域(16)(1
7)を形成する。このイオン注入は、リン(31P+)を
ド−ズ量3×1013cm-2、加速電圧40keVで行う。
つぎにゲ−ト電極(12)の側面にサイドウォ−ルスペ
−サ膜(18)を形成した後、N+型のソ−ス領域(1
9)(20)および共通ドレイン領域(21)をイオン
注入により形成する。このイオン注入は、ヒ素(75As
+)をド−ズ量5×1015cm-2、加速電圧40keVで
行う。
【0018】図11において、メモリセルの容量を形成
する領域の半導体領域(8)表面の酸化膜(9)をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜(22)で被覆し、選択的に酸化膜(9)の
ドライエッチングをする。図12において、レジスト膜
(22)を除去した後、全面にシリコン窒化膜(23)
を500Åの厚みにデポジションし、トレンチ(25)
を形成する領域上を除いて、新たにレジスト膜(24)
で被覆する。続いてこのレジスト膜(24)をマスクと
してシリコン窒化膜(23)、半導体領域(8)のシリ
コン、薄い部分の絶縁膜(5)のSiO2および半導体
基板(30)のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ(25)を形成する。レジスト
膜(24)を除去した後、トレンチ(25)の内表面を
熱酸化して、約100Åの容量酸化膜(26)を半導体
領域(8)および半導体基板(30)側面に形成し、シ
リコン窒化膜(23)を除去する。
する領域の半導体領域(8)表面の酸化膜(9)をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜(22)で被覆し、選択的に酸化膜(9)の
ドライエッチングをする。図12において、レジスト膜
(22)を除去した後、全面にシリコン窒化膜(23)
を500Åの厚みにデポジションし、トレンチ(25)
を形成する領域上を除いて、新たにレジスト膜(24)
で被覆する。続いてこのレジスト膜(24)をマスクと
してシリコン窒化膜(23)、半導体領域(8)のシリ
コン、薄い部分の絶縁膜(5)のSiO2および半導体
基板(30)のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ(25)を形成する。レジスト
膜(24)を除去した後、トレンチ(25)の内表面を
熱酸化して、約100Åの容量酸化膜(26)を半導体
領域(8)および半導体基板(30)側面に形成し、シ
リコン窒化膜(23)を除去する。
【0019】図13において、トレンチ(25)に容量
電極(27)を形成する。すなわち、全面にポリシリコ
ン膜を約1000Åの厚みにデポジションし、トレンチ
(25)内にポリシリコンを充填して、容量電極(2
7)を形成する。なおポリシリコン膜はN+型にド−プ
され、その表面は熱酸化されて酸化膜で被覆されてい
る。
電極(27)を形成する。すなわち、全面にポリシリコ
ン膜を約1000Åの厚みにデポジションし、トレンチ
(25)内にポリシリコンを充填して、容量電極(2
7)を形成する。なおポリシリコン膜はN+型にド−プ
され、その表面は熱酸化されて酸化膜で被覆されてい
る。
【0020】最後に、図14において、全面を層間絶縁
膜(28)で被覆して表面の平坦化を行った後、共通ド
レイン領域(21)にコンタクトしたビット線(29)
をアルミニウムのスパッタによりその上に形成する。そ
の後、半導体基板(30)の裏面に裏張り電極をスパッ
タにより形成する。
膜(28)で被覆して表面の平坦化を行った後、共通ド
レイン領域(21)にコンタクトしたビット線(29)
をアルミニウムのスパッタによりその上に形成する。そ
の後、半導体基板(30)の裏面に裏張り電極をスパッ
タにより形成する。
【0021】
【発明の効果】本発明によれば、第1に絶縁膜の薄い部
分(5)上に設けた約1000Åの半導体領域(8)に
メモリセルを形成する転送用MOSトランジスタを形成
しているので、ドレイン電界が絶縁膜(5)により縦方
向で弱められ、短チャンネル効果を抑制してさらに短チ
ャンネルに設計でき、転送用MOSトランジスタの微細
化が実現され、半導体記憶装置の高密度化に寄与できる
利点を有する。また、半導体領域(8)の基板不純物濃
度を低く設計できるので、キャリアのモビリティも上げ
られ、MOSトランジスタのドライブ能力を向上できる
ので、さらに転送用MOSトランジスタの微細化に寄与
できる。
分(5)上に設けた約1000Åの半導体領域(8)に
メモリセルを形成する転送用MOSトランジスタを形成
しているので、ドレイン電界が絶縁膜(5)により縦方
向で弱められ、短チャンネル効果を抑制してさらに短チ
ャンネルに設計でき、転送用MOSトランジスタの微細
化が実現され、半導体記憶装置の高密度化に寄与できる
利点を有する。また、半導体領域(8)の基板不純物濃
度を低く設計できるので、キャリアのモビリティも上げ
られ、MOSトランジスタのドライブ能力を向上できる
ので、さらに転送用MOSトランジスタの微細化に寄与
できる。
【0022】第2に、メモリセルの容量をトレンチ(2
5)に形成し、トレンチ(25)を形成した半導体基板
(30)と転送用MOSトランジスタを形成した半導体
領域(8)とを電気的に分離しているので、容量電極
(27)により容量酸化膜(26)下のトレンチ(2
5)表面が電界で反転しても、容量のリ−クは全く発生
しない。この結果、トレンチ(25)表面に形成される
容量酸化膜(26)を約100Åと極めて薄く形成で
き、単位面積当りの容量値を従来のものより1.5〜2
倍と大きくでき、容量の微細化に寄与できる。
5)に形成し、トレンチ(25)を形成した半導体基板
(30)と転送用MOSトランジスタを形成した半導体
領域(8)とを電気的に分離しているので、容量電極
(27)により容量酸化膜(26)下のトレンチ(2
5)表面が電界で反転しても、容量のリ−クは全く発生
しない。この結果、トレンチ(25)表面に形成される
容量酸化膜(26)を約100Åと極めて薄く形成で
き、単位面積当りの容量値を従来のものより1.5〜2
倍と大きくでき、容量の微細化に寄与できる。
【0023】第3に、メモリセルの容量は薄い容量酸化
膜(5)により、その容量値の増大が図れ、容量値を増
加させるためのスタックトキャパシタ構造が不要とな
り、メモリセルとその周辺回路との段差が解消され、ホ
トリソ工程での露光ぼけを無くすることができる。第4
に、トレンチ(25)内の容量電極(27)に電荷が蓄
積されるので、α線によるソフトエラ−を防止できる構
造となっている。
膜(5)により、その容量値の増大が図れ、容量値を増
加させるためのスタックトキャパシタ構造が不要とな
り、メモリセルとその周辺回路との段差が解消され、ホ
トリソ工程での露光ぼけを無くすることができる。第4
に、トレンチ(25)内の容量電極(27)に電荷が蓄
積されるので、α線によるソフトエラ−を防止できる構
造となっている。
【0024】第5に、容量の一方の電極として働く半導
体基板(30)にその裏面に電極を形成して、例えば−
3Vの負の電圧を半導体基板(30)に印加すると、薄
い部分の絶縁膜(5)を介して容量結合によりP型の半
導体領域(8)の下部にホ−ルを誘起し、半導体領域
(8)に形成した転送用MOSトランジスタのスレシュ
ホルド電位を上げる様に働く。
体基板(30)にその裏面に電極を形成して、例えば−
3Vの負の電圧を半導体基板(30)に印加すると、薄
い部分の絶縁膜(5)を介して容量結合によりP型の半
導体領域(8)の下部にホ−ルを誘起し、半導体領域
(8)に形成した転送用MOSトランジスタのスレシュ
ホルド電位を上げる様に働く。
【図1】本発明に依る半導体記憶装置を説明する断面図
である。
である。
【図2】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図3】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図4】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図5】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図6】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図7】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図8】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図9】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図10】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図11】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図12】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図13】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図14】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図15】従来のトレンチキャパシタ型半導体記憶装置
を説明する断面図である。
を説明する断面図である。
【図16】従来のスタックトキャパシタ型半導体記憶装
置を説明する断面図である。
置を説明する断面図である。
Claims (4)
- 【請求項1】 半導体基板と、前記基板表面を被覆する
厚さの異なる部分を有する絶縁膜と、前記絶縁膜の厚さ
の薄い部分に埋め込まれた半導体領域とを備え、前記半
導体領域にメモリセルの転送用MOSトランジスタを形
成することを特徴とする半導体記憶装置。 - 【請求項2】 半導体基板と、前記基板表面を被覆する
厚さの異なる部分を有する絶縁膜と、前記絶縁膜の薄い
部分に埋め込まれた半導体領域と、前記半導体領域から
前記絶縁膜を貫通して前記基板に到達するトレンチとを
備え、前記半導体領域にメモリセルの転送用MOSトラ
ンジスタを形成し、前記トレンチにメモリセルの容量を
形成することを特徴とする半導体記憶装置。 - 【請求項3】 前記半導体基板は単結晶層と多結晶層の
2層で形成することを特徴とする請求項1あるいは請求
項2記載の半導体装置。 - 【請求項4】 前記絶縁膜をシリコン酸化膜で形成する
ことを特徴とする請求項1あるいは請求項2記載の半導
体記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218860A JPH0555511A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP3218860A JPH0555511A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0555511A true JPH0555511A (ja) | 1993-03-05 |
Family
ID=16726456
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3218860A Pending JPH0555511A (ja) | 1991-08-29 | 1991-08-29 | 半導体記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0555511A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762654B1 (en) | 1999-07-15 | 2004-07-13 | Murata Manufacturing Co., Ltd. | Delay line |
CN103296431A (zh) * | 2012-02-29 | 2013-09-11 | 深圳光启创新技术有限公司 | 一种负磁导率超材料 |
-
1991
- 1991-08-29 JP JP3218860A patent/JPH0555511A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6762654B1 (en) | 1999-07-15 | 2004-07-13 | Murata Manufacturing Co., Ltd. | Delay line |
CN103296431A (zh) * | 2012-02-29 | 2013-09-11 | 深圳光启创新技术有限公司 | 一种负磁导率超材料 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5811283A (en) | Silicon on insulator (SOI) dram cell structure and process | |
JP3431734B2 (ja) | Soi形電界効果トランジスタおよびその製造方法 | |
KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
US5504027A (en) | Method for fabricating semiconductor memory devices | |
JP2825245B2 (ja) | スタックトキャパシタdramセル及びその製造方法 | |
JP3172321B2 (ja) | 半導体記憶装置の製造方法 | |
JP3132435B2 (ja) | 半導体装置の製造方法 | |
US5041887A (en) | Semiconductor memory device | |
JPS6145390B2 (ja) | ||
JPH0715949B2 (ja) | Dramセル及びその製造方法 | |
JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
JP3421230B2 (ja) | 半導体記憶装置およびその製造方法 | |
KR100238609B1 (ko) | 메모리 셀용 스위칭 트랜지스터 및 캐패시터 | |
JPH0347588B2 (ja) | ||
JPH0555511A (ja) | 半導体記憶装置 | |
JPH0575053A (ja) | 半導体記憶装置 | |
JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
JP3070537B2 (ja) | 半導体装置およびその製造方法 | |
JPH1022471A (ja) | 半導体集積回路装置及びその製造方法 | |
JPH0575054A (ja) | 半導体記憶装置 | |
JPH0590535A (ja) | 半導体記憶装置の製造方法 | |
KR970000227B1 (ko) | 반도체 메모리 장치 및 그 제조방법 | |
JPH0329186B2 (ja) | ||
JP3535542B2 (ja) | 半導体メモリ装置及びその製造方法 | |
KR940009613B1 (ko) | 반도체 메모리 장치의 제조방법 및 그 구조 |