JPH0590535A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPH0590535A JPH0590535A JP3247818A JP24781891A JPH0590535A JP H0590535 A JPH0590535 A JP H0590535A JP 3247818 A JP3247818 A JP 3247818A JP 24781891 A JP24781891 A JP 24781891A JP H0590535 A JPH0590535 A JP H0590535A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- forming
- semiconductor substrate
- semiconductor
- trench
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Semiconductor Memories (AREA)
Abstract
(57)【要約】 （修正有）
【目的】 微細化に適したトレンチキャパシタと短チャ
ンネル効果の少ない転送用ＭＯＳトランジスタとを備え
た半導体記憶装置の製造方法を提供する。 【構成】 第１の半導体基板（１）表面に厚さの異なる
絶縁膜（４）（５）を形成する工程と、絶縁膜（４）
（５）上に第２の半導体基板（３４）を形成する工程
と、第１の半導体基板（１）を削り半導体領域（８）を
形成する工程と、半導体領域（８）にメモリセルの転送
用ＭＯＳトランジスタを形成する工程と、半導体領域
（８）の周辺部にトレンチ（２５）を形成する工程と、
トレンチ（２５）にメモリセルの容量を形成する工程と
を具備する。
ンネル効果の少ない転送用ＭＯＳトランジスタとを備え
た半導体記憶装置の製造方法を提供する。 【構成】 第１の半導体基板（１）表面に厚さの異なる
絶縁膜（４）（５）を形成する工程と、絶縁膜（４）
（５）上に第２の半導体基板（３４）を形成する工程
と、第１の半導体基板（１）を削り半導体領域（８）を
形成する工程と、半導体領域（８）にメモリセルの転送
用ＭＯＳトランジスタを形成する工程と、半導体領域
（８）の周辺部にトレンチ（２５）を形成する工程と、
トレンチ（２５）にメモリセルの容量を形成する工程と
を具備する。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置の製造方
法、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造を有するＤＲＡＭの製造方法に関する。
法、特にＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａ
ｔｏｒ）構造を有するＤＲＡＭの製造方法に関する。
【０００２】
【従来の技術】１トランジスタ１キャパシタのメモリセ
ルで形成されるＤＲＡＭは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図１５はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、Ｐ型の半導体基板（６１）
と、基板（６１）表面から形成されたトレンチ（６２）
と、トレンチ（６２）表面に形成された容量酸化膜（６
３）と、トレンチ（６２）に埋め込まれたＮ+型ポリシ
リコンより成る容量電極（６４）と、トレンチ（６２）
に隣接して形成された転送用ＭＯＳトランジスタのＮ+
型ソ−ス領域（６５）およびドレイン領域（６６）と、
ゲ−ト酸化膜（６７）上に設けたＮ+型ポリシリコンよ
りなるゲ−ト電極（６８）と、層間絶縁膜（６９）上に
延在されるビット線（７０）と、容量電極（６４）上の
酸化膜上を延在されるワ−ド線（７１）とで構成されて
いる。従って、メモリセルの容量は、転送用ＭＯＳトラ
ンジスタのソ−ス領域（６５）と直接コンタクトした容
量電極（６４）と基板（６１）間で形成され、容量酸化
膜（６３）が誘電体となる。
ルで形成されるＤＲＡＭは、メモリ容量の増加とともに
微細化が進められている。この微細化の構造としては、
トレンチキャパシタとスタックトキャパシタとがある。
図１５はトレンチキャパシタのメモリセル構造の断面図
である。このメモリセルは、Ｐ型の半導体基板（６１）
と、基板（６１）表面から形成されたトレンチ（６２）
と、トレンチ（６２）表面に形成された容量酸化膜（６
３）と、トレンチ（６２）に埋め込まれたＮ+型ポリシ
リコンより成る容量電極（６４）と、トレンチ（６２）
に隣接して形成された転送用ＭＯＳトランジスタのＮ+
型ソ−ス領域（６５）およびドレイン領域（６６）と、
ゲ−ト酸化膜（６７）上に設けたＮ+型ポリシリコンよ
りなるゲ−ト電極（６８）と、層間絶縁膜（６９）上に
延在されるビット線（７０）と、容量電極（６４）上の
酸化膜上を延在されるワ−ド線（７１）とで構成されて
いる。従って、メモリセルの容量は、転送用ＭＯＳトラ
ンジスタのソ−ス領域（６５）と直接コンタクトした容
量電極（６４）と基板（６１）間で形成され、容量酸化
膜（６３）が誘電体となる。
【０００３】図１６はスタックトキャパシタのメモリセ
ル構造の断面図である。このメモリセルは、Ｐ型の半導
体基板（８１）と、選択酸化により形成されたＬＯＣＯ
Ｓ酸化膜（８２）と、基板（８１）の表面に形成された
転送用ＭＯＳトランジスタのＮ+型のソ−ス領域（８
３）およびドレイン領域（８４）と、ゲ−ト酸化膜（８
５）上に設けたＮ+型ポリシリコンより成るゲ−ト電極
（８６）と、ソ−ス領域（８３）にコンタクトしＬＯＣ
ＯＳ酸化膜（８２）およびゲ−ト電極（８６）上に重畳
して広がるＮ+型ポリシリコンよりなる容量電極（８
７）と、容量電極（８７ ）の表面に熱酸化で形成した
容量酸化膜（８８）と、容量酸化膜（８８）上に設けら
れたＮ+型ポリシリコンよりなる共通電極（８９）と、
ドレイン領域（８４）とコンタクトし層間絶縁膜（９
０）上を延在させるビット線（９１）と、ＬＯＣＯＳ酸
化膜（８２）上を延在させるワ−ド線（９２）とで構成
されている。従って、メモリセルの容量は、容量電極
（８７）と共通電極（８９）間で形成され、容量酸化膜
（８８）が誘電体となる。
ル構造の断面図である。このメモリセルは、Ｐ型の半導
体基板（８１）と、選択酸化により形成されたＬＯＣＯ
Ｓ酸化膜（８２）と、基板（８１）の表面に形成された
転送用ＭＯＳトランジスタのＮ+型のソ−ス領域（８
３）およびドレイン領域（８４）と、ゲ−ト酸化膜（８
５）上に設けたＮ+型ポリシリコンより成るゲ−ト電極
（８６）と、ソ−ス領域（８３）にコンタクトしＬＯＣ
ＯＳ酸化膜（８２）およびゲ−ト電極（８６）上に重畳
して広がるＮ+型ポリシリコンよりなる容量電極（８
７）と、容量電極（８７ ）の表面に熱酸化で形成した
容量酸化膜（８８）と、容量酸化膜（８８）上に設けら
れたＮ+型ポリシリコンよりなる共通電極（８９）と、
ドレイン領域（８４）とコンタクトし層間絶縁膜（９
０）上を延在させるビット線（９１）と、ＬＯＣＯＳ酸
化膜（８２）上を延在させるワ−ド線（９２）とで構成
されている。従って、メモリセルの容量は、容量電極
（８７）と共通電極（８９）間で形成され、容量酸化膜
（８８）が誘電体となる。
【０００４】
【発明が解決しようとする課題】上述したトレンチキャ
パシタのメモリセルでは、容量電極（６４）の電位によ
り容量酸化膜（６３）下のトレンチ（６２）表面がＮ型
化して、ドレイン領域（６５）からリ−ク電流を発生し
易いので、容量酸化膜（６３）を薄く形成できず、容量
値を大きくできない問題点を有していた。
パシタのメモリセルでは、容量電極（６４）の電位によ
り容量酸化膜（６３）下のトレンチ（６２）表面がＮ型
化して、ドレイン領域（６５）からリ−ク電流を発生し
易いので、容量酸化膜（６３）を薄く形成できず、容量
値を大きくできない問題点を有していた。
【０００５】また、スタックトキャパシタのメモリセル
では、容量電極（８７）および共通電極（８９）基板
（８１）上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用ＭＯＳトランジスタを基板
（６１）（８１）表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用ＭＯＳ
トランジスタの微細化が困難となる問題点を有してい
た。
では、容量電極（８７）および共通電極（８９）基板
（８１）上に積み重ねて形成するので、メモリ周辺回路
との段差が大きくなり、フォトリソ工程でのピント合わ
せが困難になる問題点を有していた。さらに上記した両
メモリセルにおいて、転送用ＭＯＳトランジスタを基板
（６１）（８１）表面に形成しているので、ドレイン電
界が深さ方向にも広がり短チャンネル効果を発生するた
め、ソ−スドレイン間隔を小さくできず、転送用ＭＯＳ
トランジスタの微細化が困難となる問題点を有してい
た。
【０００６】さらにまた、トレンチキャパシタのメモリ
セルを製造する場合、トレンチ（６２）と転送用ＭＯＳ
トランジスタを同一半導体基板（６１）に形成するの
で、両者の相互の作用をなくすることができない問題点
もあった。
セルを製造する場合、トレンチ（６２）と転送用ＭＯＳ
トランジスタを同一半導体基板（６１）に形成するの
で、両者の相互の作用をなくすることができない問題点
もあった。
【０００７】
【課題を解決するための手段】本発明は斯る諸々の問題
点に鑑みてなされ、第１の半導体基板上に厚さの異なる
部分を有する絶縁膜を形成する工程と、前記絶縁膜上に
第２の半導体基板を形成する工程と、第１の半導体基板
を削って半導体領域を形成する工程と、前記半導体領域
にメモリセルの転送用ＭＯＳトランジスタを形成する工
程と、前記半導体領域の周辺部に前記半導体領域と絶縁
膜とを貫通して前記第２の半導体基板に到達するトレン
チを形成する工程と、前記トレンチ内にメモリセルの容
量を形成する工程とを備え、従来の問題点を大幅に解決
した半導体記憶装置の製造方法を提供するものである。
点に鑑みてなされ、第１の半導体基板上に厚さの異なる
部分を有する絶縁膜を形成する工程と、前記絶縁膜上に
第２の半導体基板を形成する工程と、第１の半導体基板
を削って半導体領域を形成する工程と、前記半導体領域
にメモリセルの転送用ＭＯＳトランジスタを形成する工
程と、前記半導体領域の周辺部に前記半導体領域と絶縁
膜とを貫通して前記第２の半導体基板に到達するトレン
チを形成する工程と、前記トレンチ内にメモリセルの容
量を形成する工程とを備え、従来の問題点を大幅に解決
した半導体記憶装置の製造方法を提供するものである。
【０００８】
【作用】本発明によれば、第１の半導体基板上に厚みの
異なる絶縁膜を形成することにより、半導体領域と第２
の半導体基板とを容易に電気的に分離できるので、メモ
リセルの転送用ＭＯＳトランジスタとトレンチに形成す
る容量とを相互作用なく製造できる。
異なる絶縁膜を形成することにより、半導体領域と第２
の半導体基板とを容易に電気的に分離できるので、メモ
リセルの転送用ＭＯＳトランジスタとトレンチに形成す
る容量とを相互作用なく製造できる。
【０００９】また本発明によれば、第１の半導体基板を
厚い部分の絶縁膜が露出するまで削っているので、非常
に薄い半導体領域を絶縁膜に埋め込むことができる。さ
らに本発明によれば、トレンチ内に第１容量絶縁膜、第
１容量電極、第２容量絶縁膜および第２容量電極を順次
積層することにより、並列接続された第１容量と第２容
量とを容易に形成できる。
厚い部分の絶縁膜が露出するまで削っているので、非常
に薄い半導体領域を絶縁膜に埋め込むことができる。さ
らに本発明によれば、トレンチ内に第１容量絶縁膜、第
１容量電極、第２容量絶縁膜および第２容量電極を順次
積層することにより、並列接続された第１容量と第２容
量とを容易に形成できる。
【００１０】
【実施例】本発明による半導体記憶装置を図１を参照し
て説明する。本装置は、Ｎ型の単結晶シリコン板（７）
とＮ型の多結晶シリコン層（６）とで形成される第２の
半導体基板（３４）と、基板（３４）の表面を被覆し厚
い部分と薄い部分とを有する酸化シリコンよりなる絶縁
膜（４）（５）と、絶縁膜の薄い部分（５）上に埋め込
まれたＰ型の単結晶シリコン半導体領域（８）とを有
し、半導体領域（８）には隣接するメモリセルの転送用
ＭＯＳトランジスタ（５１）（５２）を形成し、半導体
領域（８）の両端には薄い絶縁膜（５）を貫通して第２
の半導体基板（３４）まで到達するトレンチ（２５）
（２５）を設け、トレンチ（２５）（２５）にはそれぞ
れのメモリセルの容量（５３）（５４）が形成されてい
る。転送用ＭＯＳトランジスタ（５１）（５２）は半導
体領域（８）上のゲ−ト酸化膜（９）を介して設けたポ
リシリコンよりなるゲ−ト電極（１２）（１２）と、半
導体領域（８）表面にゲ−ト電極（１２）（１２）にセ
ルフアラインに形成されたＮ-型のソ−ス領域（１４）
（１５）およびドレイン領域（１６）（１７）と、半導
体領域（８）の底面まで達するＮ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）とでＬＤ
Ｄ構造のＭＯＳトランジスタを構成している。容量（５
３）（５４）はトレンチ（２５）（２５）内面に設けた
薄いシリコン酸化膜より成る第１容量絶縁膜（２６）と
その上にデポジションされたポリシリコンより成る第１
容量電極（２７）とで形成される第１容量（２８）と、
第１容量電極（２７）上にデポジションしたシリコン窒
化膜よりなる第２容量絶縁膜（２９）とその上にデポジ
ションしたポリシリコンより成り且つトレンチ（２５）
（２５）を充填する第２容量電極（３０）とで形成され
る第２容量（３１）とを並列に接続して形成されてい
る。なお、第１容量電極（２７）はＮ+型のソ−ス領域
（１９）（２０）と直接コンタクトしている。さらに第
２容量電極（３０）およびゲ−ト電極（１２）を含む全
面に層間絶縁膜（３２）を付着し、その上にＮ+型の共
通ドレイン領域（２１）とコンタクトしたビット線（３
３）を延在させている。なおゲ−ト電極（１２）（１
２）も延在されてワ−ド線（１３）を構成している。
て説明する。本装置は、Ｎ型の単結晶シリコン板（７）
とＮ型の多結晶シリコン層（６）とで形成される第２の
半導体基板（３４）と、基板（３４）の表面を被覆し厚
い部分と薄い部分とを有する酸化シリコンよりなる絶縁
膜（４）（５）と、絶縁膜の薄い部分（５）上に埋め込
まれたＰ型の単結晶シリコン半導体領域（８）とを有
し、半導体領域（８）には隣接するメモリセルの転送用
ＭＯＳトランジスタ（５１）（５２）を形成し、半導体
領域（８）の両端には薄い絶縁膜（５）を貫通して第２
の半導体基板（３４）まで到達するトレンチ（２５）
（２５）を設け、トレンチ（２５）（２５）にはそれぞ
れのメモリセルの容量（５３）（５４）が形成されてい
る。転送用ＭＯＳトランジスタ（５１）（５２）は半導
体領域（８）上のゲ−ト酸化膜（９）を介して設けたポ
リシリコンよりなるゲ−ト電極（１２）（１２）と、半
導体領域（８）表面にゲ−ト電極（１２）（１２）にセ
ルフアラインに形成されたＮ-型のソ−ス領域（１４）
（１５）およびドレイン領域（１６）（１７）と、半導
体領域（８）の底面まで達するＮ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）とでＬＤ
Ｄ構造のＭＯＳトランジスタを構成している。容量（５
３）（５４）はトレンチ（２５）（２５）内面に設けた
薄いシリコン酸化膜より成る第１容量絶縁膜（２６）と
その上にデポジションされたポリシリコンより成る第１
容量電極（２７）とで形成される第１容量（２８）と、
第１容量電極（２７）上にデポジションしたシリコン窒
化膜よりなる第２容量絶縁膜（２９）とその上にデポジ
ションしたポリシリコンより成り且つトレンチ（２５）
（２５）を充填する第２容量電極（３０）とで形成され
る第２容量（３１）とを並列に接続して形成されてい
る。なお、第１容量電極（２７）はＮ+型のソ−ス領域
（１９）（２０）と直接コンタクトしている。さらに第
２容量電極（３０）およびゲ−ト電極（１２）を含む全
面に層間絶縁膜（３２）を付着し、その上にＮ+型の共
通ドレイン領域（２１）とコンタクトしたビット線（３
３）を延在させている。なおゲ−ト電極（１２）（１
２）も延在されてワ−ド線（１３）を構成している。
【００１１】本発明による半導体記憶装置によれば、第
１にメモリセルの転送用ＭＯＳトランジスタを、絶縁膜
の薄い部分（５）に埋め込まれたＰ型の単結晶シリコン
半導体領域（８）に形成している点に特徴がある。この
半導体領域（８）は約１０００Åと極めて薄く形成され
ているので、Ｎ+型の共通ドレイン領域（２１）の底面
は絶縁膜（５）と接している。このため半導体領域
（８）の基板不純物濃度を下げても、縦方向電界は絶縁
膜（５）で弱められ、ドレイン電界が２次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔（チャンネル長）を小さくでき、よりＭ
ＯＳトランジスタの微細化が実現される。また、半導体
領域（８）の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、ＭＯＳトランジスタの
ドライブ能力を向上できる。
１にメモリセルの転送用ＭＯＳトランジスタを、絶縁膜
の薄い部分（５）に埋め込まれたＰ型の単結晶シリコン
半導体領域（８）に形成している点に特徴がある。この
半導体領域（８）は約１０００Åと極めて薄く形成され
ているので、Ｎ+型の共通ドレイン領域（２１）の底面
は絶縁膜（５）と接している。このため半導体領域
（８）の基板不純物濃度を下げても、縦方向電界は絶縁
膜（５）で弱められ、ドレイン電界が２次方向で弱くな
る。この結果、短チャンネル効果が少なくなり、ソース
・ドレイン間隔（チャンネル長）を小さくでき、よりＭ
ＯＳトランジスタの微細化が実現される。また、半導体
領域（８）の基板不純物濃度を低く設計できるので、キ
ャリアのモビリティも上げられ、ＭＯＳトランジスタの
ドライブ能力を向上できる。
【００１２】第２に、メモリセルの容量をトレンチ（２
５）に形成する点に特徴がある。第２の半導体基板（３
４）は転送用ＭＯＳトランジスタを形成した半導体領域
（８）と電気的に分離されているので、第２の半導体基
板（３４）のトレンチ（２５）表面がよりＮ型化され
て、容量のリ−クは発生しない。この結果、トレンチ
（２５）表面に形成される第１容量酸化膜（２６）を約
１００Åと極めて薄く形成でき、容量値を大きくでき
る。
５）に形成する点に特徴がある。第２の半導体基板（３
４）は転送用ＭＯＳトランジスタを形成した半導体領域
（８）と電気的に分離されているので、第２の半導体基
板（３４）のトレンチ（２５）表面がよりＮ型化され
て、容量のリ−クは発生しない。この結果、トレンチ
（２５）表面に形成される第１容量酸化膜（２６）を約
１００Åと極めて薄く形成でき、容量値を大きくでき
る。
【００１３】第３に、メモリセルの容量を第１容量（２
８）と第２容量（３１）を並列に接続して形成する点に
ある。すなわち、第２の半導体基板（３４）と第２容量
電極（３０）とを接続することにより、転送用ＭＯＳト
ランジスタのソ−ス領域と共通電極間に第１容量（２
８）と第２容量（３１）とが並列に接続される。この結
果、メモリセルの占有面積を増加させることなく容量値
の増大が実現できる。また容量値の増加が不要になれ
ば、容量のサイズを１／２以下に減少できる。
８）と第２容量（３１）を並列に接続して形成する点に
ある。すなわち、第２の半導体基板（３４）と第２容量
電極（３０）とを接続することにより、転送用ＭＯＳト
ランジスタのソ−ス領域と共通電極間に第１容量（２
８）と第２容量（３１）とが並列に接続される。この結
果、メモリセルの占有面積を増加させることなく容量値
の増大が実現できる。また容量値の増加が不要になれ
ば、容量のサイズを１／２以下に減少できる。
【００１４】次に、本発明による半導体記憶装置の製造
方法について図２乃至図１４を参照して説明する。図２
において、Ｐ型の第１の半導体基板（１）の１主面に熱
酸化により５００Åの酸化膜（２）を形成し、その上に
シリコン窒化膜（３）を減圧ＣＶＤ法により約１５００
Åの厚みにデポジションする。その後、薄い部分の絶縁
膜（５）に対応する部分を残してエッチング除去する。
方法について図２乃至図１４を参照して説明する。図２
において、Ｐ型の第１の半導体基板（１）の１主面に熱
酸化により５００Åの酸化膜（２）を形成し、その上に
シリコン窒化膜（３）を減圧ＣＶＤ法により約１５００
Åの厚みにデポジションする。その後、薄い部分の絶縁
膜（５）に対応する部分を残してエッチング除去する。
【００１５】図３において、シリコン窒化膜（３）をマ
スクにして、周知の選択酸化を行い、約５０００Åの厚
い部分の絶縁膜（４）を形成する。その後、シリコン窒
化膜（３）をエッチング除去する。図４において、全面
を熱酸化して前工程でシリコン窒化膜（３）で被覆した
部分に約３０００Åの薄い部分の絶縁膜（５）を形成す
る。
スクにして、周知の選択酸化を行い、約５０００Åの厚
い部分の絶縁膜（４）を形成する。その後、シリコン窒
化膜（３）をエッチング除去する。図４において、全面
を熱酸化して前工程でシリコン窒化膜（３）で被覆した
部分に約３０００Åの薄い部分の絶縁膜（５）を形成す
る。
【００１６】図５において、全面に多結晶シリコン層
（６）を約１００００Åの厚みにデポジションした後、
リン（ＰＯＣｌ3）を拡散して比抵抗ＲSが２０オ−ムに
ド−プする。さらに多結晶シリコン層（６）の表面を研
摩して、平坦な表面を形成する。図６において、多結晶
シリコン層（６）の表面にＮ型単結晶シリコン板（７）
を貼り合わせる。
（６）を約１００００Åの厚みにデポジションした後、
リン（ＰＯＣｌ3）を拡散して比抵抗ＲSが２０オ−ムに
ド−プする。さらに多結晶シリコン層（６）の表面を研
摩して、平坦な表面を形成する。図６において、多結晶
シリコン層（６）の表面にＮ型単結晶シリコン板（７）
を貼り合わせる。
【００１７】図７において、第１の半導体基板（１）を
表面から研摩して、厚い部分の絶縁膜（４）が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜（５）
上にＰ型の半導体領域（８）が絶縁膜（４）（５）に埋
め込まれる形状に形成される。この半導体領域（８）に
ボロン（11Ｂ+）をイオン注入して、スレッショルド電
位の調整を行う。
表面から研摩して、厚い部分の絶縁膜（４）が露出する
まで研摩を続ける。この結果、薄い部分の絶縁膜（５）
上にＰ型の半導体領域（８）が絶縁膜（４）（５）に埋
め込まれる形状に形成される。この半導体領域（８）に
ボロン（11Ｂ+）をイオン注入して、スレッショルド電
位の調整を行う。
【００１８】図８において、半導体領域（８）表面を熱
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約１０００Åの厚みに調整する。図９におい
て、半導体領域（８）表面に熱酸化により約１５０Åの
ゲ−ト酸化膜（９）を形成し、全面にＮ+型にド−プさ
れた約２０００Åの厚みのポリシリコン層（１０）およ
びその上に約１０００ÅのＣＶＤ酸化膜（１１）をデポ
ジションし、所定のパタ−ンにＣＶＤ酸化膜（１１）お
よびポリシリコン層（１０）をエッチングして転送用Ｍ
ＯＳトランジスタのゲ−ト電極（１２）およびワ−ド線
（１３）を形成する。
酸化し酸化膜を形成した後、この酸化膜をエッチング除
去して、約１０００Åの厚みに調整する。図９におい
て、半導体領域（８）表面に熱酸化により約１５０Åの
ゲ−ト酸化膜（９）を形成し、全面にＮ+型にド−プさ
れた約２０００Åの厚みのポリシリコン層（１０）およ
びその上に約１０００ÅのＣＶＤ酸化膜（１１）をデポ
ジションし、所定のパタ−ンにＣＶＤ酸化膜（１１）お
よびポリシリコン層（１０）をエッチングして転送用Ｍ
ＯＳトランジスタのゲ−ト電極（１２）およびワ−ド線
（１３）を形成する。
【００１９】図１０において、半導体領域（８）にＬＤ
Ｄ構造の転送用ＭＯＳトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極（１２）をマス
クとして用いて、半導体領域（８）にＮ-型のソ−ス領
域（１４）（１５）およびドレイン領域（１６）（１
７）を形成する。このイオン注入は、リン（31Ｐ+）を
ド−ズ量３×１０13cm-2、加速電圧４０ｋｅＶで行う。
つぎにゲ−ト電極（１２）の側面にサイドウォ−ルスペ
−サ膜（１８）を形成した後、Ｎ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）をイオン
注入により形成する。このイオン注入は、ヒ素（75Ａｓ
+）をド−ズ量５×１０15cm-2、加速電圧４０ｋｅＶで
行う。
Ｄ構造の転送用ＭＯＳトランジスタのソ−ス・ドレイン
領域を形成する。すなわち、ゲ−ト電極（１２）をマス
クとして用いて、半導体領域（８）にＮ-型のソ−ス領
域（１４）（１５）およびドレイン領域（１６）（１
７）を形成する。このイオン注入は、リン（31Ｐ+）を
ド−ズ量３×１０13cm-2、加速電圧４０ｋｅＶで行う。
つぎにゲ−ト電極（１２）の側面にサイドウォ−ルスペ
−サ膜（１８）を形成した後、Ｎ+型のソ−ス領域（１
９）（２０）および共通ドレイン領域（２１）をイオン
注入により形成する。このイオン注入は、ヒ素（75Ａｓ
+）をド−ズ量５×１０15cm-2、加速電圧４０ｋｅＶで
行う。
【００２０】図１１において、メモリセルの容量を形成
する領域の半導体領域（８）表面の酸化膜（９）をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜（２２）で被覆し、選択的に酸化膜（９）の
ドライエッチングをする。図１２において、レジスト膜
（２２）を除去した後、全面にシリコン窒化膜（２３）
を５００Åの厚みにデポジションし、トレンチ（２５）
を形成する領域上を除いて、新たにレジスト膜（２４）
で被覆する。続いてこのレジスト膜（２４）をマスクと
してシリコン窒化膜（２３）、半導体領域（８）のシリ
コン、薄い部分の絶縁膜（５）のＳｉＯ2および半導体
基板（３０）のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ（２５）を形成する。レジスト
膜（２４）を除去した後、トレンチ（２５）の内表面を
熱酸化して、約１００Åの容量酸化膜（２６）を半導体
領域（８）および半導体基板（３０）側面に形成し、シ
リコン窒化膜（２３）を除去する。
する領域の半導体領域（８）表面の酸化膜（９）をエッ
チング除去する。すなわち、容量形成領域を露出して、
レジスト膜（２２）で被覆し、選択的に酸化膜（９）の
ドライエッチングをする。図１２において、レジスト膜
（２２）を除去した後、全面にシリコン窒化膜（２３）
を５００Åの厚みにデポジションし、トレンチ（２５）
を形成する領域上を除いて、新たにレジスト膜（２４）
で被覆する。続いてこのレジスト膜（２４）をマスクと
してシリコン窒化膜（２３）、半導体領域（８）のシリ
コン、薄い部分の絶縁膜（５）のＳｉＯ2および半導体
基板（３０）のポリシリコンとシリコンを順次異方性エ
ッチングして、トレンチ（２５）を形成する。レジスト
膜（２４）を除去した後、トレンチ（２５）の内表面を
熱酸化して、約１００Åの容量酸化膜（２６）を半導体
領域（８）および半導体基板（３０）側面に形成し、シ
リコン窒化膜（２３）を除去する。
【００２１】図１３において、トレンチ（２５）に第１
容量（２８）および第２容量（３１）を形成する。ま
ず、全面にポリシリコン膜を約１５００Åの厚みにデポ
ジションし、トレンチ（２５）内にもポリシリコンを付
着した後Ｎ+型にドープし、トレンチ（２５）および近
傍のゲ−ト電極（１２）までのポリシリコンを残し、他
はエッチング除去して第１容量電極（２７）を形成す
る。なお、第１容量電極（２７）はトレンチ（２５）に
隣接したＮ+型ソース領域（１９）と直接コンタクトし
ている。次に、この上にシリコン窒化膜を全面に約１２
０Åの厚みにデポジションし、第１容量電極（２７）を
被覆するようにエッチングして第２容量絶縁膜（２９）
を形成する。第２容量絶縁膜（２９）はピンホ−ルを防
止するため、酸化処理をする。さらに、第２容量絶縁膜
（２９）上にはポリシリコンを約８０００Åの厚みにデ
ポジションしＮ+型にドープして 、トレンチ（２５）を
充填して第２容量絶縁膜（２９）を覆うようにエッチン
グで残して第２容量電極（３０）を形成する。
容量（２８）および第２容量（３１）を形成する。ま
ず、全面にポリシリコン膜を約１５００Åの厚みにデポ
ジションし、トレンチ（２５）内にもポリシリコンを付
着した後Ｎ+型にドープし、トレンチ（２５）および近
傍のゲ−ト電極（１２）までのポリシリコンを残し、他
はエッチング除去して第１容量電極（２７）を形成す
る。なお、第１容量電極（２７）はトレンチ（２５）に
隣接したＮ+型ソース領域（１９）と直接コンタクトし
ている。次に、この上にシリコン窒化膜を全面に約１２
０Åの厚みにデポジションし、第１容量電極（２７）を
被覆するようにエッチングして第２容量絶縁膜（２９）
を形成する。第２容量絶縁膜（２９）はピンホ−ルを防
止するため、酸化処理をする。さらに、第２容量絶縁膜
（２９）上にはポリシリコンを約８０００Åの厚みにデ
ポジションしＮ+型にドープして 、トレンチ（２５）を
充填して第２容量絶縁膜（２９）を覆うようにエッチン
グで残して第２容量電極（３０）を形成する。
【００２２】図１４において、全面を層間絶縁膜（３
２）で被覆して表面の平坦化を行った後、共通ドレイン
領域（２１）にコンタクトしたビット線（３３）をアル
ミニウムのスパッタによりその上に形成する。その後、
第２の半導体基板（３４）の裏面に裏張り電極をスパッ
タにより形成する。第２の半導体基板（３４）は第２容
量電極（３０）とともにメモリセルの容量の共通電極と
して利用され、この裏張り電極で取り出される。
２）で被覆して表面の平坦化を行った後、共通ドレイン
領域（２１）にコンタクトしたビット線（３３）をアル
ミニウムのスパッタによりその上に形成する。その後、
第２の半導体基板（３４）の裏面に裏張り電極をスパッ
タにより形成する。第２の半導体基板（３４）は第２容
量電極（３０）とともにメモリセルの容量の共通電極と
して利用され、この裏張り電極で取り出される。
【００２３】本発明の他の実施例として、図１３におい
てトレンチ（２５）を第１容量電極（２７）のみで充填
し、第１容量（２８）のみでメモリセルの容量を構成し
てもよい。
てトレンチ（２５）を第１容量電極（２７）のみで充填
し、第１容量（２８）のみでメモリセルの容量を構成し
てもよい。
【００２４】
【発明の効果】本発明によれば、第１に第１の半導体基
板（１）表面に薄い部分と厚い部分とを有する絶縁膜
（４）（５）を形成し、その上に第２の半導体基板（３
４）を形成しているので、半導体領域（８）と第２の半
導体基板（３４）とを容易に電気的に分離できる製造方
法を提供できる。従って、メモリセルの容量をトレンチ
（２５）に形成し、トレンチ（２５）を形成した第２の
半導体基板（３４）と転送用ＭＯＳトランジスタを形成
した半導体領域（８）とを電気的に分離しているので、
第１容量電極（２７）により第１容量酸化膜（２６）下
のトレンチ（２５）表面が第１容量の電界でよりＮ型化
しても、容量のリ−クは全く発生しない。この結果、ト
レンチ（２５）表面に形成される第１容量酸化膜（２
６）を約１００Åと極めて薄く形成でき、単位面積当り
の容量値を従来のものより１．５〜２倍と大きくでき、
容量の微細化に寄与できる。
板（１）表面に薄い部分と厚い部分とを有する絶縁膜
（４）（５）を形成し、その上に第２の半導体基板（３
４）を形成しているので、半導体領域（８）と第２の半
導体基板（３４）とを容易に電気的に分離できる製造方
法を提供できる。従って、メモリセルの容量をトレンチ
（２５）に形成し、トレンチ（２５）を形成した第２の
半導体基板（３４）と転送用ＭＯＳトランジスタを形成
した半導体領域（８）とを電気的に分離しているので、
第１容量電極（２７）により第１容量酸化膜（２６）下
のトレンチ（２５）表面が第１容量の電界でよりＮ型化
しても、容量のリ−クは全く発生しない。この結果、ト
レンチ（２５）表面に形成される第１容量酸化膜（２
６）を約１００Åと極めて薄く形成でき、単位面積当り
の容量値を従来のものより１．５〜２倍と大きくでき、
容量の微細化に寄与できる。
【００２５】第２に、第１の半導体基板（１）を厚い部
分の絶縁膜が露出するまで削るので、約１０００Åと極
めて薄い半導体領域（８）を絶縁膜（４）（５）に埋め
込んで形成できる。この半導体領域（８）にメモリセル
を形成する転送用ＭＯＳトランジスタを形成しているの
で、ドレイン電界が絶縁膜（５）により縦方向で弱めら
れ、短チャンネル効果を抑制してさらに短チャンネルに
設計でき、転送用ＭＯＳトランジスタの微細化が実現さ
れ、半導体記憶装置の高密度化に寄与できる利点を有す
る。また、半導体領域（８）の基板不純物濃度を低く設
計できるので、キャリアのモビリティも上げられ、ＭＯ
Ｓトランジスタのドライブ能力を向上できるので、さら
に転送用ＭＯＳトランジスタの微細化に寄与できる。
分の絶縁膜が露出するまで削るので、約１０００Åと極
めて薄い半導体領域（８）を絶縁膜（４）（５）に埋め
込んで形成できる。この半導体領域（８）にメモリセル
を形成する転送用ＭＯＳトランジスタを形成しているの
で、ドレイン電界が絶縁膜（５）により縦方向で弱めら
れ、短チャンネル効果を抑制してさらに短チャンネルに
設計でき、転送用ＭＯＳトランジスタの微細化が実現さ
れ、半導体記憶装置の高密度化に寄与できる利点を有す
る。また、半導体領域（８）の基板不純物濃度を低く設
計できるので、キャリアのモビリティも上げられ、ＭＯ
Ｓトランジスタのドライブ能力を向上できるので、さら
に転送用ＭＯＳトランジスタの微細化に寄与できる。
【００２６】第３に、トレンチ（２５）内に第１容量絶
縁膜（２６）、第１容量電極（２７）、第２容量絶縁膜
（２９）および第２容量電極（３０）を順次積層して容
量を形成しているので、メモリセルの容量をトレンチ
（２５）内に形成した第１容量（２８）および第２容量
（３１）を並列接続して形成でき、容量値を容量のサイ
ズを増加させることなく大きくできる。このため所定の
容量値を得るには、従来より小さいサイズで可能とな
り、容量の微細化が可能となる。
縁膜（２６）、第１容量電極（２７）、第２容量絶縁膜
（２９）および第２容量電極（３０）を順次積層して容
量を形成しているので、メモリセルの容量をトレンチ
（２５）内に形成した第１容量（２８）および第２容量
（３１）を並列接続して形成でき、容量値を容量のサイ
ズを増加させることなく大きくできる。このため所定の
容量値を得るには、従来より小さいサイズで可能とな
り、容量の微細化が可能となる。
【図１】本発明に依る半導体記憶装置を説明する断面図
である。
である。
【図２】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図３】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図４】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図５】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図６】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図７】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図８】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図９】本発明に依る半導体記憶装置の製造方法を説明
する断面図である。
する断面図である。
【図１０】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１１】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１２】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１３】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１４】本発明に依る半導体記憶装置の製造方法を説
明する断面図である。
明する断面図である。
【図１５】従来のトレンチキャパシタ型半導体記憶装置
を説明する断面図である。
を説明する断面図である。
【図１６】従来のスタックトキャパシタ型半導体記憶装
置を説明する断面図である。
置を説明する断面図である。
Claims (4)
- 【請求項１】 第１の半導体基板の一主面に厚い部分と
薄い部分を有する絶縁膜を形成する工程と、 前記絶縁膜上に半導体材料を付着して、平坦な平面を有
する第２の半導体基板を形成する工程と、 前記第１の半導体基板を前記厚い部分の絶縁膜が露出す
るまで削り、前記薄い部分の絶縁膜上に半導体領域を形
成する工程と、 前記半導体領域にメモリセルの転送用ＭＯＳトランジス
タを形成する工程と、 前記半導体領域の周辺部に前記半導体領域と絶縁膜とを
貫通して前記第２の半導体基板に到達するトレンチを形
成する工程と、 前記トレンチ内にメモリセルの容量を形成する工程とを
具備することを特徴とする半導体記憶装置の製造方法。 - 【請求項２】 第１のＰ型半導体基板の一主面を選択的
にシリコン窒化膜で被覆して選択酸化により厚い部分の
絶縁膜を形成する工程と、 前記シリコン窒化膜を除去して前記第１の半導体基板表
面を酸化して薄い部分の絶縁膜を形成する工程と、 前記絶縁膜上にＮ型のポリシリコン層を付着した後、前
記ポりシリコン層表面を平坦化してＮ型のシリコン基板
を貼り付け、前記ポリシリコン層とシリコン基板とで第
２の半導体基板を形成する工程と、 前記第１の半導体基板を前記厚い部分の絶縁膜が露出す
るまで削り、前記薄い部分の絶縁膜上に半導体領域を形
成する工程と、 前記半導体領域にメモリセルの転送用ＭＯＳトランジス
タを形成する工程と、 前記半導体領域の周辺部に前記半導体領域と絶縁膜とを
貫通して前記第２の半導体基板に到達するトレンチを形
成する工程と、 前記トレンチ内にメモリセルの容量を形成する工程とを
具備することを特徴とする半導体記憶装置の製造方法。 - 【請求項３】 第１のＰ型半導体基板の一主面を選択的
にシリコン窒化膜で被覆して選択酸化により厚い部分の
絶縁膜を形成する工程と、 前記シリコン窒化膜を除去して前記第１の半導体基板表
面を酸化して薄い部分の絶縁膜を形成する工程と、 前記絶縁膜上にＮ型のポリシリコン層を付着した後、前
記ポりシリコン層表面を平坦化してＮ型のシリコン基板
を貼り付け、前記ポリシリコン層とシリコン基板とで第
２の半導体基板を形成する工程と、 前記第１の半導体基板を前記厚い部分の絶縁膜が露出す
るまで削り、前記薄い部分の絶縁膜上に半導体領域を形
成する工程と、 前記半導体領域にメモリセルの転送用ＭＯＳトランジス
タを形成する工程と、 前記半導体領域の周辺部に前記半導体領域と絶縁膜とを
貫通して前記第２の半導体基板に到達するトレンチを形
成する工程と、 前記トレンチ内面を熱酸化して薄い容量酸化膜を形成
し、前記トレンチ内にポリシリコンよりなる容量電極を
形成することを特徴とする半導体記憶装置の製造方法。 - 【請求項４】 第１のＰ型半導体基板の一主面を選択的
にシリコン窒化膜で被覆して選択酸化により厚い部分の
絶縁膜を形成する工程と、 前記シリコン窒化膜を除去して前記第１の半導体基板表
面を酸化して薄い部分の絶縁膜を形成する工程と、 前記絶縁膜上にＮ型のポリシリコン層を付着した後、前
記ポりシリコン層表面を平坦化してＮ型のシリコン基板
を貼り付け、前記ポリシリコン層とシリコン基板とで第
２の半導体基板を形成する工程と、 前記第１の半導体基板を前記厚い部分の絶縁膜が露出す
るまで削り、前記薄い部分の絶縁膜上に半導体領域を形
成する工程と、 前記半導体領域にメモリセルの転送用ＭＯＳトランジス
タを形成する工程と、 前記半導体領域の周辺部に前記半導体領域と絶縁膜とを
貫通して前記第２の半導体基板に到達するトレンチを形
成する工程と、 前記トレンチ内面を熱酸化して薄い容量酸化膜を形成
し、前記トレンチ内にポリシリコンよりなる第１容量電
極を形成する工程と、 前記第１容量電極を被覆するように第２容量絶縁膜を付
着し、前記第２容量絶縁膜上にポリシリコンよりなる第
２容量電極を形成する工程とを具備することを特徴とす
る半導体記憶装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247818A JPH0590535A (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3247818A JPH0590535A (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0590535A true JPH0590535A (ja) | 1993-04-09 |
Family
ID=17169120
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3247818A Pending JPH0590535A (ja) | 1991-09-26 | 1991-09-26 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0590535A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2755793A1 (fr) * | 1996-10-22 | 1998-05-15 | United Microelectronics Corp | Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication |
| KR100268939B1 (ko) * | 1997-11-14 | 2000-10-16 | 김영환 | 반도체 장치의 제조방법 |
-
1991
- 1991-09-26 JP JP3247818A patent/JPH0590535A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2755793A1 (fr) * | 1996-10-22 | 1998-05-15 | United Microelectronics Corp | Structure de cellule dram en silicium sur isolant (soi) et procede de fabrication |
| NL1004516C2 (nl) * | 1996-10-22 | 1998-10-20 | United Microelectronics Corp | Silicium-op-isolator (SOI) geheugen en werkwijze voor het vervaardigen hiervan. |
| KR100268939B1 (ko) * | 1997-11-14 | 2000-10-16 | 김영환 | 반도체 장치의 제조방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6987041B2 (en) | Semiconductor device having both memory and logic circuit and its manufacture | |
| KR100189966B1 (ko) | 소이 구조의 모스 트랜지스터 및 그 제조방법 | |
| US5811283A (en) | Silicon on insulator (SOI) dram cell structure and process | |
| US6365452B1 (en) | DRAM cell having a vertical transistor and a capacitor formed on the sidewalls of a trench isolation | |
| KR0163759B1 (ko) | 반도체장치 및 반도체기억장치 | |
| JPH08111530A (ja) | Ｓｏｉ形電界効果トランジスタ | |
| JPH05152537A (ja) | セルフアラインコンタクト領域の製造方法およびその方法を用いるスタツクトキヤパシタ | |
| US5041887A (en) | Semiconductor memory device | |
| KR100673673B1 (ko) | Ｄｒａｍ 셀 장치 및 그 제조 방법 | |
| US11837601B2 (en) | Transistor circuits including fringeless transistors and method of making the same | |
| JP3564472B2 (ja) | 半導体装置の製造方法 | |
| JPH0715949B2 (ja) | Ｄｒａｍセル及びその製造方法 | |
| US6410973B2 (en) | Thin film SOI MOSFET | |
| KR100566411B1 (ko) | 반도체기억장치및그제조방법 | |
| JPH0750772B2 (ja) | 半導体装置およびその製造方法 | |
| JPH0347588B2 (ja) | ||
| JPH02177359A (ja) | 半導体記憶装置 | |
| JPH0590535A (ja) | 半導体記憶装置の製造方法 | |
| JPH07109879B2 (ja) | 超高集積ｄｒａｍ及びその製造方法 | |
| JP2739965B2 (ja) | 半導体記憶装置およびその製造方法 | |
| JPH0555511A (ja) | 半導体記憶装置 | |
| JPH1022471A (ja) | 半導体集積回路装置及びその製造方法 | |
| JPH0575053A (ja) | 半導体記憶装置 | |
| JPH0575054A (ja) | 半導体記憶装置 | |
| JP2731197B2 (ja) | 半導体記憶装置およびその製造方法 |