JPH01241857A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） この発明は、ダイナミックＲＡＭ（ランダムアクセスメ
モリー）のメモリセルを構成するキャｉＲンターの製造
方法をこ関する。

（従来の技術） ダイナミックＲＡＭの高密度、高集積化を実現するため
醗こ、メモリセルの面積は増々小さくなっていく。微小
なセル面積で十分なセル容積を確医するため曇こ従来か
らスタックドセル技術が良く知られている。

従来スタックドセル技術を第３図を用いて説明する。第
３図ｔａ）　ｉこ示すようにシリコン基板３０１上ｆこ
比較的ノ享い酸化嗅３０２を選択的憂こ形成し素子量分
ｌｌ＠域を形成する。その後はゲート酸化模３０３ゲー
ト電極３０４ソース、ドレイン拡赦層３０５を順次形成
しＭＯＳＯ８シトランジスター２る。次に１間の絶縁膜
となる例えばシリコン酸化＠３０６を例えば４０００Ａ
程度堆積するっ次に第３図（ｂ）　＋こ示すよう番こ上
記１間絶縁＠Ｇこ開孔部を形成しコンタクト孔３０７と
する。

欠番こ全面に下部電極となる多結晶シリコ／＠３０８を
例えば０．５μｍ喚厚程度堆積する。

次に（ｃ）図に示すように１通常の写真食刻技術を用い
て下部電極３０９を形成した後、（ｄ）図憂こボすよう
ｆこキャパシタ絶縁膜３１１電極３１２を順次形成しさ
らに１間絶縁＠３１３配線１ｉ１３１４を形成してメモ
リセルを形成するものである。上記スタックドセル技術
は下部電極のｌｆｉ墳を従来の平面セルに比べて大きく
とる事ができるので、平面セルに比べて小さい面積で十
分なセル容量を得る事ができ、セル面積を小さくする事
が可能になる。

しかしながら上記従来スタットセル技術では、以下に下
す２つの問題がある。

まず第１に下部電極３０９を通常の写真食刻技術を用い
てυロエする際、多結晶シリコン３０８のエツチングに
は、サイドエツチングの超こらない反応性イオンエツチ
ング技術（ＲＩＥ）と用いなければならないウ　しかし
ながらＲＩＥ％用いると第３図１ｅ１３１０１こ示すよ
うにエツチングが垂直方向に進行するため段差部側面に
多結晶シリコンが残る事がある。我々の実験（こおいて
はＲＩＥのエツチング時間を通常のエツチング時間の２
倍以上にしても一ヒ記多結晶シリコンノ）残りが見られ
た。このような多結晶シリコンの残渣は、下部′電極間
のショート不良を起こしセル−セル間のリーク不良が多
発する原因となりＣいた。こＣｖりめ、ダイナミックＲ
Ａ　Ｍ　（７）製品歩留りが著しく低下するという重大
な問題があった。

もう１つは下部電極をＲＩＥで加工するため第３図（ｄ
）の３１５昏こ示すように成極周辺り断面コーナ一部が
急峻になりキャパシタ絶縁膜を形成した時コーナ一部で
電界集中が起こりキャパシタ嗅の絶縁耐圧が省比すると
いつ間＠があった。

この問題もダイナミックＲＡＭの製品歩留りを低下する
要因の１つとなっている。

（発明が解決しようとする課嘔） 従来０）スタックドセル技術には下部電極の加工時ｌこ
Ｐｏ１ｙ残渣が生じるという間項と下部電極Ｄコーナー
が急峻（こなりキャパシタ（漢の耐圧が劣下するという
問題があり、これらの問題はダイナミックＲＡ　Ｍ　（
１）製品の信頼性９歩留りを著しく低下する要因となっ
ていた。本発明の目的は、上記従来技術の間頂点に鑑み
なされたもので、下部電極間のショート不良を無くしか
つ該コーナーを丸める事曝こよりダイナミックＲＡＭ（
７）［頼性と１歩留りを著しく向上させる製造方法を提
供する事（こある。

〔発明の構成〕

（課題を解決するための手段） 従来技術ではＲＩＥ技術を用いて多結晶シリコン層を７
１１１工して下部電極を形成した。これζこ対して本艶
明の方法では該コンタクト孔から選択気相成長法を用い
てシリコン層を堆積しこれを下部電極として用いるもの
である。本発明のもう１つの方法は膜厚０．１μｍ以下
の多結晶シリコン噛ヲ、あらかじめＤ１エした後、上記
選択気相成長法を用いて該多結晶シリコン上１こシリコ
ン＠を堆積シてこれを下部電極とするもり）である。

（作用） 本発明の方法（こよれば選択気相成長法と用いて下部ｉ
瞳を形成しているため従来技術りよう昏こＲＩ　Ｅ　”
、ｒ用いる多結晶シリコンの加工が不要Ｇこなり段差で
Ｄシリコン残りによる下部電極間ショートが無くなる。

また、−上記急峻なコーナーも無くなり選択気相成長法
で形成した該コーナーは丸くなるためキャパシタ絶縁膜
の耐圧も向上する。

本発明５う１つｈ去である０、１μｍ＠厚以下の多結晶
シリコンＩＮＫυロエする場合は膜厚が薄いので従来の
よう壷こ、サイドエッチのないＲＩＥ技術を用いろ必要
もなく、例えば暮方エツチングで加工してもサイドエッ
チによるパター７＆換差は事実上間頑昏こならない。次
に選択気相成長法で下部電極を形成するため該コーナー
を丸のる事ができる。

また選択気相成長法（こおいては堆積膜厚とほぼ同種５
（こ横方向に５成長していくため堆積膜厚（こより下部
電極の面積をコントロールする事もできる。

ざら薇こ該コンタクト孔は完全に埋める事ができるので
下部電極の表面形状は従来技術をこ比べて平坦になりそ
の後の配線等の７１０工が比較的に容易齋こなる。

（実施例） 第１の実施例 本発明σ）一実施例を第１図（ａ）、わ）、ｆｃ）を用
いて詳訓に説明する。

まずＩａ１図昏こ示すよう壷こ例えばＰ（１００）比抵
抗５〜５００ｃｍ程度のシリコン基板１０１を準備する
。

次に従来技術の方法昏こ従い素子間分離酸比嗅１０２、
ゲート酸１ヒ＠１０３、ゲート電極１０４、ソースドレ
イン拡散１ｉ１１０５．．層間＠１０６％コンタクト孔
１０７を順次形成する。

次昏こ、（ｂ）図にボすよう曇こ選択気相成長法を用い
てコンタクト孔１０７が、シリコンｆ＠ｔｏｓＢ選択的
（こ堆積して下部を極１０８を形成する。

選択気相成長法として例えば９００　’Ｃ０，１気圧で
Ｓｉｎ、ＣＪ、とＨＣ）とＨ，ガスを用いれば４０分で
約１．０μｍ＠厚のシリコン１脅が堆積できる。その後
はｆｃ１図曇こ示すようにキャパシタ絶縁模１０９．上
部電極１１０．＠間絶縁模１１１．配線１１２を順次形
成してメモリセルをつくる。

本′実施例曇こよれば下部電極１０８を形成する際まず
、コンタクト孔１０７が埋まるため下部電極１０８の表
面は平坦になりその後の配線加工が容易になる。また下
部電極は横方向にも本実施例憂こよれば約１．０μｍ程
度成長するため下部電極の面積は十分大きくなり十分な
セル容量を得る事ができる。

第２の実施例 本発明のもう１つの実施例を第２図（ｄ　、　（ｔｊ　
、　（ｃ）を用いて説明する。

ｌａ１図に示すようにシリコン基板２０１上曇こ素子間
分離酸比＠２０２、ゲート酸化膜２０３．ゲート電極２
０４．ソースドレイｙ拡散層２０５．９量絶縁模２０６
、コンタクト孔２０７を形成した後５例えば０．０５μ
ｍ膜厚の多結晶シリコ／２０８を形成する。膜厚が薄い
ためサイドエッチによるパターン変換差は、事実上間＠
にならず等方エツチング技術を用いて加工する事ができ
る。

等方エツチングを用いれば前述の段差部での多結晶シリ
コンのエツチング残りは無い。欠番こ（′ｂ）図に示す
よう１こ前記選択気相成長法の技術を用いて下部電極２
０９を形成する。最後暑こｆｃ）図に示すようφこキャ
パシタ絶縁膜２１０、上部電極２１１゜層関絶縁嗅２１
２．配線２１３を順次形成してメモリセルをつくる。

〔発明の効果〕

本発明の方法によれば下部電極の加ニーこＲＩＥを用い
ないため該段差部での多結晶シリコンの残りが無くなり
下部電極間のショート不良が大幅に改善される。そのた
めセル間のショートが無くなり、ダイナミックＲＡＭ製
品の信頼性と歩留りが者しく向上した。

次昏こ選択気相成長法で下部電極を形成するためのプロ
セス工程が大幅に簡略され製品コストを下げる事ができ
た。

次に下部電極の周辺のコーナ一部は丸くなるためこの部
分でのキャパシタ絶縁膜の電界集中が抑えられ耐圧向上
が見られた。そのためやはり製品の歩留り向上と信頼性
の向上が達成された。最後に下部電極表面が平坦曇こな
るため、その後の配線加工が容易になり配線の信頼性が
著しく向上した。

【図面の簡単な説明】

第１図は本発明の一実施例を示すための製造工程断面図
、第２図は本発明の異なる実施例を示すための製造工程
断面図、第３図は従来技術を説明するための製造工程断
面図である。 １０１．２０１．３０１・・・半導体壱仮、１０２，２
０２゜３０２・・・素子間分雛用絶縁模、１０３，２０
３，３０３・・・ゲート酸化膜、１０４，２０４，３０
４・・・ゲート電極。 １０５．２０５，３０５・・・ソース・ドレイ／拡散１
１．１０６゜２０６．３０６・・・ｌｉｉ間絶嫌＠、１
１１，２１２，３１３・・・１間絶縁模、１０７，２０
７，３０７・・・コンタクト孔、　１０８゜２０９．３
０９・・・下部電極、１０９，２１０，３１１・・・キ
ャパシタ絶縁膜、１１０，２１１，３１２・・・上部１
鷺、１１２゜２１３．３１４・・・配線１，２０８，３
１０，３０８・・・多結晶シリコン、３１５・・・下部
電極周辺の急峻なコーナー断面。 代理人　弁理士　　　則　近　憲　佑 同　　　　　　　　　松　　山　　光　　之６へ り４ Ｎ　　　　　　＼ ｏ　　　　　　。 Ｎ

Claims (2)

【特許請求の範囲】
1. （１）半導体記憶装置のメモリセル部を構成するＭＯＳ
   形キャパシタを形成する工程において、半導体基板上に
   絶縁膜を堆積する工程と、該絶縁膜に選択的に開孔部を
   設けてコンタクト孔を形成する工程と、選択気相成長法
   を用いて該コンタクト部で露出している半導体基板上に
   選択的に該キャパシタの下部電極層を成長させ、少なく
   とも下部電極層が該コンタクト部を覆うようにする工程
   と、該下部電極層上にキャパシタ絶縁膜および上部電極
   層を順次形成する工程とを含む事を特徴とする半導体装
   置の製造方法。
2. （２）上記コンタクト孔を開孔した後少なくとも該下部
   電極の一部となる膜厚が０．１μｍ以下の多結晶シリコ
   ン層を形成する工程と、選択気相成長法を用いて該多結
   晶シリコン上に選択的に下部電極となるシリコン層を成
   長させる工程と、該下部電極層上にキャパシタ絶縁膜お
   よび上部電極層を順次形成する工程とを含む事を特徴と
   する請求項１記載の半導体装置の製造方法。