JPH01241857A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH01241857A JPH01241857A JP63068147A JP6814788A JPH01241857A JP H01241857 A JPH01241857 A JP H01241857A JP 63068147 A JP63068147 A JP 63068147A JP 6814788 A JP6814788 A JP 6814788A JP H01241857 A JPH01241857 A JP H01241857A
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- 238000004519 manufacturing process Methods 0.000 title claims description 8
- 239000004065 semiconductor Substances 0.000 title claims description 8
- 238000000034 method Methods 0.000 claims abstract description 26
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 17
- 239000003990 capacitor Substances 0.000 claims abstract description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 12
- 239000010703 silicon Substances 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 238000007740 vapor deposition Methods 0.000 claims description 10
- 238000003860 storage Methods 0.000 claims 1
- 239000010410 layer Substances 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 239000011229 interlayer Substances 0.000 abstract 2
- 238000005530 etching Methods 0.000 description 12
- 238000005516 engineering process Methods 0.000 description 9
- 238000001020 plasma etching Methods 0.000 description 7
- 238000009413 insulation Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 239000002253 acid Substances 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000005684 electric field Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000000927 vapour-phase epitaxy Methods 0.000 description 2
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002474 experimental method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 230000010287 polarization Effects 0.000 description 1
- 210000001747 pupil Anatomy 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
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- Semiconductor Memories (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の目的〕
(産業上の利用分野)
この発明は、ダイナミックRAM(ランダムアクセスメ
モリー)のメモリセルを構成するキャiRンターの製造
方法をこ関する。
モリー)のメモリセルを構成するキャiRンターの製造
方法をこ関する。
(従来の技術)
ダイナミックRAMの高密度、高集積化を実現するため
醗こ、メモリセルの面積は増々小さくなっていく。微小
なセル面積で十分なセル容積を確医するため曇こ従来か
らスタックドセル技術が良く知られている。
醗こ、メモリセルの面積は増々小さくなっていく。微小
なセル面積で十分なセル容積を確医するため曇こ従来か
らスタックドセル技術が良く知られている。
従来スタックドセル技術を第3図を用いて説明する。第
3図ta) iこ示すようにシリコン基板301上fこ
比較的ノ享い酸化嗅302を選択的憂こ形成し素子量分
ll@域を形成する。その後はゲート酸化模303ゲー
ト電極304ソース、ドレイン拡赦層305を順次形成
しMOSO8シトランジスター2る。次に1間の絶縁膜
となる例えばシリコン酸化@306を例えば4000A
程度堆積するっ次に第3図(b) +こ示すよう番こ上
記1間絶縁@Gこ開孔部を形成しコンタクト孔307と
する。
3図ta) iこ示すようにシリコン基板301上fこ
比較的ノ享い酸化嗅302を選択的憂こ形成し素子量分
ll@域を形成する。その後はゲート酸化模303ゲー
ト電極304ソース、ドレイン拡赦層305を順次形成
しMOSO8シトランジスター2る。次に1間の絶縁膜
となる例えばシリコン酸化@306を例えば4000A
程度堆積するっ次に第3図(b) +こ示すよう番こ上
記1間絶縁@Gこ開孔部を形成しコンタクト孔307と
する。
欠番こ全面に下部電極となる多結晶シリコ/@308を
例えば0.5μm喚厚程度堆積する。
例えば0.5μm喚厚程度堆積する。
次に(c)図に示すように1通常の写真食刻技術を用い
て下部電極309を形成した後、(d)図憂こボすよう
fこキャパシタ絶縁膜311電極312を順次形成しさ
らに1間絶縁@313配線1i1314を形成してメモ
リセルを形成するものである。上記スタックドセル技術
は下部電極のlfi墳を従来の平面セルに比べて大きく
とる事ができるので、平面セルに比べて小さい面積で十
分なセル容量を得る事ができ、セル面積を小さくする事
が可能になる。
て下部電極309を形成した後、(d)図憂こボすよう
fこキャパシタ絶縁膜311電極312を順次形成しさ
らに1間絶縁@313配線1i1314を形成してメモ
リセルを形成するものである。上記スタックドセル技術
は下部電極のlfi墳を従来の平面セルに比べて大きく
とる事ができるので、平面セルに比べて小さい面積で十
分なセル容量を得る事ができ、セル面積を小さくする事
が可能になる。
しかしながら上記従来スタットセル技術では、以下に下
す2つの問題がある。
す2つの問題がある。
まず第1に下部電極309を通常の写真食刻技術を用い
てυロエする際、多結晶シリコン308のエツチングに
は、サイドエツチングの超こらない反応性イオンエツチ
ング技術(RIE)と用いなければならないウ しかし
ながらRIE%用いると第3図1e13101こ示すよ
うにエツチングが垂直方向に進行するため段差部側面に
多結晶シリコンが残る事がある。我々の実験(こおいて
はRIEのエツチング時間を通常のエツチング時間の2
倍以上にしても一ヒ記多結晶シリコンノ)残りが見られ
た。このような多結晶シリコンの残渣は、下部′電極間
のショート不良を起こしセル−セル間のリーク不良が多
発する原因となりCいた。こCvりめ、ダイナミックR
A M (7)製品歩留りが著しく低下するという重大
な問題があった。
てυロエする際、多結晶シリコン308のエツチングに
は、サイドエツチングの超こらない反応性イオンエツチ
ング技術(RIE)と用いなければならないウ しかし
ながらRIE%用いると第3図1e13101こ示すよ
うにエツチングが垂直方向に進行するため段差部側面に
多結晶シリコンが残る事がある。我々の実験(こおいて
はRIEのエツチング時間を通常のエツチング時間の2
倍以上にしても一ヒ記多結晶シリコンノ)残りが見られ
た。このような多結晶シリコンの残渣は、下部′電極間
のショート不良を起こしセル−セル間のリーク不良が多
発する原因となりCいた。こCvりめ、ダイナミックR
A M (7)製品歩留りが著しく低下するという重大
な問題があった。
もう1つは下部電極をRIEで加工するため第3図(d
)の315昏こ示すように成極周辺り断面コーナ一部が
急峻になりキャパシタ絶縁膜を形成した時コーナ一部で
電界集中が起こりキャパシタ嗅の絶縁耐圧が省比すると
いつ間@があった。
)の315昏こ示すように成極周辺り断面コーナ一部が
急峻になりキャパシタ絶縁膜を形成した時コーナ一部で
電界集中が起こりキャパシタ嗅の絶縁耐圧が省比すると
いつ間@があった。
この問題もダイナミックRAMの製品歩留りを低下する
要因の1つとなっている。
要因の1つとなっている。
(発明が解決しようとする課嘔)
従来0)スタックドセル技術には下部電極の加工時lこ
Po1y残渣が生じるという間項と下部電極Dコーナー
が急峻(こなりキャパシタ(漢の耐圧が劣下するという
問題があり、これらの問題はダイナミックRA M (
1)製品の信頼性9歩留りを著しく低下する要因となっ
ていた。本発明の目的は、上記従来技術の間頂点に鑑み
なされたもので、下部電極間のショート不良を無くしか
つ該コーナーを丸める事曝こよりダイナミックRAM(
7)[頼性と1歩留りを著しく向上させる製造方法を提
供する事(こある。
Po1y残渣が生じるという間項と下部電極Dコーナー
が急峻(こなりキャパシタ(漢の耐圧が劣下するという
問題があり、これらの問題はダイナミックRA M (
1)製品の信頼性9歩留りを著しく低下する要因となっ
ていた。本発明の目的は、上記従来技術の間頂点に鑑み
なされたもので、下部電極間のショート不良を無くしか
つ該コーナーを丸める事曝こよりダイナミックRAM(
7)[頼性と1歩留りを著しく向上させる製造方法を提
供する事(こある。
(課題を解決するための手段)
従来技術ではRIE技術を用いて多結晶シリコン層を7
111工して下部電極を形成した。これζこ対して本艶
明の方法では該コンタクト孔から選択気相成長法を用い
てシリコン層を堆積しこれを下部電極として用いるもの
である。本発明のもう1つの方法は膜厚0.1μm以下
の多結晶シリコン噛ヲ、あらかじめD1エした後、上記
選択気相成長法を用いて該多結晶シリコン上1こシリコ
ン@を堆積シてこれを下部電極とするもり)である。
111工して下部電極を形成した。これζこ対して本艶
明の方法では該コンタクト孔から選択気相成長法を用い
てシリコン層を堆積しこれを下部電極として用いるもの
である。本発明のもう1つの方法は膜厚0.1μm以下
の多結晶シリコン噛ヲ、あらかじめD1エした後、上記
選択気相成長法を用いて該多結晶シリコン上1こシリコ
ン@を堆積シてこれを下部電極とするもり)である。
(作用)
本発明の方法(こよれば選択気相成長法と用いて下部i
瞳を形成しているため従来技術りよう昏こRI E ”
、r用いる多結晶シリコンの加工が不要Gこなり段差で
Dシリコン残りによる下部電極間ショートが無くなる。
瞳を形成しているため従来技術りよう昏こRI E ”
、r用いる多結晶シリコンの加工が不要Gこなり段差で
Dシリコン残りによる下部電極間ショートが無くなる。
また、−上記急峻なコーナーも無くなり選択気相成長法
で形成した該コーナーは丸くなるためキャパシタ絶縁膜
の耐圧も向上する。
で形成した該コーナーは丸くなるためキャパシタ絶縁膜
の耐圧も向上する。
本発明5う1つh去である0、1μm@厚以下の多結晶
シリコンINKυロエする場合は膜厚が薄いので従来の
よう壷こ、サイドエッチのないRIE技術を用いろ必要
もなく、例えば暮方エツチングで加工してもサイドエッ
チによるパター7&換差は事実上間頑昏こならない。次
に選択気相成長法で下部電極を形成するため該コーナー
を丸のる事ができる。
シリコンINKυロエする場合は膜厚が薄いので従来の
よう壷こ、サイドエッチのないRIE技術を用いろ必要
もなく、例えば暮方エツチングで加工してもサイドエッ
チによるパター7&換差は事実上間頑昏こならない。次
に選択気相成長法で下部電極を形成するため該コーナー
を丸のる事ができる。
また選択気相成長法(こおいては堆積膜厚とほぼ同種5
(こ横方向に5成長していくため堆積膜厚(こより下部
電極の面積をコントロールする事もできる。
(こ横方向に5成長していくため堆積膜厚(こより下部
電極の面積をコントロールする事もできる。
ざら薇こ該コンタクト孔は完全に埋める事ができるので
下部電極の表面形状は従来技術をこ比べて平坦になりそ
の後の配線等の710工が比較的に容易齋こなる。
下部電極の表面形状は従来技術をこ比べて平坦になりそ
の後の配線等の710工が比較的に容易齋こなる。
(実施例)
第1の実施例
本発明σ)一実施例を第1図(a)、わ)、fc)を用
いて詳訓に説明する。
いて詳訓に説明する。
まずIa1図昏こ示すよう壷こ例えばP(100)比抵
抗5〜500cm程度のシリコン基板101を準備する
。
抗5〜500cm程度のシリコン基板101を準備する
。
次に従来技術の方法昏こ従い素子間分離酸比嗅102、
ゲート酸1ヒ@103、ゲート電極104、ソースドレ
イン拡散1i1105..層間@106%コンタクト孔
107を順次形成する。
ゲート酸1ヒ@103、ゲート電極104、ソースドレ
イン拡散1i1105..層間@106%コンタクト孔
107を順次形成する。
次昏こ、(b)図にボすよう曇こ選択気相成長法を用い
てコンタクト孔107が、シリコンf@tosB選択的
(こ堆積して下部を極108を形成する。
てコンタクト孔107が、シリコンf@tosB選択的
(こ堆積して下部を極108を形成する。
選択気相成長法として例えば900 ’C0,1気圧で
Sin、CJ、とHC)とH,ガスを用いれば40分で
約1.0μm@厚のシリコン1脅が堆積できる。その後
はfc1図曇こ示すようにキャパシタ絶縁模109.上
部電極110.@間絶縁模111.配線112を順次形
成してメモリセルをつくる。
Sin、CJ、とHC)とH,ガスを用いれば40分で
約1.0μm@厚のシリコン1脅が堆積できる。その後
はfc1図曇こ示すようにキャパシタ絶縁模109.上
部電極110.@間絶縁模111.配線112を順次形
成してメモリセルをつくる。
本′実施例曇こよれば下部電極108を形成する際まず
、コンタクト孔107が埋まるため下部電極108の表
面は平坦になりその後の配線加工が容易になる。また下
部電極は横方向にも本実施例憂こよれば約1.0μm程
度成長するため下部電極の面積は十分大きくなり十分な
セル容量を得る事ができる。
、コンタクト孔107が埋まるため下部電極108の表
面は平坦になりその後の配線加工が容易になる。また下
部電極は横方向にも本実施例憂こよれば約1.0μm程
度成長するため下部電極の面積は十分大きくなり十分な
セル容量を得る事ができる。
第2の実施例
本発明のもう1つの実施例を第2図(d 、 (tj
、 (c)を用いて説明する。
、 (c)を用いて説明する。
la1図に示すようにシリコン基板201上曇こ素子間
分離酸比@202、ゲート酸化膜203.ゲート電極2
04.ソースドレイy拡散層205.9量絶縁模206
、コンタクト孔207を形成した後5例えば0.05μ
m膜厚の多結晶シリコ/208を形成する。膜厚が薄い
ためサイドエッチによるパターン変換差は、事実上間@
にならず等方エツチング技術を用いて加工する事ができ
る。
分離酸比@202、ゲート酸化膜203.ゲート電極2
04.ソースドレイy拡散層205.9量絶縁模206
、コンタクト孔207を形成した後5例えば0.05μ
m膜厚の多結晶シリコ/208を形成する。膜厚が薄い
ためサイドエッチによるパターン変換差は、事実上間@
にならず等方エツチング技術を用いて加工する事ができ
る。
等方エツチングを用いれば前述の段差部での多結晶シリ
コンのエツチング残りは無い。欠番こ(′b)図に示す
よう1こ前記選択気相成長法の技術を用いて下部電極2
09を形成する。最後暑こfc)図に示すようφこキャ
パシタ絶縁膜210、上部電極211゜層関絶縁嗅21
2.配線213を順次形成してメモリセルをつくる。
コンのエツチング残りは無い。欠番こ(′b)図に示す
よう1こ前記選択気相成長法の技術を用いて下部電極2
09を形成する。最後暑こfc)図に示すようφこキャ
パシタ絶縁膜210、上部電極211゜層関絶縁嗅21
2.配線213を順次形成してメモリセルをつくる。
本発明の方法によれば下部電極の加ニーこRIEを用い
ないため該段差部での多結晶シリコンの残りが無くなり
下部電極間のショート不良が大幅に改善される。そのた
めセル間のショートが無くなり、ダイナミックRAM製
品の信頼性と歩留りが者しく向上した。
ないため該段差部での多結晶シリコンの残りが無くなり
下部電極間のショート不良が大幅に改善される。そのた
めセル間のショートが無くなり、ダイナミックRAM製
品の信頼性と歩留りが者しく向上した。
次昏こ選択気相成長法で下部電極を形成するためのプロ
セス工程が大幅に簡略され製品コストを下げる事ができ
た。
セス工程が大幅に簡略され製品コストを下げる事ができ
た。
次に下部電極の周辺のコーナ一部は丸くなるためこの部
分でのキャパシタ絶縁膜の電界集中が抑えられ耐圧向上
が見られた。そのためやはり製品の歩留り向上と信頼性
の向上が達成された。最後に下部電極表面が平坦曇こな
るため、その後の配線加工が容易になり配線の信頼性が
著しく向上した。
分でのキャパシタ絶縁膜の電界集中が抑えられ耐圧向上
が見られた。そのためやはり製品の歩留り向上と信頼性
の向上が達成された。最後に下部電極表面が平坦曇こな
るため、その後の配線加工が容易になり配線の信頼性が
著しく向上した。
第1図は本発明の一実施例を示すための製造工程断面図
、第2図は本発明の異なる実施例を示すための製造工程
断面図、第3図は従来技術を説明するための製造工程断
面図である。 101.201.301・・・半導体壱仮、102,2
02゜302・・・素子間分雛用絶縁模、103,20
3,303・・・ゲート酸化膜、104,204,30
4・・・ゲート電極。 105.205,305・・・ソース・ドレイ/拡散1
1.106゜206.306・・・lii間絶嫌@、1
11,212,313・・・1間絶縁模、107,20
7,307・・・コンタクト孔、 108゜209.3
09・・・下部電極、109,210,311・・・キ
ャパシタ絶縁膜、110,211,312・・・上部1
鷺、112゜213.314・・・配線1,208,3
10,308・・・多結晶シリコン、315・・・下部
電極周辺の急峻なコーナー断面。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之6へ り4 N \ o 。 N
、第2図は本発明の異なる実施例を示すための製造工程
断面図、第3図は従来技術を説明するための製造工程断
面図である。 101.201.301・・・半導体壱仮、102,2
02゜302・・・素子間分雛用絶縁模、103,20
3,303・・・ゲート酸化膜、104,204,30
4・・・ゲート電極。 105.205,305・・・ソース・ドレイ/拡散1
1.106゜206.306・・・lii間絶嫌@、1
11,212,313・・・1間絶縁模、107,20
7,307・・・コンタクト孔、 108゜209.3
09・・・下部電極、109,210,311・・・キ
ャパシタ絶縁膜、110,211,312・・・上部1
鷺、112゜213.314・・・配線1,208,3
10,308・・・多結晶シリコン、315・・・下部
電極周辺の急峻なコーナー断面。 代理人 弁理士 則 近 憲 佑 同 松 山 光 之6へ り4 N \ o 。 N
Claims (2)
- (1)半導体記憶装置のメモリセル部を構成するMOS
形キャパシタを形成する工程において、半導体基板上に
絶縁膜を堆積する工程と、該絶縁膜に選択的に開孔部を
設けてコンタクト孔を形成する工程と、選択気相成長法
を用いて該コンタクト部で露出している半導体基板上に
選択的に該キャパシタの下部電極層を成長させ、少なく
とも下部電極層が該コンタクト部を覆うようにする工程
と、該下部電極層上にキャパシタ絶縁膜および上部電極
層を順次形成する工程とを含む事を特徴とする半導体装
置の製造方法。 - (2)上記コンタクト孔を開孔した後少なくとも該下部
電極の一部となる膜厚が0.1μm以下の多結晶シリコ
ン層を形成する工程と、選択気相成長法を用いて該多結
晶シリコン上に選択的に下部電極となるシリコン層を成
長させる工程と、該下部電極層上にキャパシタ絶縁膜お
よび上部電極層を順次形成する工程とを含む事を特徴と
する請求項1記載の半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63068147A JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP63068147A JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH01241857A true JPH01241857A (ja) | 1989-09-26 |
JP2670288B2 JP2670288B2 (ja) | 1997-10-29 |
Family
ID=13365335
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP63068147A Expired - Fee Related JP2670288B2 (ja) | 1988-03-24 | 1988-03-24 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2670288B2 (ja) |
Cited By (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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JPH02310959A (ja) * | 1989-05-25 | 1990-12-26 | Nec Corp | 半導体装置及びその製造方法 |
EP0449000A2 (en) * | 1990-03-08 | 1991-10-02 | Fujitsu Limited | Layer structure having contact hole for fin-shaped capacitors in DRAMS and method of producing the same |
EP0463741A2 (en) * | 1990-05-31 | 1992-01-02 | Canon Kabushiki Kaisha | Method of manufacturing a semiconductor memory device containing a capacitor |
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