JPS6010773A - １素子型ｆｅｔ−記憶キヤパシタ回路の形成方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、単一の多結晶シリコン半導体層を用いた、メ
モリ適用型の一素子型ＦＥＴ−記憶キャパシタ回路の形
成方法に係り、更に具体的に云えば、記憶キャパシタの
ための絶縁体が最適化され、ＦＥＴのゲート絶縁体に用
いられる材料と異なる材料より成ることができる、その
ような回路の形成方法に係る。

［従来技術］ ＦＥＴを含む集積回路構造体は、従来において、多くの
目的に用いられている。特に、ＦＥＴ集積回路メモリ・
アレイ及びそれらの製造方法は広く知られている。米国
特許第３３８７２８６号明細書は、そのような回路を開
示しており、単一のＦＥＴ及び情報を記憶するためのキ
ャパシタを用いている回路について記載している。その
ような簡単化された集積回路は、当技術分野において周
知であり、広く用いられている。

上記の型のメモリ・セルは、当技術分野において、その
ようなセルを初めに提案した人の名をとって、”Ｄｅｎ
ｎａｒｄ”セルとして知られている。それらのメモリ・
セルは、単一のＦＥＴを、メモリ・セルに情報を記憶す
るために用いられる関連するキャパシタとともに用いて
いることを特徴とする。

一般に、それらの回路は、シリコン基板の如き半導体基
板に形成される。上記記憶キャパシタの一方の電極はシ
リコン基板のドープされた領域であり、他方に電極は多
結晶シリコンの如き多結晶半導体の上層によって設けら
れる。しばしば、ＦＥＴのゲート電極も多結晶シリコン
より成るが、金属をＦＥＴゲート電極及びキャパシタ電
極に用いることもできる。単一の多結晶シリコン層を用
いているメモリ・セルは、しばしば、単一の多結晶シリ
コン構造体と呼ばれ、２つの多結晶シリコン層を用いて
いるメモリ・セルは、一般に、２重多結晶シリコン構造
体と呼ばれる。この型のメモリ・セルは又、単一のＦＥ
ＴＬか必要とないので、″１素子型′″メモリ・セルと
も呼ばれる。

それらの１素子型メモリ・セルにおいては、記憶キャパ
シタにおける絶縁体のための条件がＦＥＴゲート絶縁体
のための条件と異なることが知られている。一般には、
記憶キャパシタにおける絶縁体は、ＦＥＴのゲート電極
の領域における絶縁体よりも幾分薄いことが望ましい。

更に、記憶キャパシタ絶縁体及びＦＥＴゲート絶縁体に
おいて、相互に異なる材料を用いることが知られている
。

一般に、記憶キャパシタのための絶縁体に対する必要条
件は、ＦＥＴゲート絶縁体に対する必要条　１件よりも
厳しくなく、例えばフラット・バンド電３− 圧ｖｐａのシフトに対するＦＥＴ特性の感度に対する必
要条件よりも厳しくない。基板のドープされた領域が記
憶キャパシタの一方の電極に用いられているとき、ｖＦ
Ｂにおける小さな変化は素子の動作に大きな影響を与え
ない。

上記の型の１素子型メモリ・セルにおいては、更にマス
ク・レベルを用いることによって、異なる絶縁体（異な
る厚さ及び／若しくは材料を含む）が容易に得られる。

更にマスク・レベルを用いることによって、初めに記憶
キャパシタ絶縁体を形成し、別にＦＥＴゲート絶縁体を
形成することが可能になる。それらの２つの絶縁体に異
なる材料を用いることができ、複数のマスク工程が可能
な場合には、最適な素子の機能が得られるように、それ
らの厚さを個々に選択することができる。

２重の多結晶シリコン層を用いた１素子型メモリ・セル
においても、記憶キャパシタ及びＦＥＴのために異なる
絶縁体を設けることは極めて簡単である。それは、複数
の多結晶シリコン層が用いられるので、更に絶縁層を形
成する必要があめた４− めである。一般に、複数の多結晶シリコン層は各々異な
る目的のために用いられ、付加的マスク工程は、記憶キ
ャパシタ及びＦＥＴのための条件に適合するように絶縁
体を個々に形成するために用いられる。

これらの型のメモリ・セルは、例えば米国特許第３８１
１０７６号及び第３８４１２９６号明細書等に記載され
ている。上記米国特許第３８１１０７６号明細書におい
ては、多結晶シリコンのキャパシタ電極及び金属のゲー
ト電極を用いた回路において、記憶キャパシタ及びＦＥ
Ｔに相互に異なる材料が用いられている。

１９８０　Ｉ　Ｅ　ＥＥ　Ｉｎｔｅｒｎａｔｉｏｎａｌ
　５ｏｌｉｄＳｔａｔｅ　Ｃ１ｒｃｕｉｔｓ　Ｃｏｎｆ
ｅｒｅｎｃｅにおいて発表され、又そのために発行され
た技術論文要約集の第６６頁及び第６７頁における０ｈ
ｔａ等による論文は、記憶キャパシタのための種々の高
誘電率の材料について記載しており、特に酸化タンタル
を用いることについて述べている。多結晶シリコンのゲ
ート及び埋設酸化物分離領域を含む構造体が示されてい
る。

記憶キャパシタのための一方の電極及びＦＥＴゲート電
極を設けるために単一の多結晶シリコン層しか用いてい
ない１素子型メモリ・セルは、重要な回路である。しか
しながら、記憶キャパシタ絶縁体とＦＥＴゲート絶縁体
との両方の最適化を可能にする好ましい手順が、当技術
分野において未だ開発又は提案されていない。

［発明が解決しようとする問題点］ 本発明の目的は、ＦＥＴゲート絶縁体及び記憶キャパシ
タ絶縁体が更にマスク・レベルを必要とせずに各々の目
的に適合するように相互に異なる材料及び／若しくは厚
さを用いて形成される、単一の多結晶半導体層を用いた
１素子型ＦＥＴ−記憶キャパシタ回路の形成方法を提供
することである。

［問題点を解決するための手段］ 本発明は、更にマスク工程を必要とせずに相互に異なる
記憶キャパシタ絶縁体及びＦＥＴゲート絶縁体を設ける
ことができる、単一の多結晶半導７一 体層を用いた１素子型ＦＥＴ記憶キャパシタ回路の形成
方法を提供する。記憶キャパシタ及びＦＥＴのための絶
縁体は、相互に同−又は異なる材料より成り、異なる厚
さを有することができる。この方法においては、記憶キ
ャパシタの一方の電極として働くドープされた領域を設
けるために用いられるマスク・レベル、即ち拡散記憶領
域イオン注入マスク・レベル、又は拡散記憶領域と基板
との間に高キヤパシタンス領域を設けるために用いられ
るマスク・レベル即ち高キヤパタンス領域マスク・メベ
ルが、相互に異なる絶縁体を設けるために用いられる。

これは、記憶キャパシタ領域における絶縁体の性質をＦ
ＥＴゲート領域における絶縁体の性質と異ならせるため
に上記マスク・レベルを用いることによって達成される
。

本発明の一実施例において、記憶キャパシタ領域におけ
る下の絶縁体を保護する金属層が、レジスト・マスク層
中の開孔を経て付着される。後のエツチング工程におい
て、ＦＥＴ領域における絶　１縁体がエツチングされ、
上記金属層は記憶キャパ８− シタ領域における絶縁体を保護する。この実施例におい
ては、ゲート絶縁体の材料がキャパシタの絶縁体の材料
と異なっている。

他の実施例においは、下の絶縁体が、高キヤパシタンス
領域マスク・レベル又は拡散記憶領域イオン注入マスク
・レベルを用いて、記憶キャパシタ領域から除かれる。

ＦＥＴ領域には、絶縁体が残されている。後に絶縁層が
成長されるとき、下の絶縁体が除かれていない領域にお
いて、より厚くなる。その結果、記憶キャパシタ及びＦ
ＥＴにおいて相互に異なる厚さの絶縁体が設けられる。

［実施例］ 本発明の方法の実施において、集積回路における記憶キ
ャパシタ及びＦＥＴのために相互に異なる絶縁体を設け
るために、存在しているマスク・レベル（高キヤパシタ
ンス領域マスク・レベル又は拡散記憶領域イオン注入、
マスク・レベル）が用いられる。本発明の方法は、記憶
キャパシタの一方の電極及びＦＥＴのゲート電極の両方
に単一の多結晶シリコン層の如き多結晶半導体層が用い
られる場合に適用される。

第１−１図乃至第１−９図は、本発明の方法の好ましい
一実施例を示しており、この実施例においては、ゲート
絶縁体及び記憶キャパシタ絶縁体において相互に異なる
材料が用いられる。第１−１図は、酸化物エッチング工
程迄行われた、標準的な多結晶シリコン・ゲートＦＥＴ
の形成方法を示している。この方法においては、Ｐ型半
導体基板１０は、例えばシリコンの如き材料より成る。

埋設されたフィールド酸化物分離領域１２はＳｕｎ。

より成り、熱成長により形成され、隣接するメモリ・セ
ルを相互に分離するために設けられる。

第１−１図の構造体を設けるための方法は当技術分野に
おいて周知である。この方法においては、基板１０上に
薄い酸化物が熱成長され、次に窒化シリコン層が化学的
に気相付着（ＣＶＤ）される。

それから、窒化シリコン層がパターン化され、窒化シリ
コン層が除かれた酸化シリコンの領域上に、より厚い酸
化物が成長される。それから、残っている薄い酸化物及
び窒化シリコンがエツチングにより除去されて、フィー
ルド酸化物分離領域１２が残される。

次に、第１−２図において、Ｐ型シリコン基板１０上に
薄い熱酸化物層１４が成長される。これは、構造体を、
約８００℃における炉において酸素雰囲気中に配置する
ことによって達成される。

酸化物層１４は略１５乃至５０人の厚さに成長される。

それから、窒化シリコン層１６が低圧ＣＶＤにより略１
００乃至２００人の厚さに付着される。

層１６は、マスク特性及び絶縁特性を得るように選択さ
れている。層１６は、良好な耐酸化マスクでなければな
らず、良好な絶縁性を有していなければならない。更に
、層１６は、酸化物層の誘電率よりも高い誘電率を有し
ているべきである。又、層１６は、電流の漏洩を防ぐた
めに高い絶縁耐力を有していなければならない。窒化シ
リコンは、５ｕｎ２の場合と略等しい、高い誘電率及び
絶縁耐力を有し、良好な耐酸化マスクであり、極めて適
当な材料である。層１６に用いることができるもう一つ
の材料は酸化アルミニウムであるが、この材料は窒化シ
リコン程良好な耐酸化マスクではない。

第１−３図において、レジスト・マスク層が構造体上に
回転被覆され、当技術分野において周知の型のアンダー
・カットされたレジスト・マスク層１８が得られるよう
にパターン化される。パターン化されたレジスト・マス
ク層１８は、拡散記憶領域イオン注入のためのマスクと
して働く。このイオン注入において、キャパシタの一方
の電極として働くドープされた領域が基板１０中に形成
される。その領域は、イオン注入を用いて形成されるが
、当技術分野においては、゛′拡散記憶領域″と呼ばれ
る。

第１−４図において、拡散記憶領域２０は、基板１０と
反対の導電型を有するドープされた領域である。例えば
、１０１ｆ′乃至１０１９キヤリア／ｄのドーピング・
レベルを有するＮ＋型拡散記憶領域２０を形成するため
に、砒素（Ａｓ）イオンの注入を用いることができる。

基板１０のための典型的なドーピング・レベルは１０１
５乃至１０”である。　］拡散記憶領域２０の形成にお
いては、リフト・１１− オフを行うためのアンダーカットされたエツジのプロフ
ィルを保つために、低電流によるイオン注入が用いられ
る。このために、アンチモン・イオン及び当技術分野に
おいて周知である他のイオンの如き、砒素以外のイオン
を用いることもできる。

第１−５図において、アルミニウム（ＡＱ）・マスク層
２２がパターン化されたレジスト・マスク層１８を経て
付着される。下の窒化シリコン層１６をエツチングする
ためのマスクとして働く、ＡＱ以外の材料を用いること
もできる。ＡＱマスク層２２の厚さは略１０００乃至２
０００人である。その厚さは重要ではないが、窒化シリ
コン・エツチング・マスクとして働くために充分な厚さ
でなければならない。レジスト・マスク層１８がリフト
・オフされるとき、レジスト・マスク１８上に付着され
ているＡＱも除去されて、第１−５図の構造体が得られ
る。

マスク層２２により保護されていない酸化物層１４及び
窒化シリコン層１６の部分がエツチングにより除去され
て、第１−６図の構造体が得られ一１２＝ る。窒化シリコン層及び薄い酸化物層の両方をエツチン
グするために、反応性イオン・エツチング（ＲＩ　Ｅ）
を用いることができる。又は、酸化物層１４をエツチン
グするために、湿式エツチングを用いることもできる。

次に、マスク層２２が、従来のエツチング剤を用いた湿
式エツチングによって除去される。その結果、ＳｉＯ□
層１４及びＳｉＮｘ層１６が記憶キャパシタの形成され
るべき領域だけに存在している、第１−７図の構造体が
形成される。Ｎ＋型にドープされた領域２０は記憶キャ
パシタの一方の電極として働く。

次に、第１−８図に示されている如く、ゲート酸化物層
２４が成長される。このゲート酸化物層２４は、二酸化
シリコンより成り、第１−７図の構造体を炉において酸
素雰囲気中に配置して、略８００乃至１０００℃に加熱
することによって形成される。窒化シリコン層１６はそ
の下の酸化物層１４の成長を妨げるので、ゲート酸化物
層２４は、回路の記憶キャパシタ領域における酸化物層
よりも厚くなる。典型的には、ゲート酸化物層２４は略
１５０乃至３００人の深さ迄成長されるが、設計に応じ
てその厚さを選択することができる。

又窒化シリコンは二酸化シリコンと略同−の絶縁耐力を
有し、従って記憶キャパシタにおける所与の電圧に対し
て、同一の厚さの絶縁体を用いて、より高いキャパシタ
ンスを得ることができる。又、窒化シリコンの高い絶縁
耐力は記憶キャパシタにおける電流の漏洩を防ぐために
役立つ。

以後の方法は、単一の多結晶シリコン層を有する１素子
型メモリ・セルを形成するために従来用いられている方
法と同様である。その方法においては、多結晶シリコン
層が付着され、レジスト・マスクを用いてパターン化さ
れて、ＦＥＴゲート電極である多結晶シリコン領域２６
及び記憶キャパシタの上部電極である多結晶シリコン領
域２８が形成される。それから、上の多結晶シリコン領
域２６をマスクとして用いて、ソース及びドレイン領域
３０及び３２が、基板１０中にイオン注入される。その
イオン注入中に、多結晶シリコン領域もドープされて、
導電性になる。従って、それらのドープされた多結晶シ
リコン領域を、ＦＥＴゲート電極（領域２６）及び記憶
キャパシタの上部電極（領域２８）として用いることが
できる。

その結果、単一の多結晶シリコン層を用いた、記憶キャ
パシタと単一のＦＥＴとより成る、１素子型集積メモリ
・セルである、第１−９図の構造体が得られる。ソース
及びドレイン領域３０及び３２への電気接点が通常の方
法で形成される。

第１−１図乃至第１−９図において示された方法におい
ては、マスク層２２の配置を記憶キャパシタ領域に限定
するために、マスク層２８が用いられた。後の処理工程
において、マスク層２２により下の絶縁体が保護され、
従って記憶キャパシタ領域及びゲート電極領域において
相互に異なる効果が得られた。、その単一の多結晶シリ
コン層を用いた１素子型メモリ・セルにおいて相互に異
なる絶縁体を設けるために、更にマスク工程を必要しな
かった。　１ この方法の１つの変形として、拡散記憶領域２１５− 〇の下に高キヤパシタンス領域を形成するために、パタ
ーン化されたレジスト・マスク層１８をマスクとして用
いることができる。この変形においては、硼素の如くイ
オンがマスク層１８を経てイオン注入される。それ以後
の方法は、第１−５図乃至第１−９図に示されている如
く行われる。高キヤパシタンス領域がイオン注入された
後に、マスク層２２が付着される。

上記方法は、ゲート絶縁体と異なる材料より成る記憶キ
ャパシタ絶縁体を設けるために用いることができる。又
、その基本的方法を用いて、ゲート絶縁体よりも薄い記
憶キャパシタ絶縁体を設けることも可能である。もう１
つの変形として、ゲート酸化物層２４が成長された後に
、窒化シリコン層１６をエツチングにより除くこともで
きる。

その結果、酸化シリコンが記憶キャパシタ絶縁体及びゲ
ート絶縁体の両方に用いられているが、記憶キャパシタ
絶縁体がゲート絶縁体よりも薄い構造体が形成される。

当業者に明らかである小さな修正を行うことに一１６＝ より、熱成長窒化シリコン又はプラズマによりエンハン
スされた熱成長窒化シリコンの如き、他の絶縁体にも、
この方法を適用することができる。

第１−８図に示されているゲート酸化物層の成長におい
て、窒化物層１６中のピンホールが封じられることが実
験的に示された。これは、この方法の歩留りを増すので
、有利である。

第１−１図乃至第１−７図に示されている種々のリフト
・オフ工程は、例えば米国特許第４１４４１０１号明細
書に示されている如く、周知である。上記特許明細書は
、エツチングに用いられる金属マスクを付着するための
リフト・オフ技術について記載している。その技術は、
本発明の方法の処理工程の一部の例として、本明細書に
おいて言及されている。

第２−１図乃至第２−６図は、本発明のもう１つの実施
例を示している。この実施例においても、記憶キャパシ
タ及びＦＥＴのために相互に異なる絶縁体を設けるため
に、高キヤパシタンス領域マスク・レベル又は拡散記憶
領域イオン注入マスク・レベルが用いられる。しかしな
がら、この実施例は、第１−１図乃至第１−９図に示さ
れている実施例程、技術的に有利ではない。第２−１図
乃至第２−６図の実施例においては、記憶キャパシタ領
域に複合絶縁体が設けられず、ゲート酸化物層の制御が
幾分難かしい。しかしながら、この実施例も、異なる絶
縁体を設けるために、存在しているマスク・レベルを用
いることができる方法を提供する。

初めに、半導体基板が、第１実施例における半導体基板
の場合と同様にして処理される。従って、第２−１図は
、埋設されたフィールド酸化物分離領域４２を有するＰ
型シリコン基板４０を示している。第２−２図に示され
ている如く、基板４０上に薄い酸化物層４４が熱成長さ
れる。この工程は、第１実施例における対応する工程と
同一である。

次に、第２−３図において、レジスト層が第２−２図の
構造体上に回転被覆され、パターン化さレテ、パターン
化されたレジスト・マスク層４６が形成される。レジス
ト・マスク層１８（第１−３図）の場合と異なり、レジ
スト・マスク層４６はアンダー・カットされる必要はな
い。それは、この実施例においては、上のマスク層のリ
フト・オフが用いられないためである。

パターン化されたレジスト・マスク層４６は拡散記憶領
域イオン注入マスクであり、Ｎ＋型拡散記憶領域４８を
形成するために、Ａｓ及びｓｂの如きイオンが基板４０
中に注入される。領域４８は、第１の実施例における領
域２０と同一の機能を有しており、記憶キャパシタの一
方の電極としで働く。第２−４図において、パターン化
されたレジスト・マスク層４６により限定された薄い酸
化物層４４の部分がＲＩＥ又は湿式化学的エツチングを
用いてエツチングされており、レジスト・マスク層４６
が剥離されている。この構造体においては、薄い酸化物
層４４がＦＥＴの形成されるべき領域の基板４００部分
に残されており、記憶キャパシタの形成されるべき領域
の基板４０の部　１分には残されていない。

１９− それから、第２−５図に示されている如く、記憶キャパ
シタ及びゲートのための絶縁体が、２酸化シリコン層を
熱成長させることにより、基板４０．２酸化シリコン層
４４、及び２酸化シリコンのフィールド酸化物分離領域
４２の上に形成される。熱成長された薄い酸化物層４４
が、ゲート絶縁体の形成されるべき領域に残され、記憶
キャパシタの形成されるべき領域からは除かれたことに
より（第２−４図）、ゲート絶縁体として働く熱成長酸
化物層の部分５２は記憶キャパシタ絶縁体として働く熱
成長酸化物層の部分５０よりも厚くなる。

第２−５図において、記憶キャパシタ及びＦＥＴの両方
の絶縁体に、単一組成の材料（２酸化シリコン）が用い
られている。しかしながら、ＦＥＴ領域におけるその絶
縁体の厚さは、記憶キャパシタ領域における厚さよりも
厚い。一般的に、これは、設計の点から望ましい特徴で
ある。又、記憶キャパシタ領域に、単位面積当りの高い
キャパシタンスを得ることが望ましいので、このより薄
２０− い記憶キャパシタ絶縁体は有利である。

代替的に、第２−４図の構造体が得られた後に、異なる
絶縁体を用いることもできる。例えば、窒化シリコン層
を、拡散記憶領域４８及び酸化物層４４上にＣＶＤによ
り付着することができる。その結果、総体的にＦＥＴ領
域における厚さが記憶キャパシタ領域における厚さより
も厚い絶縁体が得られる。その場合、ＦＥＴゲート絶縁
体はＳｕｎ。

／Ｓｉ３Ｎ、複合体より成り、記憶キャパシタ絶縁体は
Ｓｉ３Ｎ４より成る。

それから、第１実施例の場合と同じ処理工程を用いて、
第２−６図に示されている最終構造体が得られる。即ち
、多結晶シリコン層が付着され、レジスト・マスク層を
用いてパターン化されて、記憶キャパシタの上部電極と
して働く多結晶シリコン領域５４及びＦＥＴゲート電極
として働く多結晶シリコン領域５６が設けられる。それ
から、それらの多結晶シリコン領域５４及び５６をイオ
ン注入マスクとして用いて、ソース及びドレイン領域５
８及び６０が基板中にイオン注入される。

以上の説明から明らかな如く、本発明は、処理工程にお
いて既に用いたマスク（拡散記憶領域を設けるために用
いたマスク又は拡散記憶領域及び基板の間により高い拡
散キャパシタンスを与えるために用いたマスク）を用い
て、記憶キャパシタ及びＦＥＴのために相互に異なる絶
縁体を設けることができる、単一の多結晶シリコン層を
用いた、１素子ＦＥＴ−記憶キャパシタ回路の形成方法
を実現する。

［発明の効果］ 本発明によれば、ＦＥＴゲート絶縁体及び記憶キャパシ
タ絶縁体が更にマスク・レベルを必要しせずに各々の目
的に適合するように相互に異なる材料及び／若しくは厚
さを用いて形成される、単一の多結晶半導体層を用いた
１素子型ＦＥＴ−記憶キャパシタ回路の形成方法が得ら
れる。

【図面の簡単な説明】

第１−１図乃至第１−９図は単一の多結晶シリコン層を
用いた１素子型集積メモリ・セルにおける記憶キャパシ
タ及びＦＥＴのために相互に異なる絶縁体を設けるため
の本発明の方法の１実施例を示す一連の断面図、第２−
１図及び第番２−６図は本発明の方法の他の実施例を示
す一連の断面図である。 １０．４０・・・・Ｐ型半導体基板（シリコン）。 １２．４２・・・・埋設されたフィールド酸化物分離領
域（ＳｉＯ□）、１４．４４・・・・薄い酸化物層、１
６・・・・窒化シリコン層、１８．４６・・・・パター
ン化されたレジスト・マスク層、２０．４８・・・・Ｎ
４型拡散記憶領域、２２・・・・アルミニウム・マスク
層、２４・・・・ゲート酸化物層（Ｓｉｎ、）、２６．
５６・・・・多結晶シリコン領域（ＦＥＴゲート電極）
２８．５４・・・・多結晶シリコン領域（記憶キャパシ
タの上部電極）、３０．３２　；　５８．６０・・・・
ソース及びドレイン電極、５０・・・・記憶キャパシタ
絶縁体として働く熱成長酸化物層、５２・・・・ゲート
絶縁体として働く熱成長酸化物層。 ］ ／”ｌ　ミ　０ −３６４＝

Claims (1)

1. 【特許請求の範囲】 一導電型の半導体基板上に少なくとも１つの絶縁層を形
   成し、 記憶キャパシタの形成されるべき上記基板の領域に開孔
   を有し、ＦＥＴの形成されるべき上記基板の領域を覆う
   ようにパターン化された第１マスク層を上記絶縁層上に
   形成し、 上記記憶キャパシタの一方の電極となる反対導電型の領
   域を上記基板中に形成するために上記第１マスク層中の
   上記開孔を経て上記基板にイオン注入を行い、 後のエツチング工程において上記記憶キャパシタ領域に
   おける上記絶縁層を保護するために上記第１マスク中の
   上記開孔を経て第２マスク層を付着し、 上記ＦＥＴ領域における上記絶縁層を露出させるように
   上記第１マスク層を除去し、 上記第２マスク層を用いて上記ＦＥＴ領域における上記
   絶縁層をエツチングし、 上記ＦＥ、Ｔ領域において更に絶縁層を形成し、上記記
   憶キャパシタの他方の電極及び上記ＦＥＴのゲート電極
   が設けられるようにパターン化された多結晶半導体層を
   上記絶縁層上に形成することを含む、 １素子型ＦＥＴ−記憶キャパシタ回路の形成方法。