JPH02287874A - 積和演算装置 - Google Patents
積和演算装置Info
- Publication number
- JPH02287874A JPH02287874A JP11052289A JP11052289A JPH02287874A JP H02287874 A JPH02287874 A JP H02287874A JP 11052289 A JP11052289 A JP 11052289A JP 11052289 A JP11052289 A JP 11052289A JP H02287874 A JPH02287874 A JP H02287874A
- Authority
- JP
- Japan
- Prior art keywords
- bits
- signals
- pieces
- roms
- bit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004364 calculation method Methods 0.000 description 13
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 2
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
Landscapes
- Complex Calculations (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は、積和演算装置に係わり、特に半導体集積回路
で実現するのに適した積和演算装置に関する。
で実現するのに適した積和演算装置に関する。
(従来の技術)
従来、デジタル信号処理においては、デジタルフィルタ
等に代表されるように、そこで行われる演算の多くがい
わゆる積和演算である。
等に代表されるように、そこで行われる演算の多くがい
わゆる積和演算である。
いま、Nビットて゛数値表現されたM個の入力信号X1
(i=1.2.・・・、M>に対して、それぞれに係数
hiを乗じ、更にそれらを加え合わせた値 Y=Σ Xl−hi ・・・■を出力す
るための積和演算を考える。
(i=1.2.・・・、M>に対して、それぞれに係数
hiを乗じ、更にそれらを加え合わせた値 Y=Σ Xl−hi ・・・■を出力す
るための積和演算を考える。
このような積和演算を半導体集積回路上の専用ハードウ
ェアで実現する場合、その回路方式としては、第2図に
示す構成が一般的である。
ェアで実現する場合、その回路方式としては、第2図に
示す構成が一般的である。
これは、−言で言えば、積和演算をその言葉通りにハー
ドウェアで実現したものである。即ち、Nビットで数値
表現されたM個の入力信号Xiをそれぞれ、Nビットの
アドレスに対して所定の係数hiを乗じた値X1−hi
をデータとして出力するテーブルルックアップ方式のR
OM(読出し専用メモリ)のアドレスに入力し、M個の
ROMからのデータ出力を加算器で加え合わせて0式で
表される値Yを得ようとするものである。
ドウェアで実現したものである。即ち、Nビットで数値
表現されたM個の入力信号Xiをそれぞれ、Nビットの
アドレスに対して所定の係数hiを乗じた値X1−hi
をデータとして出力するテーブルルックアップ方式のR
OM(読出し専用メモリ)のアドレスに入力し、M個の
ROMからのデータ出力を加算器で加え合わせて0式で
表される値Yを得ようとするものである。
この演算回路方式を半導体集積回路に用いた場合、Nビ
ットのアドレス、即ち2NワードのROMがM個必要と
なり、ROMの容量、即ちハードウェア規模が非常に大
きくなると言う問題がある。例えば、第2図に示される
8ビツト(N=8)で数値表現された5個<M=5)の
入力信号に対して、係数が8ビツト、従って演算精度を
十分保つために出力データピット幅が15ビツトである
ROMを係数乗算テーブルルックアップROMに用いた
場合を考える。このとき、ROM全体の容量は、ビット
数で15x2’ X5=19,200(ビット)にも達
する。
ットのアドレス、即ち2NワードのROMがM個必要と
なり、ROMの容量、即ちハードウェア規模が非常に大
きくなると言う問題がある。例えば、第2図に示される
8ビツト(N=8)で数値表現された5個<M=5)の
入力信号に対して、係数が8ビツト、従って演算精度を
十分保つために出力データピット幅が15ビツトである
ROMを係数乗算テーブルルックアップROMに用いた
場合を考える。このとき、ROM全体の容量は、ビット
数で15x2’ X5=19,200(ビット)にも達
する。
(発明が解決しようとする課題)
このように従来の積和演算装置では、係数乗算用のテー
ブルルックアップROMの容量が大きくなり、即ちハー
ドウェア規模が非常に大きくなり、半導体集積回路で実
現するのに適さなかった。
ブルルックアップROMの容量が大きくなり、即ちハー
ドウェア規模が非常に大きくなり、半導体集積回路で実
現するのに適さなかった。
本発明は、上記事情を考慮してなされたもので、その目
的とするところは、積和演算のためのハードウェア規模
を小さくすることができ、半導体集積回路での実現に適
した積和演算装置を提供することにある。
的とするところは、積和演算のためのハードウェア規模
を小さくすることができ、半導体集積回路での実現に適
した積和演算装置を提供することにある。
[発明の構成]
(課題を解決するための手段)
本発明の演算回路方式においては、Nビットで数値表現
されたM個の入力信号に対して、まずNビットの入力信
号をビット毎に分割し、分割した信号をM個ひとまとめ
にして、新たにMビットからなるN個の信号を形成し、
次にこれらN個の信号をN個のROMのアドレス端子に
それぞれ入力する。ここで、ROMのアドレスとデータ
との関係を、Mビットのアドレスに対して、各ビットに
該ビットに対応する所定の係数を乗じ、それらを加え合
わせた値がデータであるように対応付けておく。そして
、最後にN個のROMのデータ端子からの出力信号を適
宜、桁ずらしをして加え合わせ、最終的な積和演算結果
を得るというものである。
されたM個の入力信号に対して、まずNビットの入力信
号をビット毎に分割し、分割した信号をM個ひとまとめ
にして、新たにMビットからなるN個の信号を形成し、
次にこれらN個の信号をN個のROMのアドレス端子に
それぞれ入力する。ここで、ROMのアドレスとデータ
との関係を、Mビットのアドレスに対して、各ビットに
該ビットに対応する所定の係数を乗じ、それらを加え合
わせた値がデータであるように対応付けておく。そして
、最後にN個のROMのデータ端子からの出力信号を適
宜、桁ずらしをして加え合わせ、最終的な積和演算結果
を得るというものである。
(作用)
本発明によれば、前記第2図とは構成が異なるが、第2
図の例と同様の積和演算を行うことができ、しかも第2
図に比してハードウェア構成を簡略化することができる
。以下に、本発明の回路方式がどのように積和演算を実
現しているか、またハードウェア構成(特にROM容量
)が簡略化できる理由について説明する。
図の例と同様の積和演算を行うことができ、しかも第2
図に比してハードウェア構成を簡略化することができる
。以下に、本発明の回路方式がどのように積和演算を実
現しているか、またハードウェア構成(特にROM容量
)が簡略化できる理由について説明する。
いま、数値表現が2の補数表現である場合を考える。N
ビットの2の補数表現されたM個の信号 X i = −x 、、、、−2N−’+ 止x 1.
J−2’−■(i=1.2.・・・、M)に対して、ま
ずNビットの信号をビット毎にN個に分割し、分割した
信号をM個ひとまとめ(対応するビット同士をひとまと
め)にして、新たにMビットからなるN個の信号X1.
J 、 X2.J 、 °−°、 XM、J (jo
、1.・・・、 N−1)を形成する。
ビットの2の補数表現されたM個の信号 X i = −x 、、、、−2N−’+ 止x 1.
J−2’−■(i=1.2.・・・、M)に対して、ま
ずNビットの信号をビット毎にN個に分割し、分割した
信号をM個ひとまとめ(対応するビット同士をひとまと
め)にして、新たにMビットからなるN個の信号X1.
J 、 X2.J 、 °−°、 XM、J (jo
、1.・・・、 N−1)を形成する。
次に、上記N個の信号をN個のROMのアドレス端子に
それぞれ入力する。ここで、ROMのアドレスとデータ
との関係は、Mビットのアドレスに対して、各ビットX
1.J 、 X2.J 、・・・x M、Jに該ビット
に対応する所定の係数h1゜h2.・・・、hMを乗じ
、それらを加え合わせた付けられている。
それぞれ入力する。ここで、ROMのアドレスとデータ
との関係は、Mビットのアドレスに対して、各ビットX
1.J 、 X2.J 、・・・x M、Jに該ビット
に対応する所定の係数h1゜h2.・・・、hMを乗じ
、それらを加え合わせた付けられている。
そして、N個のROMのデータ端子からの出加え合わせ
る。但し、加え合わせた結果の値Yが、 Y=−2N−1 Σ x、N−0・hi となるように、桁すらしく■式の2’ (i=o。
る。但し、加え合わせた結果の値Yが、 Y=−2N−1 Σ x、N−0・hi となるように、桁すらしく■式の2’ (i=o。
1、・・・、 N−1)に対応)をして加え合わせる。
■式を変形すれば、
Y=Σ (−2”x 、、N−1・旧+2N−” ’
xl 、N−2’旧+・・・+2°・xl、。・旧) =Σ(−x 、、N−1−2N−1+ 止x 、、・2
’)・旧=Σ Xl−hi
・・・■となり、所望の積和演算が実現されている
ことが判る。
xl 、N−2’旧+・・・+2°・xl、。・旧) =Σ(−x 、、N−1−2N−1+ 止x 、、・2
’)・旧=Σ Xl−hi
・・・■となり、所望の積和演算が実現されている
ことが判る。
本発明の積和演算方式によれば、Mビットのアドレス、
即ち2MワードのROMがN個必要となる。前述の例で
ある、8ビツトで数値表現された5個の入力信号に対し
て、係数が8ビツトの場合、本発明の演算回路方式によ
るROMの出力データピット幅は高々10ビツトでよい
。
即ち2MワードのROMがN個必要となる。前述の例で
ある、8ビツトで数値表現された5個の入力信号に対し
て、係数が8ビツトの場合、本発明の演算回路方式によ
るROMの出力データピット幅は高々10ビツトでよい
。
その結果、ROM全体の容量は、ビット数で10x25
x8=2,560 となり、従来方式による場合に比べて約7分の1のビッ
ト数で済むことになり、ハードウェア規模を大幅に削減
できる。
x8=2,560 となり、従来方式による場合に比べて約7分の1のビッ
ト数で済むことになり、ハードウェア規模を大幅に削減
できる。
(実施例)
以下、本発明の詳細を図示の実施例によって説明する。
第1図は本発明の一実施例に係わる積和演算装置の概略
構成を示すブロック図である。この例では、8ビツト(
N=8>で数値表現された5個(M=5)の入力信号1
1.〜.15を各ビット毎に8個に分割し、分割した信
号を5個ひとまとめにして、新たに5ビツトからなる8
個の信号を形成している。該8個の信号を8個のROM
21.〜.28のアドレス端子31゜〜、38にそれぞ
れ入力し、該8個のROM21、〜.28のデータ端子
41.〜.48からの出力信号を加算器51.〜.57
で加え合わせて最終的な積和演算結果を得ている。
構成を示すブロック図である。この例では、8ビツト(
N=8>で数値表現された5個(M=5)の入力信号1
1.〜.15を各ビット毎に8個に分割し、分割した信
号を5個ひとまとめにして、新たに5ビツトからなる8
個の信号を形成している。該8個の信号を8個のROM
21.〜.28のアドレス端子31゜〜、38にそれぞ
れ入力し、該8個のROM21、〜.28のデータ端子
41.〜.48からの出力信号を加算器51.〜.57
で加え合わせて最終的な積和演算結果を得ている。
なお、8個(7)ROM21.〜.28のアドレスとデ
ータとの関係は前述の通りであり、1例を下記第1表に
示した。
ータとの関係は前述の通りであり、1例を下記第1表に
示した。
第 1 表
但し、第1表においては、係数を8ビツト(h、〜h4
)とし、ROMのデータ幅は10ビツトとした。また、
8個のROMからの出力信号は、図に示すような加算器
51.〜57の接続により、桁ずらしをして加え合わさ
れている。
)とし、ROMのデータ幅は10ビツトとした。また、
8個のROMからの出力信号は、図に示すような加算器
51.〜57の接続により、桁ずらしをして加え合わさ
れている。
かくして本実施例によれば、NビットからなるM個の入
力信号からMビットからなるN個の信号を形成し、該N
個の信号をN個のROMのアドレス端子にそれぞれ入力
し、ROMのデータ端子からの出力信号を桁ずらしをし
て加え合わせることにより、上記入力信号の積和演算を
行うことができる。そしてこの場合、ROMの容量が大
幅に少なくなり、ハードウェアの簡略化をはかり得る。
力信号からMビットからなるN個の信号を形成し、該N
個の信号をN個のROMのアドレス端子にそれぞれ入力
し、ROMのデータ端子からの出力信号を桁ずらしをし
て加え合わせることにより、上記入力信号の積和演算を
行うことができる。そしてこの場合、ROMの容量が大
幅に少なくなり、ハードウェアの簡略化をはかり得る。
なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。
[発明の効果]
以上詳述したように本発明によれば、Nピットからなる
M個の入力データに対し、従来より簡易なハードウェア
構成で従来と同様の積和演算を行うことができる。従っ
て、積和演算のためのハードウェア規模を小さくするこ
とができ、半導体集積回路での実現に適した積和演算装
置を実現することが可能となる。
M個の入力データに対し、従来より簡易なハードウェア
構成で従来と同様の積和演算を行うことができる。従っ
て、積和演算のためのハードウェア規模を小さくするこ
とができ、半導体集積回路での実現に適した積和演算装
置を実現することが可能となる。
第1図は本発明の一実施例に係わる積和演算装置の回路
構成を示す図、第2図は従来の積和演算装置の回路構成
を示す図である。 11、〜.15・・・入力信号、 21、〜 28・・・ROM、 31、〜.38・・・アドレス端子、 41、〜.48・・・データ端子、 51、〜.57・・・加算器。 出願人代理人 弁理士 鈴江 武 彦 ジXi、hi i=1 第2図
構成を示す図、第2図は従来の積和演算装置の回路構成
を示す図である。 11、〜.15・・・入力信号、 21、〜 28・・・ROM、 31、〜.38・・・アドレス端子、 41、〜.48・・・データ端子、 51、〜.57・・・加算器。 出願人代理人 弁理士 鈴江 武 彦 ジXi、hi i=1 第2図
Claims (1)
- 【特許請求の範囲】 Nビットで数値表現されたM個の入力信号に対し、それ
ぞれ所定の係数を乗じて加え合わせた値を出力する積和
演算装置において、 NビットからなるM個の入力信号をそれぞれビット毎に
分割し、対応するビット同士をひとまとめにして、新た
にMビットからなるN個の信号を形成する手段と、 Mビットのアドレスとデータとの関係が、Mビットのア
ドレスに対して各ビットに該ビットに対応する所定の係
数を乗じ、それらを加え合わせた値がデータであるよう
に対応付けられ、且つ前記MビットからなるN個の信号
がそれぞれアドレス入力端子に供給されるN個のROM
と、これらN個のROMのデータ端子からの出力信号を
桁ずらしして加え合わせる手段とを具備してなることを
特徴とする積和演算装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11052289A JPH02287874A (ja) | 1989-04-28 | 1989-04-28 | 積和演算装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11052289A JPH02287874A (ja) | 1989-04-28 | 1989-04-28 | 積和演算装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH02287874A true JPH02287874A (ja) | 1990-11-27 |
Family
ID=14537934
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11052289A Pending JPH02287874A (ja) | 1989-04-28 | 1989-04-28 | 積和演算装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH02287874A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06260890A (ja) * | 1992-04-10 | 1994-09-16 | Sgs Thomson Microelettronica Spa | 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 |
US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
-
1989
- 1989-04-28 JP JP11052289A patent/JPH02287874A/ja active Pending
Cited By (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06260890A (ja) * | 1992-04-10 | 1994-09-16 | Sgs Thomson Microelettronica Spa | 高分解能ディジタルフィルタおよびディジタルコードサンプル信号のろ波方法 |
US7706332B2 (en) | 1995-06-30 | 2010-04-27 | Interdigital Technology Corporation | Method and subscriber unit for performing power control |
US7903613B2 (en) | 1995-06-30 | 2011-03-08 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
US7929498B2 (en) | 1995-06-30 | 2011-04-19 | Interdigital Technology Corporation | Adaptive forward power control and adaptive reverse power control for spread-spectrum communications |
US8737363B2 (en) | 1995-06-30 | 2014-05-27 | Interdigital Technology Corporation | Code division multiple access (CDMA) communication system |
US9564963B2 (en) | 1995-06-30 | 2017-02-07 | Interdigital Technology Corporation | Automatic power control system for a code division multiple access (CDMA) communications system |
US6487190B1 (en) | 1996-06-27 | 2002-11-26 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
US6907024B2 (en) | 1996-06-27 | 2005-06-14 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
US7631027B2 (en) | 1996-06-27 | 2009-12-08 | Interdigital Technology Corporation | Efficient multichannel filtering for CDMA modems |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US5255216A (en) | Reduced hardware look up table multiplier | |
US5231415A (en) | Booth's multiplying circuit | |
KR100302093B1 (ko) | 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 | |
US4805131A (en) | BCD adder circuit | |
JPH02287874A (ja) | 積和演算装置 | |
US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
JPS6027024A (ja) | 演算装置 | |
JPH01220528A (ja) | パリテイ発生器 | |
JP2734438B2 (ja) | 乗算装置 | |
JPS6222178A (ja) | 2つの複素数の乗算のための乗算器 | |
US5253194A (en) | Digital multiplier | |
CA2020264C (en) | Digital filter | |
JPH0784762A (ja) | 乗算回路 | |
JPH02115929A (ja) | 乗算器 | |
JPS615345A (ja) | 直列乗算方法 | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
JP2624738B2 (ja) | 丸め処理方式 | |
JPH0451857B2 (ja) | ||
JPS59170941A (ja) | 並列乗算器 | |
JPS63623A (ja) | 乗算器 | |
JPH0580978A (ja) | 演算処理回路 | |
JPS59197936A (ja) | デイジタル信号処理方式 | |
JPH05216626A (ja) | 乗算器 | |
JPS63197227A (ja) | 加算器 | |
JPH06204795A (ja) | ディジタルフィルタ |