JPH02287874A - 積和演算装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、積和演算装置に係わり、特に半導体集積回路
で実現するのに適した積和演算装置に関する。

（従来の技術） 従来、デジタル信号処理においては、デジタルフィルタ
等に代表されるように、そこで行われる演算の多くがい
わゆる積和演算である。

いま、Ｎビットて゛数値表現されたＭ個の入力信号Ｘ１
（ｉ＝１．２．・・・、Ｍ＞に対して、それぞれに係数
ｈｉを乗じ、更にそれらを加え合わせた値 Ｙ＝Σ　Ｘｌ−ｈｉ　　　　　　　　・・・■を出力す
るための積和演算を考える。

このような積和演算を半導体集積回路上の専用ハードウ
ェアで実現する場合、その回路方式としては、第２図に
示す構成が一般的である。

これは、−言で言えば、積和演算をその言葉通りにハー
ドウェアで実現したものである。即ち、Ｎビットで数値
表現されたＭ個の入力信号Ｘｉをそれぞれ、Ｎビットの
アドレスに対して所定の係数ｈｉを乗じた値Ｘ１−ｈｉ
をデータとして出力するテーブルルックアップ方式のＲ
ＯＭ（読出し専用メモリ）のアドレスに入力し、Ｍ個の
ＲＯＭからのデータ出力を加算器で加え合わせて０式で
表される値Ｙを得ようとするものである。

この演算回路方式を半導体集積回路に用いた場合、Ｎビ
ットのアドレス、即ち２ＮワードのＲＯＭがＭ個必要と
なり、ＲＯＭの容量、即ちハードウェア規模が非常に大
きくなると言う問題がある。例えば、第２図に示される
８ビツト（Ｎ＝８）で数値表現された５個＜Ｍ＝５）の
入力信号に対して、係数が８ビツト、従って演算精度を
十分保つために出力データピット幅が１５ビツトである
ＲＯＭを係数乗算テーブルルックアップＲＯＭに用いた
場合を考える。このとき、ＲＯＭ全体の容量は、ビット
数で１５ｘ２’　Ｘ５＝１９，２００（ビット）にも達
する。

（発明が解決しようとする課題） このように従来の積和演算装置では、係数乗算用のテー
ブルルックアップＲＯＭの容量が大きくなり、即ちハー
ドウェア規模が非常に大きくなり、半導体集積回路で実
現するのに適さなかった。

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、積和演算のためのハードウェア規模
を小さくすることができ、半導体集積回路での実現に適
した積和演算装置を提供することにある。

［発明の構成］ （課題を解決するための手段） 本発明の演算回路方式においては、Ｎビットで数値表現
されたＭ個の入力信号に対して、まずＮビットの入力信
号をビット毎に分割し、分割した信号をＭ個ひとまとめ
にして、新たにＭビットからなるＮ個の信号を形成し、
次にこれらＮ個の信号をＮ個のＲＯＭのアドレス端子に
それぞれ入力する。ここで、ＲＯＭのアドレスとデータ
との関係を、Ｍビットのアドレスに対して、各ビットに
該ビットに対応する所定の係数を乗じ、それらを加え合
わせた値がデータであるように対応付けておく。そして
、最後にＮ個のＲＯＭのデータ端子からの出力信号を適
宜、桁ずらしをして加え合わせ、最終的な積和演算結果
を得るというものである。

（作用） 本発明によれば、前記第２図とは構成が異なるが、第２
図の例と同様の積和演算を行うことができ、しかも第２
図に比してハードウェア構成を簡略化することができる
。以下に、本発明の回路方式がどのように積和演算を実
現しているか、またハードウェア構成（特にＲＯＭ容量
）が簡略化できる理由について説明する。

いま、数値表現が２の補数表現である場合を考える。Ｎ
ビットの２の補数表現されたＭ個の信号 Ｘ　ｉ　＝　−ｘ　、、、、−２Ｎ−’＋　止ｘ　１．
Ｊ−２’−■（ｉ＝１．２．・・・、Ｍ）に対して、ま
ずＮビットの信号をビット毎にＮ個に分割し、分割した
信号をＭ個ひとまとめ（対応するビット同士をひとまと
め）にして、新たにＭビットからなるＮ個の信号Ｘ１．
Ｊ　、　Ｘ２．Ｊ　、　°−°、　ＸＭ、Ｊ　　（ｊｏ
、１．・・・、　Ｎ−１）を形成する。

次に、上記Ｎ個の信号をＮ個のＲＯＭのアドレス端子に
それぞれ入力する。ここで、ＲＯＭのアドレスとデータ
との関係は、Ｍビットのアドレスに対して、各ビットＸ
１．Ｊ　、　Ｘ２．Ｊ　、・・・ｘ　Ｍ、Ｊに該ビット
に対応する所定の係数ｈ１゜ｈ２．・・・、ｈＭを乗じ
、それらを加え合わせた付けられている。

そして、Ｎ個のＲＯＭのデータ端子からの出加え合わせ
る。但し、加え合わせた結果の値Ｙが、 Ｙ＝−２Ｎ−１ Σ　ｘ、Ｎ−０・ｈｉ となるように、桁すらしく■式の２’　　（ｉ＝ｏ。

１、・・・、　Ｎ−１）に対応）をして加え合わせる。

■式を変形すれば、 Ｙ＝Σ　（−２”ｘ　、、Ｎ−１・旧＋２Ｎ−”　’　
ｘｌ　、Ｎ−２’旧＋・・・＋２°・ｘｌ、。・旧） ＝Σ（−ｘ　、、Ｎ−１−２Ｎ−１＋　止ｘ　、、・２
’）・旧＝Σ　Ｘｌ−ｈｉ　　　　　　　　　　　　　
　　・・・■となり、所望の積和演算が実現されている
ことが判る。

本発明の積和演算方式によれば、Ｍビットのアドレス、
即ち２ＭワードのＲＯＭがＮ個必要となる。前述の例で
ある、８ビツトで数値表現された５個の入力信号に対し
て、係数が８ビツトの場合、本発明の演算回路方式によ
るＲＯＭの出力データピット幅は高々１０ビツトでよい
。

その結果、ＲＯＭ全体の容量は、ビット数で１０ｘ２５
ｘ８＝２，５６０ となり、従来方式による場合に比べて約７分の１のビッ
ト数で済むことになり、ハードウェア規模を大幅に削減
できる。

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。

第１図は本発明の一実施例に係わる積和演算装置の概略
構成を示すブロック図である。この例では、８ビツト（
Ｎ＝８＞で数値表現された５個（Ｍ＝５）の入力信号１
１．〜．１５を各ビット毎に８個に分割し、分割した信
号を５個ひとまとめにして、新たに５ビツトからなる８
個の信号を形成している。該８個の信号を８個のＲＯＭ
２１．〜．２８のアドレス端子３１゜〜、３８にそれぞ
れ入力し、該８個のＲＯＭ２１、〜．２８のデータ端子
４１．〜．４８からの出力信号を加算器５１．〜．５７
で加え合わせて最終的な積和演算結果を得ている。

なお、８個（７）ＲＯＭ２１．〜．２８のアドレスとデ
ータとの関係は前述の通りであり、１例を下記第１表に
示した。

第　　１　　表 但し、第１表においては、係数を８ビツト（ｈ、〜ｈ４
）とし、ＲＯＭのデータ幅は１０ビツトとした。また、
８個のＲＯＭからの出力信号は、図に示すような加算器
５１．〜５７の接続により、桁ずらしをして加え合わさ
れている。

かくして本実施例によれば、ＮビットからなるＭ個の入
力信号からＭビットからなるＮ個の信号を形成し、該Ｎ
個の信号をＮ個のＲＯＭのアドレス端子にそれぞれ入力
し、ＲＯＭのデータ端子からの出力信号を桁ずらしをし
て加え合わせることにより、上記入力信号の積和演算を
行うことができる。そしてこの場合、ＲＯＭの容量が大
幅に少なくなり、ハードウェアの簡略化をはかり得る。

なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。

［発明の効果］ 以上詳述したように本発明によれば、Ｎピットからなる
Ｍ個の入力データに対し、従来より簡易なハードウェア
構成で従来と同様の積和演算を行うことができる。従っ
て、積和演算のためのハードウェア規模を小さくするこ
とができ、半導体集積回路での実現に適した積和演算装
置を実現することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例に係わる積和演算装置の回路
構成を示す図、第２図は従来の積和演算装置の回路構成
を示す図である。 １１、〜．１５・・・入力信号、 ２１、〜　２８・・・ＲＯＭ、 ３１、〜．３８・・・アドレス端子、 ４１、〜．４８・・・データ端子、 ５１、〜．５７・・・加算器。 出願人代理人　弁理士　鈴江　武　彦 ジＸｉ、ｈｉ ｉ＝１ 第２図

Claims (1)

1. 【特許請求の範囲】 Ｎビットで数値表現されたＭ個の入力信号に対し、それ
   ぞれ所定の係数を乗じて加え合わせた値を出力する積和
   演算装置において、 ＮビットからなるＭ個の入力信号をそれぞれビット毎に
   分割し、対応するビット同士をひとまとめにして、新た
   にＭビットからなるＮ個の信号を形成する手段と、 Ｍビットのアドレスとデータとの関係が、Ｍビットのア
   ドレスに対して各ビットに該ビットに対応する所定の係
   数を乗じ、それらを加え合わせた値がデータであるよう
   に対応付けられ、且つ前記ＭビットからなるＮ個の信号
   がそれぞれアドレス入力端子に供給されるＮ個のＲＯＭ
   と、これらＮ個のＲＯＭのデータ端子からの出力信号を
   桁ずらしして加え合わせる手段とを具備してなることを
   特徴とする積和演算装置。