JPS6027024A - 演算装置 - Google Patents
演算装置Info
- Publication number
- JPS6027024A JPS6027024A JP58134586A JP13458683A JPS6027024A JP S6027024 A JPS6027024 A JP S6027024A JP 58134586 A JP58134586 A JP 58134586A JP 13458683 A JP13458683 A JP 13458683A JP S6027024 A JPS6027024 A JP S6027024A
- Authority
- JP
- Japan
- Prior art keywords
- multiplier
- adder
- output
- bit
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/544—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices for evaluating functions by calculation
- G06F7/5443—Sum of products
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、ディジタル信号処理に用いられる演算装置に
関するものである。
関するものである。
従来例の構成とその問題点
近年、ディジタル信号処理の手法はＬＳＩ化が可能であ
り、高精度化が可能である等々の特徴から多くの注目を
集めるようになった。一方、ディジタル信号処理の特徴
として、いわゆる積和演算があげられる。
り、高精度化が可能である等々の特徴から多くの注目を
集めるようになった。一方、ディジタル信号処理の特徴
として、いわゆる積和演算があげられる。
この積和演算を高速に行うため、従来から第″１図に示
す様な演算装置が用いられている。１は二つの入力ｘ、
ｙの間で乗算を行う乗算器であり、２及び３は入力ラッ
チである。４は乗算器１の出力と、後述のアキュムレー
タ６の出力との加算を行う加算器であり、６及び７は入
力ラッチである。
す様な演算装置が用いられている。１は二つの入力ｘ、
ｙの間で乗算を行う乗算器であり、２及び３は入力ラッ
チである。４は乗算器１の出力と、後述のアキュムレー
タ６の出力との加算を行う加算器であり、６及び７は入
力ラッチである。
５は加算器４の出力を蓄えるアキュムレータである。ま
た、一般に数体系としては、固定小数点で負数は２の補
数で表現される系を用いる事が多いので、本例もこの系
を用いるものとする。
た、一般に数体系としては、固定小数点で負数は２の補
数で表現される系を用いる事が多いので、本例もこの系
を用いるものとする。
以上のように構成された従来の演算装置について、以下
その動作を説明する。
その動作を説明する。
乗算器１の出力は入力ラッチ７を経て加算器４の一方の
入力に接続されている。また、加算器４の出力はアキュ
ムレータ５に蓄えられるが、アキュムレータ６の出力は
加算器４のもう一つの入力に入カラソチ６全通して接続
されている。そこで乗算器１と加算器４とをパイプライ
ン動作させてをめる際、各ステップで、乗算器１でｘｎ
ｙｎをめ、並行して加算器４で入カラソチ７に存在する
ｘｎ−’ｌ ＊７ｎ、と入カラソチ６に存在するｘｌｙ
ｉをめることができる。
入力に接続されている。また、加算器４の出力はアキュ
ムレータ５に蓄えられるが、アキュムレータ６の出力は
加算器４のもう一つの入力に入カラソチ６全通して接続
されている。そこで乗算器１と加算器４とをパイプライ
ン動作させてをめる際、各ステップで、乗算器１でｘｎ
ｙｎをめ、並行して加算器４で入カラソチ７に存在する
ｘｎ−’ｌ ＊７ｎ、と入カラソチ６に存在するｘｌｙ
ｉをめることができる。
しかしながら、ここで”ｉｐＴ／ｉｔΣｘｉ７ｉ 等の
値は有限ビット長で表現されなければならない事及び乗
算器１の出力のビット長は乗９器１の二つの入力のビッ
ト長の和になる事に注目する必敷がある。
値は有限ビット長で表現されなければならない事及び乗
算器１の出力のビット長は乗９器１の二つの入力のビッ
ト長の和になる事に注目する必敷がある。
例えば、今、乗算器１の二つの入力が第２図（−）に示
すように１６ビツトで表現されているとする。
すように１６ビツトで表現されているとする。
普通一般に、第２図（→に示すようなデータの小数点と
しては符号ビットである最上位ビットの右にあると考え
る。そこで入力データとしては、−１から１未満の範囲
の値が扱える。一方、この時の乗算器１の出力は第２図
（ｂ）に示すように３２ビツトとなるっここで符号ビッ
トとなる最上位ビットは第２図（ａ）の場合と異り２１
となっている。これは乗算器１の入力が共に−１の時
には出力が１（−２°）とな９、この時２１が符号十を
表現するためである。乗算器１の出力を最大限に利用す
るためには、加算器４は３２ビツト加算を行う必要があ
る。しかし一般には乗算器１の出力である３２ビツト長
のデータの中で下位のビットは沢山の誤差が含まれてい
る事、及び３２ビツトの加算器はハードウェア上規模が
大きくなる事等の理由により、上位の十数ビットのみを
加算するのが普通である。丑だ、第２図（ｂ）で、２′
が示すビットは（−１）Ｘ（−１）の乗算を行った時に
のみ必要となるビットであるので、乗算器１の出力のこ
のビットは一般には無視される。そこで加算器４を今２
０ビットとすると、乗％’、 ’ｅ、ｉ １の出力の中
で、第２図（ｂ）で−で示した２０ビツトが加算器４０
入力となる。
しては符号ビットである最上位ビットの右にあると考え
る。そこで入力データとしては、−１から１未満の範囲
の値が扱える。一方、この時の乗算器１の出力は第２図
（ｂ）に示すように３２ビツトとなるっここで符号ビッ
トとなる最上位ビットは第２図（ａ）の場合と異り２１
となっている。これは乗算器１の入力が共に−１の時
には出力が１（−２°）とな９、この時２１が符号十を
表現するためである。乗算器１の出力を最大限に利用す
るためには、加算器４は３２ビツト加算を行う必要があ
る。しかし一般には乗算器１の出力である３２ビツト長
のデータの中で下位のビットは沢山の誤差が含まれてい
る事、及び３２ビツトの加算器はハードウェア上規模が
大きくなる事等の理由により、上位の十数ビットのみを
加算するのが普通である。丑だ、第２図（ｂ）で、２′
が示すビットは（−１）Ｘ（−１）の乗算を行った時に
のみ必要となるビットであるので、乗算器１の出力のこ
のビットは一般には無視される。そこで加算器４を今２
０ビットとすると、乗％’、 ’ｅ、ｉ １の出力の中
で、第２図（ｂ）で−で示した２０ビツトが加算器４０
入力となる。
しかしここでオーバフローという問題を考える必要があ
る。１．Σ Ｘ、７ｉを第１図に示す演算装置１＝０ でめる場合、乗算結果のｘｉＹｉが異る１で、正及び負
の値をとる時は、加算器４内でオーツ（フローが発生す
る事は比較的少ない。そこでこの時は従来の様に乗算器
１の出力、今の１劾合２０ビットを加算器４の演算ビッ
ト長とする事により、加算器４のもつ最大加算精度で加
算できる９、シかし、この場合においてもオーバフロー
が発生した時にをめる時には ｘｉ Ｏ値は必ず正であ
るので、加算器４内でオーバフローが発生する恐れは十
分にある。
る。１．Σ Ｘ、７ｉを第１図に示す演算装置１＝０ でめる場合、乗算結果のｘｉＹｉが異る１で、正及び負
の値をとる時は、加算器４内でオーツ（フローが発生す
る事は比較的少ない。そこでこの時は従来の様に乗算器
１の出力、今の１劾合２０ビットを加算器４の演算ビッ
ト長とする事により、加算器４のもつ最大加算精度で加
算できる９、シかし、この場合においてもオーバフロー
が発生した時にをめる時には ｘｉ Ｏ値は必ず正であ
るので、加算器４内でオーバフローが発生する恐れは十
分にある。
さらに、従来の様に乗算器１の出力の中で２′の桁を無
視すると、Ｘ工＝ｙ、−−１という状態か起った時に乗
算器１の出力は＋１ではなく−１となり、従ってそれ以
降アキュムレータ６の内容は無意味なものとなる。
視すると、Ｘ工＝ｙ、−−１という状態か起った時に乗
算器１の出力は＋１ではなく−１となり、従ってそれ以
降アキュムレータ６の内容は無意味なものとなる。
寸だ、乗算器１を整数型、すなわち、入力データの各ビ
ットの重みを第２図（Ｃ）に示す様に扱いだい事がある
。そこで乗算器１の出力の各ビットの重みは、第２図（
ｄ）に示す様になる。ところが、全乗算器１の出力の中
で、加勢、器４に接続されているのは口で示したビット
たけである。従って、整数型の乗算を１−１９時には、
乗算器１の入力としては、第２図（ｅ）に示した形にす
る必要があり取扱いが非常に面倒となる。
ットの重みを第２図（Ｃ）に示す様に扱いだい事がある
。そこで乗算器１の出力の各ビットの重みは、第２図（
ｄ）に示す様になる。ところが、全乗算器１の出力の中
で、加勢、器４に接続されているのは口で示したビット
たけである。従って、整数型の乗算を１−１９時には、
乗算器１の入力としては、第２図（ｅ）に示した形にす
る必要があり取扱いが非常に面倒となる。
発明の目的
本発明の目的は、上記従来の問題を解消するもので、
（１）−１から１未満の数体系で積和演算を行うモード
。
。
（２） オーバフローを生じにくい形で積和を行うモー
ド。
ド。
（鴻 整数型の乗算を行うモード。
の３種類のモードを簡易に実現できる演算装置を提供す
ることを目的とする０ 発明の構成 本発明は、上記の目的を達成するため、二つの入力の積
をめる乗算器と、前記乗算器の出力を任意ビット数分算
術シフトを行うバレルシフタと、前記バレルシフタの出
力と後述のアキュムレータの出力とを加算する加算器と
、前記加算器の出力を蓄えるアキュムレータと、前記ベ
レルンフタにシフト数を与えるレジスタとを備えたこと
を特長とするものであり、バレルシフタで乗算器の出力
の算術シフトを行う事により、上述した３種類のモード
を実現することができる利点を有する。
ることを目的とする０ 発明の構成 本発明は、上記の目的を達成するため、二つの入力の積
をめる乗算器と、前記乗算器の出力を任意ビット数分算
術シフトを行うバレルシフタと、前記バレルシフタの出
力と後述のアキュムレータの出力とを加算する加算器と
、前記加算器の出力を蓄えるアキュムレータと、前記ベ
レルンフタにシフト数を与えるレジスタとを備えたこと
を特長とするものであり、バレルシフタで乗算器の出力
の算術シフトを行う事により、上述した３種類のモード
を実現することができる利点を有する。
実施例の説明
以下、本発明の一実施例について図面を参照しながら説
明する。第３図は本発明の一実施例における演算装置の
・）１４成を示すものである。第３図において、３１は
二つの１６ビツト長のデータＸ。
明する。第３図は本発明の一実施例における演算装置の
・）１４成を示すものである。第３図において、３１は
二つの１６ビツト長のデータＸ。
ｙの間で乗算を行い３２ビット長の結果を出力する乗算
器であり、３２及び３３は１６ビソト長の入力ラッチで
ある。３４は後述のバレルシフタ３８出力と、後述のア
キュムレータ３５の出力との加算を行う処理幅が２０ビ
ツトの加算器であυ、３６及び３７は２ｏビツト長の入
力ラッチである。
器であり、３２及び３３は１６ビソト長の入力ラッチで
ある。３４は後述のバレルシフタ３８出力と、後述のア
キュムレータ３５の出力との加算を行う処理幅が２０ビ
ツトの加算器であυ、３６及び３７は２ｏビツト長の入
力ラッチである。
３５は加算器３４の出力を蓄える２０ビツト長のアキュ
ムレータである。３８はバレル７フタであυ、乗算器３
１の出力である３２ビツト長のデータを任意ビット数分
だけ算術シフトを行い、さらに２０ビツト長のデータの
みを入力ラッチ３７に出力スル。３９ｉＪ：バレルシフ
タ３８がシフトスベキヒツト数を保持しているレジスタ
である。
ムレータである。３８はバレル７フタであυ、乗算器３
１の出力である３２ビツト長のデータを任意ビット数分
だけ算術シフトを行い、さらに２０ビツト長のデータの
みを入力ラッチ３７に出力スル。３９ｉＪ：バレルシフ
タ３８がシフトスベキヒツト数を保持しているレジスタ
である。
以上の様に構成された本実施例の演算装置について以下
その動作を説明する。
その動作を説明する。
先ず、−１から１未満の数体系で積和を行うモードにつ
いて述べる。乗算器３１に第４図（ａ）に示す入力を与
えると第４図（ｂ）に示す出力が得られる。
いて述べる。乗算器３１に第４図（ａ）に示す入力を与
えると第４図（ｂ）に示す出力が得られる。
この時、シフト数レジスタ３９には○を予め設定してお
く。その結果、第４図（ｃ）に示すように乗算器３１出
力の内２°〜２１９の重みをもつビットのみが加算器３
４に入力される。そこで従来通りの積和演算が行われる
。
く。その結果、第４図（ｃ）に示すように乗算器３１出
力の内２°〜２１９の重みをもつビットのみが加算器３
４に入力される。そこで従来通りの積和演算が行われる
。
次に、オーバフローを生じにくい形で積和を行うモード
について述べる。今、積和演算の途中あるいは最終のデ
ータが−６から６未満の範囲の値をとる恐れがあるとす
る。この時には、予めレジスタ３９に−３を設定してお
く。その結果、乗算器３１の出力は右に３ビット算術／
フトされ、第４図（ｄ）に示すように２−１６の重みを
もつビットを最下位ビットとして加算器３４に入力され
る。すなわち加算器３４は−６から未満のデータが扱え
る事になυ、従ってオーバーフローは全く生じない。ま
た、乗算器３１の入力が共に−１の時にも乗算結果は正
しく使用される。
について述べる。今、積和演算の途中あるいは最終のデ
ータが−６から６未満の範囲の値をとる恐れがあるとす
る。この時には、予めレジスタ３９に−３を設定してお
く。その結果、乗算器３１の出力は右に３ビット算術／
フトされ、第４図（ｄ）に示すように２−１６の重みを
もつビットを最下位ビットとして加算器３４に入力され
る。すなわち加算器３４は−６から未満のデータが扱え
る事になυ、従ってオーバーフローは全く生じない。ま
た、乗算器３１の入力が共に−１の時にも乗算結果は正
しく使用される。
最後に整数型の乗算を行うモードについて、述べる。こ
の時には、予めレジスタ３９に＋１１を設定し、まだ乗
算器３１０入カデータとして第６図（→に示す形のデー
タを与える。その結果、乗算器３１の出力は第５図（ｂ
）に示すものとなるがシフト数レジスタ３９に」−１１
が設定しであるのでバレルシフタ３８で左に１１ビット
シフトが行われ、加算器３４に送られるデータは、第５
図（Ｃ）に示すように乗算器３１の最下位ビットが正し
く、加算器３４の最下位ビットとなる。従って従来の様
に第２図（ｅ）に示すように入力データの桁合せをする
必要は全くなく取扱いが非常に簡単となる０発明の効果 本発明の演算装置は、乗算器と、前記乗算器の出力を任
意ビット数分算術シフトを行うバレル７フタと、前記バ
レルシフタの出力と後述のアキュムレータの出力とを加
算する加算器と、前記加算器の出力を蓄えるアキュムレ
ータと、前記バにルシフタにシフト数を与えるレジスタ
とを備え、このレジスタに適切な値を設定する事により
、乗算器の出力の中から所望のビット列を切出し、これ
を加算器の入力とすることができる。そしてレジスタに
設定する値により、 （１）−１から１未満の数体系で積和演算を行うモード
。
の時には、予めレジスタ３９に＋１１を設定し、まだ乗
算器３１０入カデータとして第６図（→に示す形のデー
タを与える。その結果、乗算器３１の出力は第５図（ｂ
）に示すものとなるがシフト数レジスタ３９に」−１１
が設定しであるのでバレルシフタ３８で左に１１ビット
シフトが行われ、加算器３４に送られるデータは、第５
図（Ｃ）に示すように乗算器３１の最下位ビットが正し
く、加算器３４の最下位ビットとなる。従って従来の様
に第２図（ｅ）に示すように入力データの桁合せをする
必要は全くなく取扱いが非常に簡単となる０発明の効果 本発明の演算装置は、乗算器と、前記乗算器の出力を任
意ビット数分算術シフトを行うバレル７フタと、前記バ
レルシフタの出力と後述のアキュムレータの出力とを加
算する加算器と、前記加算器の出力を蓄えるアキュムレ
ータと、前記バにルシフタにシフト数を与えるレジスタ
とを備え、このレジスタに適切な値を設定する事により
、乗算器の出力の中から所望のビット列を切出し、これ
を加算器の入力とすることができる。そしてレジスタに
設定する値により、 （１）−１から１未満の数体系で積和演算を行うモード
。
（呻 オーバーフローが生じにくい数体系で積和演算を
行うモード。
行うモード。
（′４ 整数型の乗算を行うモード。
の３つのモードが簡単に実現できる。そして第２のモー
ドは従来とは異なりオーバフローを考える必要がないの
で、信号処理演算には大きな効果をもたらす。また、−
１Ｘ−１の乗算も扱えるようになる。また第３の羊−ド
では、従来とは異なリ、乗算器入力の桁を調整する必要
がないので、乗算器入力の取扱いが大変簡単となるなど
の利点を有するものである。
ドは従来とは異なりオーバフローを考える必要がないの
で、信号処理演算には大きな効果をもたらす。また、−
１Ｘ−１の乗算も扱えるようになる。また第３の羊−ド
では、従来とは異なリ、乗算器入力の桁を調整する必要
がないので、乗算器入力の取扱いが大変簡単となるなど
の利点を有するものである。
第１図は従来の演算装置のブロック図、第２図は従来装
置におけるデータ列を示す図、第３図は本発明の一実施
例の演算装置を示すブロック図、第４図及び第６図は本
発明の一実施例におけるデータ列を示す図である。 ３１・・・・・・乗算器、３４・・・・・・加算器、３
５・・・・・・アキュムレータ、３８・・・・・・バレ
ルシフタ、３９・・・・・レジスタ。
置におけるデータ列を示す図、第３図は本発明の一実施
例の演算装置を示すブロック図、第４図及び第６図は本
発明の一実施例におけるデータ列を示す図である。 ３１・・・・・・乗算器、３４・・・・・・加算器、３
５・・・・・・アキュムレータ、３８・・・・・・バレ
ルシフタ、３９・・・・・レジスタ。
Claims (1)
- 二つの入力の積をめる乗算器と、前記乗算器の出力を任
意ビット数分算術シフトを行うバレルシフタと、前記バ
レルシフタの出力が一方の入力端に加えられる加算器と
、前記加算器の出力を蓄えるアキュムレータと、前記バ
レルシフタにシフト数を指示するレジスタとを具（＋ｌ
ｆ＋ Ｌ 、上記加算器は他方の入力端に上記アキュム
レータの出力を加え、前記バレルシフタと前記アキュム
レータの出カケ加算するように構成したことを特徴とす
る演算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58134586A JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6027024A true JPS6027024A (ja) | 1985-02-12 |
| JPH0519170B2 JPH0519170B2 (ja) | 1993-03-16 |
Family
ID=15131835
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58134586A Granted JPS6027024A (ja) | 1983-07-22 | 1983-07-22 | 演算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6027024A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177964A (ja) * | 1984-09-25 | 1986-04-21 | Ricoh Co Ltd | デジタル信号処理装置 |
| EP0209049A2 (en) * | 1985-07-09 | 1987-01-21 | Nec Corporation | Processing circuit capable of raising throughput of accumulation |
| JPS6398071A (ja) * | 1986-10-14 | 1988-04-28 | Nec Corp | 演算回路 |
| JPS63157269A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 演算回路 |
| JP2007131128A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Systems Co Ltd | 鉄道車両用電力変換装置 |
| JP2008302932A (ja) * | 2008-09-22 | 2008-12-18 | Hitachi Ltd | 鉄道車両用床下電気品の車体実装方式 |
| US8376076B2 (en) | 2010-02-18 | 2013-02-19 | Kawasaki Jukogyo Kabushiki Kaisha | Device storage apparatus for railway vehicle |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5486189B2 (ja) * | 2006-09-01 | 2014-05-07 | 株式会社ニコン | 移動体駆動方法及び移動体駆動システム、パターン形成方法及び装置、露光方法及び装置、並びにデバイス製造方法 |
-
1983
- 1983-07-22 JP JP58134586A patent/JPS6027024A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6177964A (ja) * | 1984-09-25 | 1986-04-21 | Ricoh Co Ltd | デジタル信号処理装置 |
| EP0209049A2 (en) * | 1985-07-09 | 1987-01-21 | Nec Corporation | Processing circuit capable of raising throughput of accumulation |
| JPS6398071A (ja) * | 1986-10-14 | 1988-04-28 | Nec Corp | 演算回路 |
| JPS63157269A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 演算回路 |
| JP2007131128A (ja) * | 2005-11-10 | 2007-05-31 | Fuji Electric Systems Co Ltd | 鉄道車両用電力変換装置 |
| JP2008302932A (ja) * | 2008-09-22 | 2008-12-18 | Hitachi Ltd | 鉄道車両用床下電気品の車体実装方式 |
| US8376076B2 (en) | 2010-02-18 | 2013-02-19 | Kawasaki Jukogyo Kabushiki Kaisha | Device storage apparatus for railway vehicle |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0519170B2 (ja) | 1993-03-16 |
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