JPH01220528A - パリテイ発生器 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システムの技術、より具体的に言え
ば、パリティ・ビット値発生用の算術演算回路に関する
。

Ｂ、従来の技術 数値の１バイト表示、または複数バイト表示に関連した
パリティ・ビットを発生する技術は、従来から、１バイ
ト表示、または複数バイト表示において生ずる１ビツト
・エラーを検出し、そして、適当な回路で、そのエラー
を訂正することを保証するための手段に使用されている
０通信媒体を介して、１バイト表示、または複数バイト
表示を伝送している間で発生するエラーを検出するため
に、パリティ・ビットを発生することが広く行われてい
る。慣習的に、パリティは偶数パリティか、奇数パリテ
ィのいずれかである。奇数パリティは、パリティ・ビッ
トが関連しているバイト表示、即ち、１バイト表示、ま
たは複数バイト表示が、奇数個のバイナリ１のビットを
含んでいるとき、バイナリ１を有するパリティ・ビット
Ｐとして定義される。偶数パリティは、パリティが聞達
している１バイト表示、または複数バイト表示が、偶数
個のバイナリ１のビットを含んでいるとき、バイナリ値
、パリティ・ビットＰ＝１として定義される、説明を簡
明にするために、ここで説明するパリティの形式は、奇
数パリティを使用するものとして説明する。偶数パリテ
ィを採用するか、または奇数パリティを採用するかは、
単なる選択の問題であって、いずれの形式を用いても、
同じ結果を与える。

Ｎビット加算器の和出力のパリティを発生するための従
来の技術は、Ｎビットの和に関連した奇数パリティ値の
ための１個のパリティ・ビットを発生するために、Ｎビ
ット排他的オア回路（実際は排他的オアのトリー回路）
に和出力のＮ個のビットを印加していた。パリティを発
生するための、このような従来の技術の問題点として、
従来のパリティ発生回路は、排他的オア式のパリティ発
生回路のＮビット入力に対して、Ｎ個のビットすべてを
入力してＮビットの和を発生するために、Ｎ個のビット
のすべてを経て伝播する繰上げビットを待たなければな
らないので、動作時間が長くなるという弱点がある。Ｎ
ビット加算器の和出力のパリティを完了するのに要する
期間を減少するために、従来から多くの試みがなされて
きた。然しながら、これらの試みは、高速で、複雑な論
理機能を実行するのに多くの論理回路を必要とする結果
、集積回路チップに大きな領域を必要とする回路か、ま
たは、パリティ値を設定するのに十分な情報を発生する
ための論理回路が多数になり、回路を伝播する信号の遅
延のために、相対的に動作速度が低くなる回路かの何れ
かであって、満足すべきものがなかった。

Ｃ０発明が解決しようとする問題点 本発明の目的は、加算器の出力において、新規な方法に
よりパリティ値を発生させることにある。

本発明の他の目的は、加算器の出力において、従来より
も高速にパリティ値を発生させることにある。

本発明の他の目的は、論理チップの価格を低減し、かつ
回路遅延を小さくすることのできる加算器の和出力のパ
リティ値を発生させることにある。

Ｄ０問題点を解決するための手段 本発明のパリティ発生回路は、数値の加算前か、または
数値の加算後において、数値のパリティの属性に基づく
利益を享受することが出来る０本発明は、加算器により
発生される数値の和出力の低位ビット部分から高位ビッ
トへの繰上げ入力が発生される前に、加算器の高位ビッ
トにパリティを発生させるパリテイ・トグル手段に特徴
がある。

加算演算処理全体の結果としての和出力は、下位ビット
部分における和出力の上位ビットへの繰上げが、和出力
の下位ビット部分で有効になった時、迅速に調整される
０本発明のパリテイ・トグル手段は、上位ビットの和と
調整を開始する前に、低位ビットの加算演算動作によっ
て生じる繰上げ出力の発生を待つための長い遅延時間を
生ずることなく、迅速にパリティの調節を行うことが出
来る。

Ｅ、実施例 本発明の１実施例を第１図のブロック図及び別表の第１
表を用いて以下に説明する０本発明に従った加算器の和
出力用のパリティ発生器が第１図に示されている。第１
人力のオペランドＡは、第１図の第１のレジスタ１０に
印加されるＭ個の高位ビットＡＨと、Ｎ個の低位ビット
ＡＬとを持っている。第２人力のオペランドＢは、第１
図の第ルジスタ１２に印加されるＭ個の高位ビットＢＨ
と、Ｎ個の低位ビットＢＬとを持っている。オペランド
Ａ及びＢは、パリティ発生回路に関連した２つの入力加
算器に印加される。その加算演算による和がそのパリテ
ィを設定させるが、これが本発明のパリティ発生装置の
目的である。

第１図のパリティ発生回路は、第１のレジスタ１０から
のＭ個のビットの第１のオペランドＡＨと、第２のレジ
スタ１２からのＭ個のビットの第２のオペランドＢＨと
を入力として持つ第１のＭビット加算器１４を有してお
り、この加算器１４は、繰上げ無しでＭ個の高位ビット
の和を発生する０本発明に従って、第１の加算器１４は
繰上げ入力を使用しない、従って、加算器１４の回路を
実現する場合、任意の加算回路を用いることが出来るけ
れども、ただし、その繰上げ入力端子は無能にしなけれ
ばならないこと、即ち繰上げ入力端子を論理ゼロに接続
することが通常必要である。

第１図の第１のパリティ発生回路１６は、繰上げなしの
高位パリテイ・ビットの出力ＰＨ’　を発生するために
、Ｍビット加算器１４の和出力に接続されている。

パリテイ・トグル（ｔｏｇｇｌｅ　）手段１８が第１図
に示されている。パリテイ・トグル手段１８は、パリテ
イ・トグル動作を遂行するランダム・アクセス・メモリ
（ＲＡＭ’）か、読取り専用メモリ（ＲＯＭ）か、プロ
グラム・ロジック・アレー（ＰＬＡ）か、または複合論
理機能回路であってよい、パリテイ・トグル回路１８は
、Ｍビット加算器１４の和出力に接続された入力を持っ
ており、Ｍビット加算器１４の和出力中の最初のバイナ
リ値Ｏの右にバイナリ値１の数が偶数個存在する場合に
、バイナリ値１を持つパリテイ・トグルを発生する。上
述とは反対に、若し、Ｍビット加算器１４の和出力中の
最初のバイナリ値０の右にバイナリ値１の数が奇数個存
在していれば、パリテイ・トグル手段１８によって発生
されるパリテイ・トグルは、バイナリ値ゼロを持つこと
になる０Ｍビット・レジスタ１５が、加算器１４の和出
力と、パリティ発生回路１６及びパリテイ・トグル回路
１８との間に示されており、このレジスタ１５は、加算
器１４からの和出力を臨時に記憶するための目的に使用
される。

更に、第１図に示した本発明のパリティ発生回路２２は
、レジスタ１０から第１のオペランド入力として印加さ
れるＮビット値ＡＬと、レジスタ１２から第２のオペラ
ンド入力として印加されるＮビット値ＢＬとを持つ第２
のＮビット加算器２０ｔ−含んでいる。加算器２０は低
位のＮ個のビットの和ＳＬと、低位繰上げビットＣＬと
を発生する。

Ｎビット・レジスタ２１は加算器２０からの和の値の出
力を臨時に記憶するために、加算器２０の和出力に接続
されている。加算器２０の低位繰上げビット出力に接続
されている単一のビット・レジスタ２３は、低位繰上げ
ビットＣＬのために同様な臨時の記憶装置を与える。

第１図に示した第２のパリティ発生回路２２は、低位繰
上げビットＰＬを発生するために、Ｎビット加算器２０
の和出力に、レジスタ２１を介して接続された入力を持
っている。

アンド゛・ゲート２４は第１及び第２の入力と、１つの
出力とを持ち、その第１の入力はパリティ回路１８から
のパリテイ・トグルのビット出力に接続され、第２の入
力はレジスタ２３を介して、Ｎビット加算器２０からの
低位繰上げビットＣＬ出力に接続されている。

３個の入力を持つ排他的オア回路２６が第１図に示され
ており、その第１の入力は、アンド・ゲート２４の出力
に接続され、その第２の入力は、第１パリティ発生回！
８１６の、繰上げビットを持たない高位パリティ・ビッ
トの出力ＰＨ’に接続されており、そして第３の入力は
、第２パリティ発生回ｗＩ２２の低位パリティ・ビット
ＰＬに接続されている。３人力の排他的オア回路２６の
出力は、オペランドＡ及びＢの和のパリティＰＳである
。

本発明の他の実施例において、第１図のレジスタ１０及
び１２を省略して、入力Ａ及びＢを加算器１４及び２０
に直接印加することが出来る。同様に、レジスタ１５．
２１及び２３もまた、第１図の回路から取り除くことが
可能である。

アンド・ゲート２４及び排他的オア回路２６は、上述し
たＰＳを得るために、４個のバイナリ値、即ちＰ　　　
　ＰＨ’、ＣＬ及びＰＬを、論理的にアｔｏｇゝ ンド化及び排他的オア化することによって、これらの４
個の入力を組合せる複合論理動作を遂行する。この複合
論理動作を遂行させるために、基本的な論理素子を組合
せた他の多くの回路がある。

ここで説明している実施例は、パリティ発生回路１６及
び２２に対する奇数パリティに基づいて説明している。

パリティ発生回路１６が偶数パリティである場合、パリ
ティ発生回路１６は、補数バイナリ値（否定ＰＨ’、即
ちｎｏｔＰＨ’　　）を出力し、その出力は、反転動作
または同様な論理動作によって論理的に補償することが
出来る。パリティ発生回路２２が奇数パリティの代りに
、偶数パリティが用いられた場合、パリティ発生口！８
２２についても同様なことが当て嵌まる。

別表の第１表を参照すると、パリテイ・トグルの原理が
示されているが、これに関連して、パリテイ・トグル手
段の動作を以下に説明する。５Ｏ１Ｓ１．５２１００．
は、低位から高位へ向かうビット列であり、Ｍビット加
算器１４からの出力ＳＨ′であるとする。パリテイ・ト
グル手段１８の出力端子において、パリテイ・トグルの
ビットＰ、。８のバイナリ表示は、 Ｍが奇数の場合、 Ｐ、。８＝（ｎｏｔｓＯ）ＯＲ（ｎｏｔｓ２　　ＡＮＤ
Ｓｔ） ＯＲ（ｎｏｔＳ４　　ＡＮＤ　　５３ ＡＮＤ　　　５ｌ） ＯＲ，、。

０Ｒ（ｎｏｔｓＱ　　　ＡＮＤ（Ｓ（Ｑ−１）　　　Ａ
ＮＤ　　　５（Ｑ−３） ＡＮＤ　　　、、、　　　　ＡＮＤ Ｓ３　　　ＡＮＤ　　　Ｓｌ）、 である、ただし、上式においてＱ＝Ｍ−１である。

Ｍが偶数の場合、 Ｐ　　　＝（ｎｏｔｓＯ）ＯＲ（ｎｏｔＳ２　　ＡＮＤ
ｏｇ Ｓ２） ＯＲ（ｎｏｔＳ４　　ＡＮＤ　　５３ ＡＮＤ　　５ｌ） ＯＲ，、。

０Ｒ（ｎｏｔｓ　（Ｑ　　１　）　　ＡＮＤＳ（Ｑ−２
）　　ＡＮＤ　　５ （Ｑ−４）　　ＡＮＤ　　、、。

ＡＮＤ　　Ｓ３　　ＡＮＤ　　５ｌ） ＯＲ（ＳＱ　　ＡＮＤ　　５（Ｑ−２）ＡＮＤ　　５（
Ｑ−４） ＡＮＤ　　　、、、ＡＮＤ　　　５３ ＡＮＤ　　　５１）、 である、ただし、上式においてＱ＝Ｍ−１である。

第２図は、１６ビツトのオペランドＡ及びＢの場合にお
ける本発明の他の実施例を示す、第２図の例１は、Ｍ＝
８及びＮ＝８になるように区分して、オペランドを仕切
って（ｐａｒｔｉｔｉｏｎｉｎｇ　）選んである。更に
、第２図は、バイナリ値ＡＨ及びＢＨが和出力ＳＨ’　
を発生するように加算器１４に印加され、和出力ＳＨ’
　はパリテイ・トグル手段１８及びパリティ発生回路１
６に印加されることが示されている。ＳＨ’　は、最低
位ビット値ＳＯから最高位ビット値Ｓ７までのビット列
が５Ｏ＝１．５１＝１．５２＝０．５３＝０．５４＝１
．５５＝１．５６＝１．５７＝０のビット値を持つビッ
ト列である。これらの値は、Ｐｔｏｇに関する上述のバ
イナリ表示で説明しな態様でパリテイ・トグル手段に印
加される０Ｍ＝８の値が偶数なので、Ｐ　は１のバイナ
リ値を持つように、パリティ・ｏｇ トグル手段１８によって計算される。上述したように、
この値は、パリテイ・トグル手段１８によって、アンド
・ゲート２４に出力される。奇数パリティであるパリテ
ィ発生回路１６は、パリティ値ＰＨ’＝１を発生し、こ
の値は排他的オア２６の入力の１つに印加される。

更に、第２図の例１において、ＡＬ及びＢＬの値は、加
算器２０に印加されて、第２図に示されたような和出力
ＳＬと、繰上げ出力ＣＬ＝１とを発生する。Ｓ出力ＳＬ
は、奇数パリティ発生回路であるパリティ発生回路２２
に印加され、これにより、排他的オア回路２６の他の入
力へ出力されるパリティ値ＰＬ＝Ｏを発生する。加算器
２０からの繰上げ出力ＣＬは、アンド・ゲート２４の入
力の１つに印加される。アンド・ゲート２４の出力は、
排他的オア回路２６の第３の入力に印加される０次に、
排他的オア回路２６は、オペランドＡ及びＢの和のため
の奇数パリティである値ＰＳ＝Ｏを出力する０本発明に
従って、高位値ＡＨ及びＢＨの演算が加算器１４によっ
て完了される前に、加算器２０による低位の和の値ＳＬ
の加算の繰上げの発生を待つ必要がないことは注意を要
する０本発明に従って、加算器１４、パリテイ・トグル
手段１８及びパリティ発生回路１６の動作は、加算器２
０の動作に対して平行に遂行することが出来るので、加
算器１４は低位の計算からの繰上げ値出力を待たねばな
らなかった従来の回路に比べて、値、Ｐ　　　ＰＨ’、
ＰＬ及びｃＬの結果のｔｏｇ’ 論理的組合せは、より早く、アンド・ゲート２４及び排
他的オアゲート２６に入力することが出来る。

第３図及び第４図は、オペランドの仕切りが奇数から偶
数に変更された場合、２つの６ピツト・オペランドを加
算演算するためのパリティを発生する回路の他の実施例
を示す図である。第３図の例２ＡにおけるオペランドＡ
及びＢは、第４図の例２ＢのオペランドＡ及びＢと同じ
である。然しながら、第３図において、ＡＨ及びＢＨの
ビット数のための値Ｍは奇数値であり、これに対して第
４図のＭの値は偶数値である。第３図から理解されるよ
うに、パリテイ・トグル手段１８は、Ｐｔｏｇの値を１
、パリティＰＨ’の値を０、ＣＬの値を１、そしてＰＬ
の値を１に発生する。これとは対照的に、Ｍが偶数であ
る第４図においては、パリテイ・トグル手段１８は％Ｐ
、。８の値を０、パリティＰＨ’の値を１、ＣＬの値を
１、そしてＰＬの値を１に発生する。然しながら、第３
図及び第４図から理解されるように、２つのオペランド
ＡとＢの加算演算動作の結果のパリティは、例２Ａ及び
例２Ｂの両方に対してｐｓ＝ｏである。従って、本発明
はオペランドＡ及びＢの仕切りを種々の形式に選択する
ことが出来るのが分る。

このようにして、２つのオペランドＡ及びＢの加算演算
動作の結果のパリティ値は、従来の方法に比べて、より
効率的に発生するととが出来る。

（以下余白） 第　　　１　　　表 註：　Ｘ＝無間係 Ｆ０発明の詳細 な説明したように、本発明は加算器の出力において、よ
り早く効率的にパリティ値を発生することの出来るパリ
ティ発生回路を与える。

【図面の簡単な説明】

第１図は本発明のパリティ発生回路の１実施例のブロッ
ク図、第２図は１６ピツト・オペランド用のパリティ発
生回路の実施例の図、第３図はＭが奇数で６ビツト・オ
ペランドの場合の本発明の他の実施例の図、第４図はＭ
が偶数で６ビツト・オペランドの場合の本発明の他の実
施例の図である。 １０・・・・第１のレジスタ、１２・・・・第２のレジ
スタ、１４・・・・第１の加算器、２０・・・・第２の
加算器、１８．２２・・・・パリティ発生器、１８・・
・・パリテイ・トグル手段、２４・・・・アンド回路、
２６・・・・排他的オア回路。 出　願　人　　インターナショナル・ビジネス・マシー
ンズ・コーポレーション 代　理　人　　弁理士　　山　　本　　仁　　朗（外１
名） Ａ＝　００１０　　ｔｏｏｌ　　１１１１　００００　
　　　　８＝Ｏ１００１０１０００１０１１０１ｖ＝８ Ｎ＝　８ ｊ！１８　　　８ＨＡＬ　　　　　８Ｌ５ＩＩＯ ５υＭ＝　０１１１　０１０００００１１１０１Ａ＝Ｏ
ＩＩＯ１ｌ　　　　　　　　　　　　　　８＝ＯＯＯＩ
ＩＯＭ＝３ Ｎ＝３ Ａｊ−１＝ｏｌｌ　　　　　　　　　　　　　　　　Ｂ
Ｈ＝ＯＯＯＡＬ＝ＯＩＩ　　　　　　　　　ＢＬ＝目０
ｐ５＝Ｑ ＳＵＭ＝　１００００１

Claims (1)

1. 【特許請求の範囲】 Ｍ個の高位ビットＡＨとＮ個の下位ビットＡＬとをもつ
   第１の入力オペランドＡと、Ｍ個の高位ビットＢＨとＮ
   個の下位ビットＢＬとをもつ第２の入力オペランドＢを
   有し、それらのオペランドを加算し、その和がパリテイ
   を確立されるような加算器の和出力のためのパリテイ発
   生器であつて、（ａ）第１のＭビット・オペランドＡＨ
   と第２のＭビット・オペランドＢＨをもち、Ｍビットの
   高位和ＳＨ′を発生するＭビット加算器と、 （ｂ）上記Ｍビット加算器の和出力に接続され、高位パ
   リテイ・ビットＰＨ′を発生する第１のパリテイ発生手
   段と、 （ｃ）入力を上記Ｍビット加算器の和出力に接続され、
   上記Ｍビット加算器の和出力の最初の０の右に複数個の
   １がある場合に、２進１の値をもつパリテイ・トグル・
   ビットを発生し、上記Ｍビット加算器の和出力の最初の
   ０の右に奇数個の１がある場合に、２進０の値をもつパ
   リテイ・トグル・ビットを発生するパリテイ・トグル手
   段と、（ｄ）第１のオペランドとして加えられるＮビッ
   ト値ＡＬと、第２のオペランドとして加えられるＮビッ
   ト値ＢＬとをもち、Ｎビットの下位和ＳＬ及び下位キャ
   リー・ビットＣＬを発生するＮビット加算器と、 （ｅ）上記Ｎビット加算器の和出力に接続され、下位パ
   リテイ・ビットＰＬを発生する第２のパリテイ発生手段
   と、 （ｆ）第１の入力を上記パリテイ・トグル手段の出力に
   接続され、第２の入力を上記Ｎビット加算器の下位キャ
   リー・ビットＣＬに接続され、出力をもつＡＮＤ手段と
   、 （ｇ）第１の入力を上記ＡＮＤ手段の出力に接続され、
   第２の入力を上記第１のパリテイ発生手段の高位パリテ
   イ・ビットＰＨ′に接続され、第３の入力を上記第２の
   パリテイ発生手段の下位パリテイ・ビットＰＬに接続さ
   れ、その出力が上記オペランドＡ及びＢの和のパリテイ
   である、排他的ＯＲ手段、 とを具備するパリテイ発生装置。