JP2734438B2 - 乗算装置 - Google Patents
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- JP2734438B2 JP2734438B2 JP7347710A JP34771095A JP2734438B2 JP 2734438 B2 JP2734438 B2 JP 2734438B2 JP 7347710 A JP7347710 A JP 7347710A JP 34771095 A JP34771095 A JP 34771095A JP 2734438 B2 JP2734438 B2 JP 2734438B2
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Description
【０００１】
【発明の属する技術分野】本発明は乗算装置に関し、特
に２つのデータの積を求める際に、いくつかの部分積を
求め、この部分積を加算することにより積を求め、この
積に１つのデータを加算し最終の積和演算値を求める積
和演算装置に関する。
に２つのデータの積を求める際に、いくつかの部分積を
求め、この部分積を加算することにより積を求め、この
積に１つのデータを加算し最終の積和演算値を求める積
和演算装置に関する。
【０００２】
【従来の技術】図７に、２次のブース（Ｂｏｏｔｈ）の
アルゴリズムを用いてなる従来の一般的な乗算論理を説
明するための図を示す。
アルゴリズムを用いてなる従来の一般的な乗算論理を説
明するための図を示す。
【０００３】被乗数Ｘ、乗数Ｙの乗算を行う際に、乗数
Ｙを３ビットずつの組合わせに分け、図７（Ｂ）に示す
変換規則に従って、部分積Ｐｎ（ｉ＝０〜８）を求め、
次に各部分積Ｐｎについてそれぞれの重みに応じた加算
を行い、被乗数Ｘと乗数Ｙとの積を求める方法が用いら
れている。図７（Ｂ）に示すように、乗数Ｙの連続する
３ビット（ｙ2n+1、ｙ2n、ｙ2n-1）の論理値に従い、部
分積Ｐｎとして、被乗数Ｘについて０、±Ｘ、±２Ｘの
値が選択される。この乗算論理の理解を容易とするた
め、その骨子を簡単に説明すると、被乗数Ｘが「１０」
（＝５ビット２進表示で“01010”）、乗数Ｙが「２」
（＝“00010”）という簡単な例で説明すると、まず乗
算ＹのＬＳＢ（最下位ビット）の下の桁に“0”を１つ
付加し、図７（Ｂ）に従い、（ｙ2n+1、ｙ2n、ｙ2n-1）
＝（ｙ1、ｙ0、ｙ-1）の組合せは（1,0,0）とされ（但
し、ｙ-1＝０）、この組み合わせに対する部分積Ｐ0
は、−２Ｘとされ、次に被乗数Ｙについて前回の組み合
わせ（ｙ1、ｙ0、ｙ-1）と１ビットオーバラップするよ
うにして、（ｙ3、ｙ2、ｙ1）＝（0、0、1）の組み合わ
せに対する部分積Ｐ1は、＋Ｘとされ、これを２ビット
分の右シフトに対応して４倍し（４Ｘ）、これらを加算
して４Ｘ＋（−２Ｘ）から、乗算結果２Ｘ（＝“1010
0”）が得られる。
Ｙを３ビットずつの組合わせに分け、図７（Ｂ）に示す
変換規則に従って、部分積Ｐｎ（ｉ＝０〜８）を求め、
次に各部分積Ｐｎについてそれぞれの重みに応じた加算
を行い、被乗数Ｘと乗数Ｙとの積を求める方法が用いら
れている。図７（Ｂ）に示すように、乗数Ｙの連続する
３ビット（ｙ2n+1、ｙ2n、ｙ2n-1）の論理値に従い、部
分積Ｐｎとして、被乗数Ｘについて０、±Ｘ、±２Ｘの
値が選択される。この乗算論理の理解を容易とするた
め、その骨子を簡単に説明すると、被乗数Ｘが「１０」
（＝５ビット２進表示で“01010”）、乗数Ｙが「２」
（＝“00010”）という簡単な例で説明すると、まず乗
算ＹのＬＳＢ（最下位ビット）の下の桁に“0”を１つ
付加し、図７（Ｂ）に従い、（ｙ2n+1、ｙ2n、ｙ2n-1）
＝（ｙ1、ｙ0、ｙ-1）の組合せは（1,0,0）とされ（但
し、ｙ-1＝０）、この組み合わせに対する部分積Ｐ0
は、−２Ｘとされ、次に被乗数Ｙについて前回の組み合
わせ（ｙ1、ｙ0、ｙ-1）と１ビットオーバラップするよ
うにして、（ｙ3、ｙ2、ｙ1）＝（0、0、1）の組み合わ
せに対する部分積Ｐ1は、＋Ｘとされ、これを２ビット
分の右シフトに対応して４倍し（４Ｘ）、これらを加算
して４Ｘ＋（−２Ｘ）から、乗算結果２Ｘ（＝“1010
0”）が得られる。
【０００４】図８は、さらに被乗数Ｘと乗数Ｙについて
部分積により求められた積に対して、加数Ｚを加算し、
最終積和演算値Ｘ＊Ｙ＋Ｚを求める手順が模式的に示さ
れている。
部分積により求められた積に対して、加数Ｚを加算し、
最終積和演算値Ｘ＊Ｙ＋Ｚを求める手順が模式的に示さ
れている。
【０００５】この理論を用いた乗算入力Ｘ、Ｙが各１６
ビットとされ、加数入力Ｚが３２ビットの乗算装置の従
来の構成の一例を図６に示す。
ビットとされ、加数入力Ｚが３２ビットの乗算装置の従
来の構成の一例を図６に示す。
【０００６】図６を参照して、この従来の乗算装置は、
符号付の１６ビット乗算を行う８段の桁上げ保存加算回
路（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ、「ＣＳＡ」と
いう）２０２、２０４、２０６、２０８、２１０、２１
２、２１４、２１６と、上記８段の桁上げ保存加算回路
（ＣＳＡ）へ入力する部分積を選択するセレクタ２０
１、２０３、２０５、２０７、２０９、２１１、２１
３、２１５による部分積演算回路と、符号ビット部の部
分積を算出する桁上げ保存加算回路（ＣＳＡ）２１８に
よる部分積演算回路と、桁上げ保存加算回路（ＣＳＡ）
２１８へ入力する部分積を選択するセレクタ２１７によ
る符号ビット部の部分積演算回路と、積和演算時の３２
ビットデータを加算する桁上げ保存加算回路（ＣＳＡ）
２１９と、積和演算結果を２の補数表現に変換する桁上
げ伝搬加算回路（Ｃａｒｒｙ Ｐｒｏｐａｇａｔｅ Ａ
ｄｄｅｒ、「ＣＰＡ」という）２２０と、ブース（Ｂｏ
ｏｔｈ）の方法により部分積を求めるためのブース（Ｂ
ｏｏｔｈ）デコーダ回路２２２と、から構成されてい
る。
符号付の１６ビット乗算を行う８段の桁上げ保存加算回
路（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ、「ＣＳＡ」と
いう）２０２、２０４、２０６、２０８、２１０、２１
２、２１４、２１６と、上記８段の桁上げ保存加算回路
（ＣＳＡ）へ入力する部分積を選択するセレクタ２０
１、２０３、２０５、２０７、２０９、２１１、２１
３、２１５による部分積演算回路と、符号ビット部の部
分積を算出する桁上げ保存加算回路（ＣＳＡ）２１８に
よる部分積演算回路と、桁上げ保存加算回路（ＣＳＡ）
２１８へ入力する部分積を選択するセレクタ２１７によ
る符号ビット部の部分積演算回路と、積和演算時の３２
ビットデータを加算する桁上げ保存加算回路（ＣＳＡ）
２１９と、積和演算結果を２の補数表現に変換する桁上
げ伝搬加算回路（Ｃａｒｒｙ Ｐｒｏｐａｇａｔｅ Ａ
ｄｄｅｒ、「ＣＰＡ」という）２２０と、ブース（Ｂｏ
ｏｔｈ）の方法により部分積を求めるためのブース（Ｂ
ｏｏｔｈ）デコーダ回路２２２と、から構成されてい
る。
【０００７】図６に示した乗算装置による１６ビット符
号付きの入力データＸ、Ｙの乗算と乗算結果の３２ビッ
トデータと３２ビットの入力データＺの加算は次のよう
に行われる。
号付きの入力データＸ、Ｙの乗算と乗算結果の３２ビッ
トデータと３２ビットの入力データＺの加算は次のよう
に行われる。
【０００８】まず、入力データＸは１８ビットに符号拡
張され、部分積演算回路のセレクタ２０１、２０３、２
０５、２０７、２０９、２１１、２１３、２１５、２１
７へ送られる。
張され、部分積演算回路のセレクタ２０１、２０３、２
０５、２０７、２０９、２１１、２１３、２１５、２１
７へ送られる。
【０００９】さらに、入力データＸの２倍のデータ（２
＊Ｘ）が１８ビットにゼロ拡張され、部分積演算回路の
セレクタ２０１、２０３、２０５、２０７、２０９、２
１１、２１３、２１５、２１７へ送られる。
＊Ｘ）が１８ビットにゼロ拡張され、部分積演算回路の
セレクタ２０１、２０３、２０５、２０７、２０９、２
１１、２１３、２１５、２１７へ送られる。
【００１０】入力データＹは、１８ビットに符号拡張さ
れた後、３ビットずつの組合わせに分けられ、ブース
（Ｂｏｏｔｈ）デコーダ回路２２２においてＢｏｏｔｈ
の方法に従って、部分積Ｐｎを求めるための制御信号を
生成し、部分積生成回路のセレクタ部２０１、２０３、
２０５、２０７、２０９、２１１、２１３、２１５、２
１７に送られる。上記制御信号により部分積生成回路の
セレクタ部２０１、２０３、２０５、２０７、２０９、
２１１、２１３、２１５、２１７で部分積Ｐｎが求ま
る。
れた後、３ビットずつの組合わせに分けられ、ブース
（Ｂｏｏｔｈ）デコーダ回路２２２においてＢｏｏｔｈ
の方法に従って、部分積Ｐｎを求めるための制御信号を
生成し、部分積生成回路のセレクタ部２０１、２０３、
２０５、２０７、２０９、２１１、２１３、２１５、２
１７に送られる。上記制御信号により部分積生成回路の
セレクタ部２０１、２０３、２０５、２０７、２０９、
２１１、２１３、２１５、２１７で部分積Ｐｎが求ま
る。
【００１１】次に、求められた部分積Ｐｎは、桁上げ保
存加算回路（ＣＳＡ）２０２、２０４、２０６、２０
８、２１０、２１２、２１４、２１６、２１８において
その重みに応じて加算される。
存加算回路（ＣＳＡ）２０２、２０４、２０６、２０
８、２１０、２１２、２１４、２１６、２１８において
その重みに応じて加算される。
【００１２】さらに、この部分積Ｐｎの加算結果に、３
２ビットのデータＺを桁上げ保存加算回路（ＣＳＡ）２
１８で加算し、桁上げ保存加算回路（ＣＳＡ）２１８の
結果出力が桁上げ伝搬加算回路（ＣＰＡ）２２０で、完
全な２の補数データに変換される。
２ビットのデータＺを桁上げ保存加算回路（ＣＳＡ）２
１８で加算し、桁上げ保存加算回路（ＣＳＡ）２１８の
結果出力が桁上げ伝搬加算回路（ＣＰＡ）２２０で、完
全な２の補数データに変換される。
【００１３】
【発明が解決しようとする課題】図６に示した上記従来
の乗算器は、データビット分の幅の桁上げ保存加算回路
（ＣＳＡ）を複数段備え、高速に演算を行っている。
の乗算器は、データビット分の幅の桁上げ保存加算回路
（ＣＳＡ）を複数段備え、高速に演算を行っている。
【００１４】しかしながら、上記従来の乗算器は、複数
段の桁上げ保存加算回路（ＣＳＡ）を備えることによ
り、チップの面積において乗算器の占める割合が大きく
なってしまっているという問題点を有している。
段の桁上げ保存加算回路（ＣＳＡ）を備えることによ
り、チップの面積において乗算器の占める割合が大きく
なってしまっているという問題点を有している。
【００１５】現在、積和演算に必要とされる機能は、符
号付の乗算結果に、符号付データを加算することであ
る。
号付の乗算結果に、符号付データを加算することであ
る。
【００１６】しかしながら、このような構成を用いた場
合、積和演算時において、符号部の部分積は常に零
（０）となる。これは、この積和演算においては、符号
付データを扱うため、符号部の演算に用いられる、ビッ
トの組み合わせ（ｙ2n+1、ｙ2n、ｙ2n-1）が“000”、
または“111”となり、この場合、図６（Ｂ）に示すよ
うに、部分積は０となるためである。このため、桁上げ
保存加算回路（ＣＳＡ）２１８は必要がなくなってしま
う。
合、積和演算時において、符号部の部分積は常に零
（０）となる。これは、この積和演算においては、符号
付データを扱うため、符号部の演算に用いられる、ビッ
トの組み合わせ（ｙ2n+1、ｙ2n、ｙ2n-1）が“000”、
または“111”となり、この場合、図６（Ｂ）に示すよ
うに、部分積は０となるためである。このため、桁上げ
保存加算回路（ＣＳＡ）２１８は必要がなくなってしま
う。
【００１７】本発明は、この点に着目して為されたもの
であって、限られたＬＳＩ資源において、符号部の桁上
げ保存加算回路（ＣＳＡ）を使い分けることにより、回
路規模の縮小を可能とする乗算回路を提供することを目
的とする。
であって、限られたＬＳＩ資源において、符号部の桁上
げ保存加算回路（ＣＳＡ）を使い分けることにより、回
路規模の縮小を可能とする乗算回路を提供することを目
的とする。
【００１８】
【課題を解決するための手段】前記目的を達成するた
め、本発明は、被乗数（Ｘ）と乗数（Ｙ）の部分積を算
出する複数の桁上げ保存加算回路（ＣＳＡ）と、符号ビ
ット部の部分積を算出する桁上げ保存加算回路（ＣＳ
Ａ）と、を含む部分積演算回路と、前記部分演算回路の
出力を加算する桁上げ伝搬加算回路（ＣＰＡ）と、を備
えた乗算装置において、上記符号ビット部の部分積を算
出する桁上げ保存加算回路（ＣＳＡ）への入力に部分積
（Ｐｎ）の他にデータ（Ｚ）を選択可能なセレクタを付
加し、新たな加算器を追加することなく積和演算を行え
るようにしたことを特徴とする乗算装置を提供する。
め、本発明は、被乗数（Ｘ）と乗数（Ｙ）の部分積を算
出する複数の桁上げ保存加算回路（ＣＳＡ）と、符号ビ
ット部の部分積を算出する桁上げ保存加算回路（ＣＳ
Ａ）と、を含む部分積演算回路と、前記部分演算回路の
出力を加算する桁上げ伝搬加算回路（ＣＰＡ）と、を備
えた乗算装置において、上記符号ビット部の部分積を算
出する桁上げ保存加算回路（ＣＳＡ）への入力に部分積
（Ｐｎ）の他にデータ（Ｚ）を選択可能なセレクタを付
加し、新たな加算器を追加することなく積和演算を行え
るようにしたことを特徴とする乗算装置を提供する。
【００１９】本発明によれば、ＣＳＡ回路およびＣＰＡ
回路によって構成される乗算回路における最終段のＣＳ
Ａ回路への入力に、符号無し乗算時の被乗数Ｘと、積和
演算時の加算数Ｚを選択するためのセレクタを備え、乗
算演算時には最終段のＣＳＡ回路を部分積の加算に用い
て最終積を求めると共に、積和演算時には最終段のＣＳ
Ａ回路を加数Ｚの加算に用いて最終積和演算値を求める
ものとし、共通化したＣＳＡ回路を乗算時と積和演算時
で使い分けることにより、回路規模の縮小、チップ面積
の削減を達成したものである。
回路によって構成される乗算回路における最終段のＣＳ
Ａ回路への入力に、符号無し乗算時の被乗数Ｘと、積和
演算時の加算数Ｚを選択するためのセレクタを備え、乗
算演算時には最終段のＣＳＡ回路を部分積の加算に用い
て最終積を求めると共に、積和演算時には最終段のＣＳ
Ａ回路を加数Ｚの加算に用いて最終積和演算値を求める
ものとし、共通化したＣＳＡ回路を乗算時と積和演算時
で使い分けることにより、回路規模の縮小、チップ面積
の削減を達成したものである。
【００２０】
【発明の実施の形態】本発明の実施の形態を図面を参照
して以下に説明する。
して以下に説明する。
【００２１】図２は、本発明の実施形態に係る乗算器に
おける演算過程を説明するための図である。被乗数Ｘ、
乗数Ｙの乗算を行う際に、乗数Ｙを３ビットずつの組合
わせに分け、図２（Ｂ）に示すＢｏｏｔｈの変換規則に
従って部分積Ｐｎを求め、次に各部分積Ｐｎについてそ
れぞれの重みに応じた加算を行い、被乗数Ｘ、乗数Ｙと
の積を求める。
おける演算過程を説明するための図である。被乗数Ｘ、
乗数Ｙの乗算を行う際に、乗数Ｙを３ビットずつの組合
わせに分け、図２（Ｂ）に示すＢｏｏｔｈの変換規則に
従って部分積Ｐｎを求め、次に各部分積Ｐｎについてそ
れぞれの重みに応じた加算を行い、被乗数Ｘ、乗数Ｙと
の積を求める。
【００２２】図３は、積和演算を行う場合の演算過程を
説明するための図であり、符号部の部分積以外の部分積
Ｐｎに加数Ｚを加算し、最終積和演算値（Ｘ＊Ｙ＋Ｚ）
を求める。
説明するための図であり、符号部の部分積以外の部分積
Ｐｎに加数Ｚを加算し、最終積和演算値（Ｘ＊Ｙ＋Ｚ）
を求める。
【００２３】図１に、本発明の一実施形態に係る、乗算
入力が各１６ビットおよび加数入力が３２ビットの乗算
装置の構成例を示す。
入力が各１６ビットおよび加数入力が３２ビットの乗算
装置の構成例を示す。
【００２４】図１を参照して、本実施形態に係る乗算装
置は、符号付の１６ビット乗算を行う８段の桁上げ保存
加算回路（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ、「ＣＳ
Ａ」という）１０２、１０４、１０６、１０８、１１
０、１１２、１１４、１１６と、上記８段の桁上げ保存
加算回路（ＣＳＡ）へ入力する部分積を選択するセレク
タ１０１、１０３、１０５、１０７、１０９、１１１、
１１３、１１５による部分積演算回路と、乗算時は符号
ビット部の部分積を算出し、積和演算時は３２ビットの
データの加算を行う桁上げ保存加算回路（ＣＳＡ）１１
８による部分積演算回路と、上記桁上げ保存加算回路
（ＣＳＡ）へ入力するデータを選択するセレクタ１１７
による符号部の部分積演算回路と、演算結果を２の補数
表現に変換する桁上げ伝搬加算回路（Ｃａｒｒｙ Ｐｒ
ｏｐａｇａｔｅ Ａｄｄｅｒ、「ＣＰＡ」という）１１
９と、Ｂｏｏｔｈの方法により部分積を求めるためのＢ
ｏｏｔｈデコーダ回路１２１と、から構成されている。
置は、符号付の１６ビット乗算を行う８段の桁上げ保存
加算回路（Ｃａｒｒｙ Ｓａｖｅ Ａｄｄｅｒ、「ＣＳ
Ａ」という）１０２、１０４、１０６、１０８、１１
０、１１２、１１４、１１６と、上記８段の桁上げ保存
加算回路（ＣＳＡ）へ入力する部分積を選択するセレク
タ１０１、１０３、１０５、１０７、１０９、１１１、
１１３、１１５による部分積演算回路と、乗算時は符号
ビット部の部分積を算出し、積和演算時は３２ビットの
データの加算を行う桁上げ保存加算回路（ＣＳＡ）１１
８による部分積演算回路と、上記桁上げ保存加算回路
（ＣＳＡ）へ入力するデータを選択するセレクタ１１７
による符号部の部分積演算回路と、演算結果を２の補数
表現に変換する桁上げ伝搬加算回路（Ｃａｒｒｙ Ｐｒ
ｏｐａｇａｔｅ Ａｄｄｅｒ、「ＣＰＡ」という）１１
９と、Ｂｏｏｔｈの方法により部分積を求めるためのＢ
ｏｏｔｈデコーダ回路１２１と、から構成されている。
【００２５】図１に示した本実施形態に係る乗算装置に
おいては、例えば１６ビット符号付の入力データＸ、Ｙ
の乗算と、この乗算結果である３２ビットデータと３２
ビットの入力データＺとの加算は次のようにして行われ
る。
おいては、例えば１６ビット符号付の入力データＸ、Ｙ
の乗算と、この乗算結果である３２ビットデータと３２
ビットの入力データＺとの加算は次のようにして行われ
る。
【００２６】まず、入力データＸは１８ビットに符号拡
張され、部分積演算回路のセレクタ１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５、１１
７へ送られる。
張され、部分積演算回路のセレクタ１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５、１１
７へ送られる。
【００２７】さらに、入力データＸの２倍のデータが１
８ビットにゼロ拡張され、部分積演算回路のセレクタ１
０１、１０３、１０５、１０７、１０９、１１１、１１
３、１１５へ送られる。
８ビットにゼロ拡張され、部分積演算回路のセレクタ１
０１、１０３、１０５、１０７、１０９、１１１、１１
３、１１５へ送られる。
【００２８】入力データＹは１８ビットに符号拡張され
た後、３ビットずつの組合わせに分けられ、図１に示す
ブース（Ｂｏｏｔｈ）デコーダ回路１２１においてブー
ス（Ｂｏｏｔｈ）の方法に従って、部分積Ｐｎを求める
ための制御信号を生成し、部分積生成回路のセレクタ部
１０１、１０３、１０５、１０７、１０９、１１１、１
１３、１１５に送られる。
た後、３ビットずつの組合わせに分けられ、図１に示す
ブース（Ｂｏｏｔｈ）デコーダ回路１２１においてブー
ス（Ｂｏｏｔｈ）の方法に従って、部分積Ｐｎを求める
ための制御信号を生成し、部分積生成回路のセレクタ部
１０１、１０３、１０５、１０７、１０９、１１１、１
１３、１１５に送られる。
【００２９】上記制御信号により部分積生成回路のセレ
クタ部１０１、１０３、１０５、１０７、１０９、１１
１、１１３、１１５で部分積Ｐｎが求まる。
クタ部１０１、１０３、１０５、１０７、１０９、１１
１、１１３、１１５で部分積Ｐｎが求まる。
【００３０】次に、求められた部分積Ｐｎは、桁上げ保
存加算回路（ＣＳＡ）１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６において、その重
みに応じて加算される。
存加算回路（ＣＳＡ）１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６において、その重
みに応じて加算される。
【００３１】セレクタ１１７によって、桁上げ保存加算
回路（ＣＳＡ）１１８への入力として３２ビットのデー
タＺが選択される。
回路（ＣＳＡ）１１８への入力として３２ビットのデー
タＺが選択される。
【００３２】この部分積Ｐ０からＰ７の加算結果と３２
ビットのデータＺが桁上げ保存加算回路（ＣＳＡ）１１
８で加算され、桁上げ保存加算回路（ＣＳＡ）１１８の
出力結果が、ＣＰＡ１１９で完全な２の補数データに変
換される。
ビットのデータＺが桁上げ保存加算回路（ＣＳＡ）１１
８で加算され、桁上げ保存加算回路（ＣＳＡ）１１８の
出力結果が、ＣＰＡ１１９で完全な２の補数データに変
換される。
【００３３】また、図１に示す乗算装置による１６ビッ
ト符号無しの入力データＸ、Ｙの乗算は次のように行わ
れる。
ト符号無しの入力データＸ、Ｙの乗算は次のように行わ
れる。
【００３４】まず、入力データＸは１８ビットに符号拡
張され、部分積演算回路のセレクタ１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５、１１
７へ送られる。さらに、入力データＸの２倍のデータが
１８ビットにゼロ拡張され、部分積演算回路のセレクタ
１０１、１０３、１０５、１０７、１０９、１１１、１
１３、１１５へ送られる。入力データＹは１８ビットに
符号拡張された後、３ビットずつの組合わせに分けら
れ、図１に示すブース（Ｂｏｏｔｈ）デコーダ回路１２
１においてブース（Ｂｏｏｔｈ）の方法に従って、部分
積Ｐｎを求めるための制御信号を生成し、部分積生成回
路のセレクタ部１０１、１０３、１０５、１０７、１０
９、１１１、１１３、１１５に送られる。上記制御信号
により部分積生成回路のセレクタ部１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５で部分
積Ｐｎが求まる。
張され、部分積演算回路のセレクタ１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５、１１
７へ送られる。さらに、入力データＸの２倍のデータが
１８ビットにゼロ拡張され、部分積演算回路のセレクタ
１０１、１０３、１０５、１０７、１０９、１１１、１
１３、１１５へ送られる。入力データＹは１８ビットに
符号拡張された後、３ビットずつの組合わせに分けら
れ、図１に示すブース（Ｂｏｏｔｈ）デコーダ回路１２
１においてブース（Ｂｏｏｔｈ）の方法に従って、部分
積Ｐｎを求めるための制御信号を生成し、部分積生成回
路のセレクタ部１０１、１０３、１０５、１０７、１０
９、１１１、１１３、１１５に送られる。上記制御信号
により部分積生成回路のセレクタ部１０１、１０３、１
０５、１０７、１０９、１１１、１１３、１１５で部分
積Ｐｎが求まる。
【００３５】次に、求められた部分積Ｐｎは、桁上げ保
存加算回路（ＣＳＡ）１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６においてその重み
に応じて加算される。セレクタ１１７によって、桁上げ
保存加算回路（ＣＳＡ）１１８への入力として符号部の
部分積Ｐ８としてＸまたは０が選択される。この部分積
Ｐ０からＰ７の加算結果と部分積Ｐ８が桁上げ保存加算
回路（ＣＳＡ）１１８で加算され、桁上げ保存加算回路
（ＣＳＡ）１１８の出力結果が桁上げ伝搬加算回路（Ｃ
ＰＡ）１１９で完全な２の補数データに変換される。
存加算回路（ＣＳＡ）１０２、１０４、１０６、１０
８、１１０、１１２、１１４、１１６においてその重み
に応じて加算される。セレクタ１１７によって、桁上げ
保存加算回路（ＣＳＡ）１１８への入力として符号部の
部分積Ｐ８としてＸまたは０が選択される。この部分積
Ｐ０からＰ７の加算結果と部分積Ｐ８が桁上げ保存加算
回路（ＣＳＡ）１１８で加算され、桁上げ保存加算回路
（ＣＳＡ）１１８の出力結果が桁上げ伝搬加算回路（Ｃ
ＰＡ）１１９で完全な２の補数データに変換される。
【００３６】図４は、本発明の一実施形態に係る乗算回
路における部分積生成部のセレクタ（図１のセレクタ１
０１〜１１５）の回路構成を示す図である。
路における部分積生成部のセレクタ（図１のセレクタ１
０１〜１１５）の回路構成を示す図である。
【００３７】乗数Ｙの３ビットの組合わせ（ｙ2n+1、ｙ
2n、ｙ2n-1）がブース（Ｂｏｏｔｈ）デコーダ７０１に
よってデコードされ、Ｘ、−Ｘ、２Ｘ、−２Ｘ、０のう
ちのいずれかが部分積Ｐｎとして選択される。すなわ
ち、第１段のセレクタで２ＸとＸのいずれかが選択さ
れ、第２段のセレクタで第１段のセレクタで選択された
出力の反転信号と正転信号のいずれかが選択され、第３
段のセレクタで第２のセレクタからの出力と０のいずれ
かが選択出力されている。
2n、ｙ2n-1）がブース（Ｂｏｏｔｈ）デコーダ７０１に
よってデコードされ、Ｘ、−Ｘ、２Ｘ、−２Ｘ、０のう
ちのいずれかが部分積Ｐｎとして選択される。すなわ
ち、第１段のセレクタで２ＸとＸのいずれかが選択さ
れ、第２段のセレクタで第１段のセレクタで選択された
出力の反転信号と正転信号のいずれかが選択され、第３
段のセレクタで第２のセレクタからの出力と０のいずれ
かが選択出力されている。
【００３８】図５は、本発明の一実施形態に係る乗算回
路の積和演算時の加数Ｚと乗算時の符号部の部分積のセ
レクタ１１７の回路構成を示す図である。
路の積和演算時の加数Ｚと乗算時の符号部の部分積のセ
レクタ１１７の回路構成を示す図である。
【００３９】乗算時、乗数Ｙの符号ビット部の３ビット
の組合わせ（ｙ17、ｙ16、ｙ15）が、Ｂｏｏｔｈデコー
ダ７０１によってデコードされ、Ｘ、０のうちのいずれ
かが部分積Ｐ８として選択される。
の組合わせ（ｙ17、ｙ16、ｙ15）が、Ｂｏｏｔｈデコー
ダ７０１によってデコードされ、Ｘ、０のうちのいずれ
かが部分積Ｐ８として選択される。
【００４０】積和演算時（積和演算命令信号がアクティ
ブ状態の時）、このセレクタ回路によって出力Ｐ８とし
て、データＺが選択され、桁上げ保存加算回路（ＣＳ
Ａ）１１８に出力される。
ブ状態の時）、このセレクタ回路によって出力Ｐ８とし
て、データＺが選択され、桁上げ保存加算回路（ＣＳ
Ａ）１１８に出力される。
【００４１】
【発明の効果】以上説明したように、本発明によれば、
積和演算時に符号付の乗算結果に符号付のデータを加算
するための桁上げ保存加算回路（ＣＡＳ）と乗算時に符
号部の部分積を加算するための桁上げ保存加算回路（Ｃ
ＳＡ）を使い分けることにより、限られたＬＳＩ資源に
おいて乗算回路の回路規模を縮小させることができると
いう効果を有する。
積和演算時に符号付の乗算結果に符号付のデータを加算
するための桁上げ保存加算回路（ＣＡＳ）と乗算時に符
号部の部分積を加算するための桁上げ保存加算回路（Ｃ
ＳＡ）を使い分けることにより、限られたＬＳＩ資源に
おいて乗算回路の回路規模を縮小させることができると
いう効果を有する。
【図１】本発明の一実施形態の構成を示すブロック図で
ある。
ある。
【図２】本発明の一実施形態における乗算演算処理を説
明するための図である。
明するための図である。
【図３】本発明の一実施形態における積和演算処理を説
明するための図である。
明するための図である。
【図４】本発明の一実施形態における部分積生成部のセ
レクタの回路構成を示す図である。
レクタの回路構成を示す図である。
【図５】本発明の一実施形態における符号部の部分積生
成部のセレクタの回路構成を示す図である。
成部のセレクタの回路構成を示す図である。
【図６】従来の乗算装置の構成を示すブロック図であ
る。
る。
【図７】従来の乗算装置における乗算処理を説明するた
めの図である。
めの図である。
【図８】従来の乗算装置における積和演算処理を説明す
るための図である。
るための図である。
１０１、１０３、１０５、１０７、１０９、１１１、１
１３、１１５、１１７、２０１、２０３、２０５、２０
７、２０９、２１１、２１３、２１５、２１７部分積生
成部セレクタ回路 １０２、１０４、１０６、１０８、１１０、１１２、１
１４、１１６、１１８、２０２、２０４、２０６、２０
８、２１０、２１２、２１４、２１６、２１８、２１９
桁上げ保存加算回路 １１９、２２０ 桁上げ伝搬加算回路 １２０、２２１ 結果格納レジスタ １２１、２２２、７０１、８０１ Ｂｏｏｔｈデコーダ
回路
１３、１１５、１１７、２０１、２０３、２０５、２０
７、２０９、２１１、２１３、２１５、２１７部分積生
成部セレクタ回路 １０２、１０４、１０６、１０８、１１０、１１２、１
１４、１１６、１１８、２０２、２０４、２０６、２０
８、２１０、２１２、２１４、２１６、２１８、２１９
桁上げ保存加算回路 １１９、２２０ 桁上げ伝搬加算回路 １２０、２２１ 結果格納レジスタ １２１、２２２、７０１、８０１ Ｂｏｏｔｈデコーダ
回路
Claims (4)
- 【請求項１】被乗数（Ｘ）と乗数（Ｙ）の部分積を算出
する複数の桁上げ保存加算回路（ＣＳＡ）と、符号ビッ
ト部の部分積を算出する桁上げ保存加算回路（ＣＳＡ）
と、 を含む部分積演算回路と、 前記部分演算回路の出力を加算する桁上げ伝搬加算回路
（ＣＰＡ）と、 を備えた乗算装置において、 上記符号ビット部の部分積を算出する桁上げ保存加算回
路（ＣＳＡ）への入力に部分積（Ｐｎ）の他にデータ
（Ｚ）を選択可能なセレクタを付加し、 新たな加算器を追加することなく積和演算を行えるよう
にしたことを特徴とする乗算装置。 - 【請求項２】被乗数（Ｘ）と乗数（Ｙ）の部分積を算出
する複数段の桁上げ保存加算回路（ＣＳＡ）と、 符号ビット部の部分積を算出する桁上げ保存加算回路
（ＣＳＡ）と、 を備えた乗算装置において、 最終段の桁上げ保存加算回路（ＣＳＡ）への入力に、符
号無し乗算時の被乗数（Ｘ）と、積和演算時の加算数
（Ｚ）と、を選択するためのセレクタを備え、 乗算演算時には前記最終段の桁上げ保存加算回路（ＣＳ
Ａ）を部分積（Ｐｎ）の加算に用いて最終積を求めると
共に、 積和演算時には前記最終段の桁上げ保存加算回路（ＣＳ
Ａ）を加数（Ｚ）の加算に用いて最終積和演算値を求め
るように、一の桁上げ保存加算回路（ＣＳＡ）を部分積
と積和演算値の演算過程で共有してなることを特徴とす
る乗算装置。 - 【請求項３】前記最終段以外の前記桁上げ保存加算回路
（ＣＳＡ）がそれぞれ、乗算時において、デコーダ回路
に入力される乗数（Ｙ）の所定ビットの信号値の組み合
わせに応じて被乗数（Ｘ）について所定の値を選択する
ための前記デコーダ回路から出力される選択信号により
前記被乗数の所定値を部分積として対応する前記桁上げ
保存加算回路（ＣＳＡ）に出力するセレクタ回路を備え
たことを特徴とする請求項１または２記載の乗算装置。 - 【請求項４】前記セレクタが前記デコーダ回路から選択
信号を入力して部分積を対応する最終段の前記桁上げ保
存加算回路（ＣＳＡ）に出力し、積和演算時には、前記
加数（Ｚ）が前記桁上げ保存加算回路（ＣＳＡ）に出力
されることを特徴とする請求項３記載の乗算装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347710A JP2734438B2 (ja) | 1995-12-15 | 1995-12-15 | 乗算装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7347710A JP2734438B2 (ja) | 1995-12-15 | 1995-12-15 | 乗算装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09167082A JPH09167082A (ja) | 1997-06-24 |
| JP2734438B2 true JP2734438B2 (ja) | 1998-03-30 |
Family
ID=18392066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7347710A Expired - Fee Related JP2734438B2 (ja) | 1995-12-15 | 1995-12-15 | 乗算装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2734438B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4516051B2 (ja) * | 2006-05-24 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | フィルタ処理装置、乗算器及び動き補償処理装置 |
| JP4519807B2 (ja) * | 2006-06-05 | 2010-08-04 | ルネサスエレクトロニクス株式会社 | 乗算器及びフィルタ処理装置 |
-
1995
- 1995-12-15 JP JP7347710A patent/JP2734438B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09167082A (ja) | 1997-06-24 |
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