KR100302093B1 - 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 - Google Patents

교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 Download PDF

Info

Publication number
KR100302093B1
KR100302093B1 KR1019950704330A KR19950704330A KR100302093B1 KR 100302093 B1 KR100302093 B1 KR 100302093B1 KR 1019950704330 A KR1019950704330 A KR 1019950704330A KR 19950704330 A KR19950704330 A KR 19950704330A KR 100302093 B1 KR100302093 B1 KR 100302093B1
Authority
KR
South Korea
Prior art keywords
filter
input signal
adder
subtractor
binary input
Prior art date
Application number
KR1019950704330A
Other languages
English (en)
Other versions
KR960702212A (ko
Inventor
타피오사라메키
타파니리토니에미
빌레에에롤라
티모후수
에에로파자레
세포잉갈수오
Original Assignee
에에로파자레
빌레에에롤라
세포잉갈수오
타파니리토니에미
타피오사라메키
티모후수
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에에로파자레, 빌레에에롤라, 세포잉갈수오, 타파니리토니에미, 타피오사라메키, 티모후수 filed Critical 에에로파자레
Publication of KR960702212A publication Critical patent/KR960702212A/ko
Application granted granted Critical
Publication of KR100302093B1 publication Critical patent/KR100302093B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0225—Measures concerning the multipliers
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/0223—Computation saving measures; Accelerating measures
    • H03H17/0227—Measures concerning the coefficients
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H17/00—Networks using digital techniques
    • H03H17/02—Frequency selective networks
    • H03H17/06—Non-recursive filters

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Mathematical Physics (AREA)
  • Computing Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Complex Calculations (AREA)
  • Filters That Use Time-Delay Elements (AREA)
  • Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
  • Color Television Systems (AREA)

Abstract

본 발명은 교차형 유한 임펄스 응답(FIR) 필터에서 2진 입력신호를 탭계수와 승산하는 방법 및 그 회로배열과 그와같은 교차형 디지탈 필터를 설계하는 방법에 관한 것이다. 본 발명은 최하위비트 방향으로 데이타비트를 이동시키고 최상위비트를 카피하거나 0(영)으로 채우는 쉬프트 레지스터(51,52)를 포함한다. 이 쉬프트 레지스터(51,52)는 필터의 이진입력신호를 받아들이고, 원하는 비트 위치의 내용을 내보내기 위한 출력단을 갖는다. 본 발명은 또한 쉬프트 레지스터(51,52)의 출력비트를 결합시켜 상기 2진 입력신호를 N+1의 상이한 탭계수로 승산시키는 다수의 직렬비트 감산기 및 가산기 소자(53-57)를 포함한다. 이 감산기 및/또는 가산기 소자는 회로망을 구성하고 여기서 적어도 하나의 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 탭계수에 대한 승산 동작에 관여하는 것을 특징으로 한다.

Description

[발명의 명칭]
교차형 디지탈 유한임펄스응답필터에서 이진입력신호를 탭계수와 승산시키는 방법 및 회로배열과 교차형 디지탈필터의 설계방법
[발명의 분야]
본 발명은 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키는 방법 및 회로배열과 그와같은 교차형 디지탈필터의 설계방법에 관한 것이다.
[발명의 배경]
디지탈 필터는 이산(離散) 디지탈 신호 샘플들에 대해 소망의 변환기능을 수행하도록 디지탈 신호 샘플을 처리하는 특수 설계된 전자회로나 소프트웨어로 구성된다. 디지탈, 즉 이산시간 FIR(Finite Impulse Response) 필터의 Z 전달함수는 다음과 같은 일반식을 가진다.
여기서, H(z)은 필터의 전달함수이고, Y(z) 및 X(z)은 각각 필터의 출력 및 입력을 나타내며, ai는 일정계수, 즉 탭(tap) 계수를 나타내고 z-i은 i 개 클록사이클 지연을 나타낸다.
FIR 필터의 특성은 전적으로 탭 계수 ai에 의존하고 있으므로 필터에 소망의 특성을 부여하기 위해 이들 계수의 결정이 필요하다. 계수의 결정방법은 여러가지가 있다. 식(1)에 따른 비회귀적 이산시간필터는 통상 제1도 및 제2도에 나타낸 것과 같은 블록으로 표시된다. 제1도는 소위 직접형(direct-type) FIR 필터를 나타내며, 제2도는 교차형 FIR 필터를 나타낸다. 식(1)에 따른 필터링 기능은 상기 2개 형태의 이산시간필터에 의해 실현될 수 있으나, 본 발명은 제2도에 따른 교차형 FIR 필터에 관련된다.
제1도 및 제2도에서 볼 수 있는 바와 같이, 이산시간필터는 블록다이어그램으로 표현되어 있는데, 여기서 사각형 블록(1)은 1개 클록사이클 z-i의 정보 지연을 수행하는 지연블록이며, 삼각형 블록(2)은 승산 연산블록, 또 원(3)은 가산기를 나타낸다.
전술한 바와 같이, 필터의 특성은 탭 계수 ai의 값에 의존하고 있다. 종래기술의 교차 FIR 필터는 각 탭 계수에 대하여 개별 승산기 장치를 채용하고 있다. 이러한 방법의 단점은 많은 수의 승산기 장치들을 필요로 하고 있고, 이들이 집적회로에서 구현될 때 상당히 많은 지역을 차지하기 때문에 제조단가가 비싸지는 것이다.
종래 방법은 탭 계수들이 단순한 2의 누승의 합, 즉 2-a+2-b+2-c의 형태로 제한되고 있다. 이와 같은 방법은 있음직한 계수들이 실현되는 것을 제한하는 단점으로 나타나고, 이러한 제한은 소망하는 신호처리함수 H(z)의 실현을 실로 복잡하게 만든다.
다른 종래기술의 방법은 필터를 구현하기 위해 고속 승산기 및 메모리 소자의 사용을 요한다. 이 방법은 제3도에 나타나 있으며, 여기서 요구되는 지연 z-i는 입력신호 X(z)의 값을 승산기(42)에 입력시키기 전에 램 메모리(41)에 임시저장함에 의하여 발생된다. 승산기(42)에 입력된 지연값은 ROM 메모리(43)로부터의 계수 ai와 승산된다. 승산된 결과는 가산기(44)로 보내지고, 여기서 승산된 값은 필터 출력 Y(z)과 합산된다.
이와같은 방법의 단점은 고속 승산기(42)에 의해 점유되는 칩의 면적에 있다. 또다른 단점은 승산기(42)에 의한 고전력소모에 있으며, 실제적용에서 다른 전자회로에 전자기파 간섭을 발생시키는데 있다. 더우기, 승산기(42)의 속도가 제한되어 있는 관계로 제한된 수의 계수 ai만이 하나의 승산기로 실현될 수 있다는 것이다. 또한 수개의 승산기를 필요로 하기 때문에 구조가 복잡해지고 이에 따라 복잡한 제어 로직이 필요한 단점이 있다.
[발명의 요약]
본 발명의 목적은 종래 기술에 의해 구현된 필터보다 집적회로 구성에 있어 훨씬 작은 칩 면적을 차지하게 되도록 수개의 계수들에 대하여 하나의 집적회로로써 구성이 가능한 교차형 디지탈 FIR 필터를 제공하는데 있다.
본 발명의 다른 목적은 필터의 속도가 필요한 수의 계수에 영향을 받지 않으므로써 비교적 높은 클록 주파수에서 동작가능한 디지탈 필터를 제공하는 데 있다.
본 발명의 또다른 목적은 이산적 계수들을 자동적으로 실현시킬 수 있는 디지탈 필터를 제공하는데 있다.
이와같은 본 발명의 목적과 장점은 교차형 디지탈 FIR 필터에서 이진입력신호를 탭계수와 승산시키는 신규한 방법에 의해 달성된다.
본 발명에 따르면, 상기 방법은 승산동작을 감산기 및/또는 가산기 소자로 구성된 네트워크를 사용하여 수행하고, 그 하나의 감산기 또는 가산기 소자가 적어도 2개의 상이한 탭계수에 대한 승산동작에 관여하는 것을 특징으로 한다.
본 발명의 다른 양상에 따르면, 필터의 이진입력신호를 받아들이기 위해 최하위비트 방향으로 데이타비트를 이동시키고 최상위비트를 카피하거나 0(영)으로 채우는 기능과 함께 원하는 비트 위치의 내용을 내보내기 위한 출력단을 갖는 쉬프트 레지스터와, 상기 쉬프트 레지스터의 출력비트를 결합시켜 상기 2진입력신호를 N+1의 상이한 탭계수로 승산시키는 다수의 직렬비트 감산기 및 가산기 소자를 포함하고, 상기 감산기 및/또는 가산기 소자가 회로망을 구성하여, 여기서 적어도 하나의 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 탭계수에 대한 승산동작에 관여하는 것을 특징으로 하는 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키기 위한 회로배열이 제공된다.
본 발명의 또다른 양상에 따르면, 필터에 필요한 탭 계수를 결정하고, 필터의 특성을 고려하여 직렬비트 감산기 및/또는 가산기 소자의 수를 최소화하고 그 적어도 하나의 소자가 적어도 2개의 상이한 계수들을 승산하는 데 관여하는 직렬비트 감산기 및/또는 가산기 소자로 이루어진 네트워크를 설계하는 것으로 이루어진 교차형 디지탈 필터의 설계방법이 제공된다.
본 발명에 있어서, 탭 계수는 직렬비트 가산기 및/또는 감산기 소자에서 2의 누승으로 나눠진 수를 결합하는 것에 의해 얻어지고, 이에 의해 적어도 몇개의 가산기 및/또는 감산기 소자가 하나이상의 계수를 얻는데 사용된다. 본 발명에 따르면, 2-n형태로 승산되는 모든 필요한 수치는 하나의 쉬프트 레지스터에서 동시에 얻어진다.
다시 말하면, 특정 가산기 또는 감산기 소자에서 출력된 "부분 합" 또는 "부분 차"는 동시에 수개의 계수들을 형성하도록 다음 례벨의 가산기 및/또는 감산기 소자 네트워크에서 사용될 수 있다.
더욱이, 본 발명의 회로배열에서 계수들을 생성하는 데 있어 가산기 및 감산기 소자의 복합사용은 계산 소자(+/- 연산자)들의 수를 최소화 할 수 있다. 또한 반대되는 연산자 상호간의 정산(balancing)을 취함으로써 계수들에 대한 라운딩 에러를 최소화할 수 있게 된다.
본 발명에 의하면, 직렬 비트 가산기 및 감산기 소자들의 네트워크는 필요한 계수들에 대해 2의 누승한 값을 합산 및/또는 감산하므로써 최적화 될 수 있으므로 종래기술에 비해 필요한 계산소자의 수를 현저하게 감소시키게 된다. 예를 들어, 20 비트의 계수 정도(精度)가 필요하다면, 종래기술에서는 각 계수에 대해 평균하여 10개의 가산기단이 필요하였지만 본 발명의 회로배열에서는 각 계수에 대해 3개의 가산기 및/또는 감산기 단으로써 계수를 실현할 수 있다. 본 발명의 구성에 의하면, 이산적 계수들을 실현할 수 있다.
본 발명의 다른 이점으로는 논리조합 레벨의 수가 저감되므로써, 최대 동작 주파수가 매우 높아지게 된다. 본 발명을 집적회로로 구현시킬 때, 요구되는 실리콘 기판 점유율은 종래 승산기와 RAM 및 ROM 소자를 포함하는 제3도의 디지탈 필터에서 요구되는 점유면적에 비해 1/2 이하로 감소된다.
[도면의 간단한 설명]
본 발명을 첨부도면을 참고로 양호한 실시예에 관련하여 이하에 설명한다.
제1도는 직접형 디지탈 FIR 필터의 블록다이어그램.
제2도는 교차형 디지탈 FIR 필터의 블록다이어그램.
제3도는 승산기 및 메모리 소자로 구현된 종래기술의 디지탈 필터의 블록다이어그램,
제4도는 4개 계수를 갖는 본 발명의 디지탈 필터의 블록다이어그램, 그리고
제5도는 직렬비트 가산기 소자의 블록다이어그램이다.
[양호한 실시예의 설명]
제4도를 참조하면, 본 발명에 따른 4계수 교차형 디지탈 FIR 필터가 도시되어 있다. 이 필터는 직렬연결된 3개의 필터 단(stage)으로 되어있고, 각 필터단은 1워드(z-1)의 길이를 갖는 지연 블록(58, 59, 60)과 그 후단에 연결된 가산기 소자(61,62,63)로 구성된다. 각 지연블록의 출력신호는 해당 가산기소자로 가해지고 각 가산기 소자의 출력신호는 차순의 지연소자로 가해진다. 최종 가산기 소자(63)의 출력은 전체 필터의 출력 Y 을 구성한다.
필터의 2진 입력신호 X는 처음에 직렬 데이타형태로 직렬/병렬 변환기(51)로 가해지고, 이로부터 직렬형 쉬프트 레지스터(52)로 카피된다. 쉬프트 레지스터(52)로 카피된 숫자는 최하위비트 LSB 방향으로 1비트씩 이동될 수 있다. 여기서, 쉬프트 레지스터(52)는 카피된 숫자 X의 최상위비트 MSB 를 쉬프트 레지스터의 최상위비트 MSB에 가산한다(숫자 X가 2의 보수 형태로 된 경우에). 그렇지 않은경우, 0(영)이 최상위 비트에 채워진다.
쉬프트 레지스터(52)는 모든 비트 위치 또는 원하는 비트 위치의 내용을 내보내기 위한 출력단을 갖는다.
소자들을 결합하는 회로망은 쉬프트 레지스터(52)의 출력비트들을 결합, 즉 2의 누승으로 한 입력신호 X 를 필터의 탭계수 a1, a2, a3, a4와 곱하기 위해 쉬프트 레지스터(52)의 선택된 출력단과 직렬연결된 필터단(58-63)사이에서 결합된다. 결합 회로망은 직렬비트 산술용 가산기와 감산기 소자가 몇개 레벨으로 배치되어 구성된다.
본 발명의 기본적인 개념에 따라서, 소정의 계산 기준을 감안하여 필터의 계산 소자들의 수를 최소화하기 위해 1개 이상의 상이한 탭 계수들을 생성하는 동일한 계산 소자들을 사용하게 된다. 제5도의 실시예에 있어서, 단지 5개의 직렬비트 산술 소자(53, 54, 55, 56, 57)를 사용하여 4개의 계수가 형성되었다. 예를 들어, 감산기 소자(53)의 입력에는 쉬프트 레지스터의 비트 위치 출력 2-0및 2-3가 공급된다. 한편, 감산기 소자(53)의 출력값 X-(X/8)은 전체 회로망에서 하나의 출력값 a4x 으로 직접 공급되고, 이 값은 지연블록(60)의 출력과 가산되도록 가산기(63)로 가해지는 한편, 중간 계산값으로서 가산기(54)의 입력으로 가해진다.
가산기(54)의 또하나의 입력에는 쉬프트 레지스터(52)의 비트 위치 출력 2-5이 가해지고, 이 가산기(54)의 출력은 전체 회로망의 하나의 출력값 a3x 를 구성한다. 이 값은 지연블록(59)의 출력과 가산되도록 가산기(62)로 공급된다. 가산기 소자(55)의 입력에는 쉬프트 레지스터(52)의 비트 위치 출력 2-3및 2-5가 공급된다. 가산기 소자(55)는 소합계를 형성하여 그 결과를 가산기 소자(56) 및 감산기 소자(57)의 입력으로 공급한다. 가산기 소자(56)의 다른 입력은 쉬프트 레지스터(52)의 비트 위치 출력 2-10이 공급되며, 이 가산기(56)의 출력은 전체 회로망의 하나의 출력값 a1x 를 구성하고 이 값은 직렬로 연결되는 제 1의 지연블록(58)으로 가해진다. 감산기 소자(57)의 다른 입력에는 비트위치 출력 2-8이 가해지며, 이 감산기(57)의 출력은 전체 회로망의 하나의 출력값 a2x 를 구성하고, 이 값은 지연블록(58)의 출력과 함께 가산되도록 가산기 소자(61)로 공급된다. 따라서, 제4도의 필터에서, 감산기 소자(53)은 계수 a3및 계수 a4모두의 생성에 관여한다. 이와 마찬가지로, 가산기 소자(55)는 계수 a1및 계수 a2모두의 생성에 관여한다.
제4도에 따른 필터는 다음과 같이 동작한다. 필터에서 이산시간신호의 제1 이진 숫자는 처음에 직렬/병렬 변환기(51)로 가해지고, 이로부터 숫자 X의 최하위비트가 직렬형 쉬프트 레지스터(52)의 비트위치 2-0에 위치하도록 쉬프트 레지스터(52) 내로 카피된다. 따라서, 직렬/병렬 변환기(51)와 쉬프트 레지스터(52)는 하나의 2중 쉬프트 레지스터를 구성하여, 변환기(51)가 버퍼로서 전치 신호처리단으로 부터의 신호를 받아들이게 하고 쉬프트 레지스터(52)내의 숫자가 본 발명의 필터에 의해 처리되게 기능한다. 숫자 X 가 쉬프트 레지스터(52)에 로드되어 질때 제1의 계산이 수행된다. 그 계산결과로서 필터의 출력에 최하위비트 숫자 Y가 얻어진다. 그다음에, 숫자 X 는 쉬프트 레지스터(52)에서 1비트 오른쪽 위치, 즉 최하위비트 방향으로 이동하여 새로운 계산을 수행한다. 이 계산에 의해 필터출력에서 숫자 Y 의 그다음 최상위비트가 얻어진다.
이와같이 쉬프트 레지스터(52)의 우측이동 및 이에 따른 계산이 계속되어 소망의 정도가 얻어질 때 까지 필터출력에서 숫자 Y 의 다음 비트를 제공한다. 그후 다음의 숫자가 직병렬 변환기(51)로부터 쉬프트 레지스터(52)로 로드된다.
제5도는 직렬비트 가산기소자의 블록다이어그램을 나타낸다. 가산기소자는 예를 들어 D-플립플롭으로 구현될 수 있는 1비트 지연소자(61)과 2개 데이타 비트를 합산하여 합 sum 및 캐리 비트 Cout 를 출력하는 전가산기(62)로 구성된다. 제5도회로에서 모든 신호들은 1비트 신호, 즉 그 각각이 단일의 신호라인을 통해 전달되는 신호로 된다.
제5도의 가산기소자는 다음과 같이 동작한다. 서로 합산된 비트값들은 직렬형태로 가산기(62)로 공급되며, 최하위 비트가 선두에 위치한다. 2개 비트 a 및 b와 캐리비트 Cin 의 합은 결과로써 하나의 합 비트 sum 과 캐리비트 Cout 을 생성하며 생성된 비트는 차순의 비트를 합산하기 위해 지연소자(61)에 기억된다. 지연소자(61)는 리세트 라인을 통해 2개의 연속 n 개 비트 숫자를 가산하는 사이에 리세트된다.
직렬비트 감산기소자 역시 비슷한 방식으로 구현될 수 있다. 단하나의 차이점은 가산기(62) 대신에 감산기가 사용된다는 것이다. 또한, 지연소자(61)는 2개의 연속 n 개 비트 숫자를 감산하는 사이에 1로 세트된다.
위의 설명과 도시는 단지 본 발명을 예시적으로 나타내 보이기 위한 것이다. 그 세부적 사항과 본 발명의 방법 및 필터장치는 첨부된 특허청구범위의 범위내에서 변화가능하다.

Claims (5)

  1. 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키는 방법에 있어서, 상기 승산동작을 감산기 및/또는 가산기 소자로 구성된 회로망을 사용하여 수행하고, 여기서 적어도 하나의 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 탭계수에 대한 승산에 관여하는 것을 특징으로 하는 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키는 방법.
  2. 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수(a1, a2, a3, a4)와 승산시키기 위한 회로배열에 있어서, 필터의 이진입력신호를 받아들이기 위해 최하위비트 방향으로 데이타비트를 이동시키고 최상위비트를 카피하거나 0(영)으로 채우는 기능과 함께 원하는 비트 위치의 내용을 내보내기 위한 출력단을 갖는 쉬프트 레지스터(51,52)와, 상기 쉬프트 레지스터(51,52)의 출력비트를 결합시켜 상기 2진입력신호를 N+1 의 상이한 탭계수로 승산시키는 다수의 직렬비트 감산기 및 가산기 소자(53-57)를 포함하고, 상기 감산기 및/또는 가산기 소자가 회로망을 구성하여, 여기서 적어도 하나의 감산기 및/또는 가산기 소자가 적어도 2개의 상이한 탭계수에 대한 승산동작에 관여하는 것을 특징으로 하는 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키기 위한 회로배열.
  3. 제2항에 있어서, 상기 쉬프트 레지스터(51,52)는 2중 쉬프트 레지스터인 것을 특징으로 하는 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키기 위한 회로배열.
  4. 제3항에 있어서, 상기 쉬프트 레지스터의 제1 부분은 직렬/병렬 변환기(51)로 구성되고, 이 변환기(51)로 공급되는 2진수가 상기 쉬프트 레지스터의 제2 부분(52)으로 병렬형태로 로드되는 것을 특징으로 하는 교차형 디지탈 유한임펄스응답(FIR) 필터에서 이진입력신호를 탭계수와 승산시키기 위한 회로배열.
  5. 교차형 디지탈 필터의 설계방법에 있어서, 필터에 필요한 탭 계수를 결정하고, 필터의 특성을 고려하여 직렬비트 감산기 및/또는 가산기 소자의 수를 최소화하고 그 적어도 하나의 소자가 적어도 2개의 상이한 계수들을 승산하는 데 관여하는 직렬비트 감산기 및/또는 가산기 소자로 이루어진 네트워크를 설계하는 것으로 이루어진 교차형 디지탈 필터의 설계방법.
KR1019950704330A 1993-04-05 1994-03-31 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법 KR100302093B1 (ko)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
FI931532 1993-04-05
FI931,532 1993-04-05
FI931532A FI96256C (fi) 1993-04-05 1993-04-05 Menetelmä ja järjestely transponoidussa digitaalisessa FIR-suodattimessa binäärisen sisääntulosignaalin kertomiseksi tappikertoimilla sekä menetelmä transponoidun digitaalisen suodattimen suunnittelemiseksi
PCT/FI1994/000126 WO1994023493A1 (en) 1993-04-05 1994-03-31 Method and arrangement in a transposed digital fir filter for multiplying a binary input signal with tap coefficients and a method for disigning a transposed digital filter

Publications (2)

Publication Number Publication Date
KR960702212A KR960702212A (ko) 1996-03-28
KR100302093B1 true KR100302093B1 (ko) 2001-10-22

Family

ID=8537687

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950704330A KR100302093B1 (ko) 1993-04-05 1994-03-31 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법

Country Status (8)

Country Link
US (1) US6370556B1 (ko)
EP (1) EP0693236B1 (ko)
JP (1) JPH08508857A (ko)
KR (1) KR100302093B1 (ko)
AT (1) ATE195617T1 (ko)
DE (1) DE69425565T2 (ko)
FI (1) FI96256C (ko)
WO (1) WO1994023493A1 (ko)

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI97002C (fi) * 1993-12-17 1996-09-25 Eero Juhani Pajarre Suora FIR-suodatin, menetelmä pistetulon laskemiseksi FIR-suodattimessa ja menetelmä suoran FIR-suodattimen suunnittelemiseksi
US5848200A (en) * 1995-08-31 1998-12-08 General Instrument Corporation Method and apparatus for performing two dimensional video convolving
FI101915B1 (fi) 1996-12-04 1998-09-15 Nokia Telecommunications Oy Desimointimenetelmä ja desimointisuodatin
SG84516A1 (en) * 1997-10-15 2001-11-20 St Microelectronics Pte Ltd Area efficient realization of coefficient architecture fir, iir filters and combinational/sequential logic structure with zero latency clock output
EP1119910B1 (en) 1998-10-13 2004-01-14 STMicroelectronics Pte Ltd. Area efficient realization of coefficient architecture for bit-serial fir, iir filters and combinational/sequential logic structure with zero latency clock output
EP1119909B1 (en) * 1998-10-13 2004-01-14 STMicroelectronics Pte Ltd. Area efficient realization of coefficient architecture for bit-serial fir, iir filters and combinational/sequential logic structure with zero latency clock output
EP1652065B1 (en) * 2003-07-23 2013-09-04 ST-Ericsson SA Device and method for composing codes
US7385537B2 (en) * 2005-02-28 2008-06-10 Texas Instruments Incorporated Linear feedback shift register first-order noise generator
US7348915B2 (en) * 2006-07-19 2008-03-25 Quickfilter Technologies, Inc. Programmable digital filter system
US9098435B1 (en) 2006-09-28 2015-08-04 L-3 Communciations Corp. Finite impulse response filter with parallel input
DE102006053508A1 (de) * 2006-11-14 2008-05-15 Zinoviy, Lerner, Dipl.-Ing. Verfahren zur digitalen Signalverarbeitung
DE102007006203A1 (de) * 2007-02-08 2008-08-21 Zinoviy, Lerner, Dipl.-Ing. Verfahren zur digitalen Filterung im Frequenzbereich
US9077316B2 (en) * 2012-12-17 2015-07-07 Oracle International Corporation Transmitter finite impulse response characterization
KR101898534B1 (ko) * 2016-12-07 2018-09-13 동국대학교 산학협력단 고주파 신호 필터링을 위한 디지털 체인 필터
KR102035935B1 (ko) 2018-07-04 2019-10-23 피앤피넷 주식회사 유한 임펄스 응답 필터 액셀러레이터
CN110245756B (zh) * 2019-06-14 2021-10-26 第四范式（北京）技术有限公司 用于处理数据组的可编程器件及处理数据组的方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3696235A (en) * 1970-06-22 1972-10-03 Sanders Associates Inc Digital filter using weighting
US4430721A (en) * 1981-08-06 1984-02-07 Rca Corporation Arithmetic circuits for digital filters
US4811259A (en) * 1985-09-27 1989-03-07 Cogent Systems, Inc. Limited shift signal processing system and method
GB8612455D0 (en) * 1986-05-22 1986-07-02 Inmos Ltd Signal processing apparatus
US4791597A (en) * 1986-10-27 1988-12-13 North American Philips Corporation Multiplierless FIR digital filter with two to the Nth power coefficients
US4982354A (en) * 1987-05-28 1991-01-01 Mitsubishi Denki Kabushiki Kaisha Digital finite impulse response filter and method
DE3841268A1 (de) * 1988-12-08 1990-06-13 Thomson Brandt Gmbh Digitales filter
JPH0828649B2 (ja) * 1989-02-16 1996-03-21 日本電気株式会社 ディジタルフィルタ
JPH0449419A (ja) * 1990-06-19 1992-02-18 Sony Corp 係数乗算回路
JPH04270510A (ja) * 1990-12-28 1992-09-25 Advantest Corp ディジタルフィルタ及び送信機

Also Published As

Publication number Publication date
EP0693236B1 (en) 2000-08-16
WO1994023493A1 (en) 1994-10-13
DE69425565D1 (de) 2000-09-21
KR960702212A (ko) 1996-03-28
FI96256B (fi) 1996-02-15
FI931532A0 (fi) 1993-04-05
DE69425565T2 (de) 2001-04-26
EP0693236A1 (en) 1996-01-24
ATE195617T1 (de) 2000-09-15
JPH08508857A (ja) 1996-09-17
FI96256C (fi) 1996-05-27
FI931532A (fi) 1994-10-06
US6370556B1 (en) 2002-04-09

Similar Documents

Publication Publication Date Title
KR100302093B1 (ko) 교차형디지탈유한임펄스응답필터에서이진입력신호를탭계수와승산시키는방법및회로배열과교차형디지탈필터의설계방법
US4754421A (en) Multiple precision multiplication device
EP0685127B1 (en) Calculation of a scalar product in a direct-type fir filter
EP1330700B1 (en) Multiplier and shift device using signed digit representation
US5255216A (en) Reduced hardware look up table multiplier
EP0146963A2 (en) Iir digital filter
JPS6034853B2 (ja) デジタルフイルタ
US6202074B1 (en) Multiplierless digital filtering
US5177703A (en) Division circuit using higher radices
US5798954A (en) Digital filter device having a bit shifter unit
US4677583A (en) Apparatus for decimal multiplication
US5781462A (en) Multiplier circuitry with improved storage and transfer of booth control coefficients
US7167514B2 (en) Processing of quinary data
US5493522A (en) Fast arithmetic modulo divider
US10305451B1 (en) Multiplier-based programmable filters
EP1119910B1 (en) Area efficient realization of coefficient architecture for bit-serial fir, iir filters and combinational/sequential logic structure with zero latency clock output
CA2020264C (en) Digital filter
KR0140805B1 (ko) 에프아이알 필터의 비트 직렬 연산장치
KR0154792B1 (ko) 비트 시리얼 기법을 이용한 미분기
JP2864598B2 (ja) ディジタル演算回路
EP0561411A2 (en) Adding multiplier
KR960008223B1 (ko) 디지탈필터
JPH06103033A (ja) 複数固定倍率器
JPH0716145B2 (ja) ディジタルトランスバーサルフィルタ
WO2003009473A1 (en) Processing of quinary data

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee