JPH02287874A - Product sum arithmetic unit - Google Patents

Abstract

PURPOSE:To reduce the hardware for a sum of products operation by forming N pieces of signals consisting of M bits from M pieces of input signals consisting of N bits, inputting these N pieces of signals to address terminals of N pieces of ROMs, bringing output signals from data terminals of the ROMs to digit shift and adding them together. CONSTITUTION:For instance, five pieces (M = 5) of input signals 11, -, 15 brought to numerical expression by eight bits (N = 8) are divided into eight pieces at every bit, five pieces of divided signals are collected in a lump, and eight pieces of signals consisting of five bits are formed newly. These eight pieces of signals are inputted to address terminals 31, -, 38 of eight pieces of ROMs 21, -, 28, respectively, and by adding together output signals from its data terminals 41, -, 48 by adders 51, -, 57, a final result of sum of products operation is obtained. In such a way, a scale of the hardware for the sum of products operation can be made small.

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は、積和演算装置に係わり、特に半導体集積回路
で実現するのに適した積和演算装置に関する。DETAILED DESCRIPTION OF THE INVENTION [Object of the Invention] (Industrial Application Field) The present invention relates to a product-sum calculation device, and particularly to a product-sum calculation device suitable for implementation in a semiconductor integrated circuit.

（従来の技術） 従来、デジタル信号処理においては、デジタルフィルタ
等に代表されるように、そこで行われる演算の多くがい
わゆる積和演算である。(Prior Art) Conventionally, in digital signal processing, many of the calculations performed therein are so-called sum-of-products calculations, as typified by digital filters and the like.

いま、Ｎビットて゛数値表現されたＭ個の入力信号Ｘ１
（ｉ＝１．２．・・・、Ｍ＞に対して、それぞれに係数
ｈｉを乗じ、更にそれらを加え合わせた値 Ｙ＝Σ　Ｘｌ−ｈｉ　　　　　　　　・・・■を出力す
るための積和演算を考える。Now, M input signals X1 are numerically expressed in N bits.
(For i = 1.2..., M>, multiply each by the coefficient hi and then add them together to output the value Y = Σ Xl - hi... ■. think.

このような積和演算を半導体集積回路上の専用ハードウ
ェアで実現する場合、その回路方式としては、第２図に
示す構成が一般的である。When such a product-sum operation is implemented using dedicated hardware on a semiconductor integrated circuit, the circuit system shown in FIG. 2 is generally used.

これは、−言で言えば、積和演算をその言葉通りにハー
ドウェアで実現したものである。即ち、Ｎビットで数値
表現されたＭ個の入力信号Ｘｉをそれぞれ、Ｎビットの
アドレスに対して所定の係数ｈｉを乗じた値Ｘ１−ｈｉ
をデータとして出力するテーブルルックアップ方式のＲ
ＯＭ（読出し専用メモリ）のアドレスに入力し、Ｍ個の
ＲＯＭからのデータ出力を加算器で加え合わせて０式で
表される値Ｙを得ようとするものである。In other words, this is a hardware implementation of a product-sum operation. That is, each of the M input signals Xi numerically expressed in N bits is multiplied by a predetermined coefficient hi to the N-bit address, which is the value X1-hi.
Table lookup method R that outputs as data
The purpose is to input the address of an OM (read-only memory) and add the data outputs from M ROMs using an adder to obtain a value Y expressed by the equation 0.

この演算回路方式を半導体集積回路に用いた場合、Ｎビ
ットのアドレス、即ち２ＮワードのＲＯＭがＭ個必要と
なり、ＲＯＭの容量、即ちハードウェア規模が非常に大
きくなると言う問題がある。例えば、第２図に示される
８ビツト（Ｎ＝８）で数値表現された５個＜Ｍ＝５）の
入力信号に対して、係数が８ビツト、従って演算精度を
十分保つために出力データピット幅が１５ビツトである
ＲＯＭを係数乗算テーブルルックアップＲＯＭに用いた
場合を考える。このとき、ＲＯＭ全体の容量は、ビット
数で１５ｘ２’　Ｘ５＝１９，２００（ビット）にも達
する。When this arithmetic circuit system is used in a semiconductor integrated circuit, there is a problem in that M ROMs each having an N-bit address, that is, 2N words, are required, and the capacity of the ROM, that is, the scale of the hardware becomes extremely large. For example, for 5 < M = 5) input signals numerically expressed in 8 bits (N = 8) as shown in Figure 2, the coefficients are 8 bits, so in order to maintain sufficient calculation accuracy, the output data pits are Consider a case where a ROM with a width of 15 bits is used as a coefficient multiplication table lookup ROM. At this time, the total capacity of the ROM reaches 15 x 2' x 5 = 19,200 (bits).

（発明が解決しようとする課題） このように従来の積和演算装置では、係数乗算用のテー
ブルルックアップＲＯＭの容量が大きくなり、即ちハー
ドウェア規模が非常に大きくなり、半導体集積回路で実
現するのに適さなかった。(Problems to be Solved by the Invention) As described above, in the conventional product-sum operation device, the capacity of the table lookup ROM for coefficient multiplication becomes large, which means that the hardware scale becomes extremely large, and it is difficult to realize it with a semiconductor integrated circuit. It was not suitable for.

本発明は、上記事情を考慮してなされたもので、その目
的とするところは、積和演算のためのハードウェア規模
を小さくすることができ、半導体集積回路での実現に適
した積和演算装置を提供することにある。The present invention has been made in consideration of the above circumstances, and its purpose is to reduce the hardware scale for product-sum calculations and to provide product-sum calculations suitable for implementation in semiconductor integrated circuits. The goal is to provide equipment.

［発明の構成］ （課題を解決するための手段） 本発明の演算回路方式においては、Ｎビットで数値表現
されたＭ個の入力信号に対して、まずＮビットの入力信
号をビット毎に分割し、分割した信号をＭ個ひとまとめ
にして、新たにＭビットからなるＮ個の信号を形成し、
次にこれらＮ個の信号をＮ個のＲＯＭのアドレス端子に
それぞれ入力する。ここで、ＲＯＭのアドレスとデータ
との関係を、Ｍビットのアドレスに対して、各ビットに
該ビットに対応する所定の係数を乗じ、それらを加え合
わせた値がデータであるように対応付けておく。そして
、最後にＮ個のＲＯＭのデータ端子からの出力信号を適
宜、桁ずらしをして加え合わせ、最終的な積和演算結果
を得るというものである。[Structure of the Invention] (Means for Solving the Problem) In the arithmetic circuit system of the present invention, for M input signals numerically expressed in N bits, the N-bit input signal is first divided into bits. Then, combine the M divided signals into a new N signal consisting of M bits,
Next, these N signals are input to the address terminals of the N ROMs, respectively. Here, the relationship between ROM addresses and data is such that for an M-bit address, each bit is multiplied by a predetermined coefficient corresponding to that bit, and the sum of these is the data. put. Finally, the output signals from the data terminals of the N ROMs are added together with appropriate digit shifts to obtain the final product-sum calculation result.

（作用） 本発明によれば、前記第２図とは構成が異なるが、第２
図の例と同様の積和演算を行うことができ、しかも第２
図に比してハードウェア構成を簡略化することができる
。以下に、本発明の回路方式がどのように積和演算を実
現しているか、またハードウェア構成（特にＲＯＭ容量
）が簡略化できる理由について説明する。(Function) According to the present invention, although the configuration is different from that in FIG.
The same product-sum operation as in the example in the figure can be performed, and the second
The hardware configuration can be simplified compared to the figure. The following describes how the circuit system of the present invention realizes the sum-of-products operation and why the hardware configuration (particularly the ROM capacity) can be simplified.

いま、数値表現が２の補数表現である場合を考える。Ｎ
ビットの２の補数表現されたＭ個の信号 Ｘ　ｉ　＝　−ｘ　、、、、−２Ｎ−’＋　止ｘ　１．
Ｊ−２’−■（ｉ＝１．２．・・・、Ｍ）に対して、ま
ずＮビットの信号をビット毎にＮ個に分割し、分割した
信号をＭ個ひとまとめ（対応するビット同士をひとまと
め）にして、新たにＭビットからなるＮ個の信号Ｘ１．
Ｊ　、　Ｘ２．Ｊ　、　°−°、　ＸＭ、Ｊ　　（ｊｏ
、１．・・・、　Ｎ−１）を形成する。Now, consider the case where the numerical representation is two's complement representation. N
M signals expressed in two's complement bits X i = -x, , -2N-'+ x 1.
For J-2'-■ (i=1.2...,M), first divide the N-bit signal into N pieces for each bit, and put the divided signals into M pieces (corresponding bits ), and newly generate N signals X1 .
J, X2. J, °−°, XM, J (jo
, 1. ..., N-1) is formed.

次に、上記Ｎ個の信号をＮ個のＲＯＭのアドレス端子に
それぞれ入力する。ここで、ＲＯＭのアドレスとデータ
との関係は、Ｍビットのアドレスに対して、各ビットＸ
１．Ｊ　、　Ｘ２．Ｊ　、・・・ｘ　Ｍ、Ｊに該ビット
に対応する所定の係数ｈ１゜ｈ２．・・・、ｈＭを乗じ
、それらを加え合わせた付けられている。Next, the N signals are input to the address terminals of the N ROMs, respectively. Here, the relationship between ROM addresses and data is that for each M-bit address, each bit
1. J, X2. J,...x M, J are given predetermined coefficients h1゜h2 . ..., multiplied by hM and added together.

そして、Ｎ個のＲＯＭのデータ端子からの出加え合わせ
る。但し、加え合わせた結果の値Ｙが、 Ｙ＝−２Ｎ−１ Σ　ｘ、Ｎ−０・ｈｉ となるように、桁すらしく■式の２’　　（ｉ＝ｏ。Then, the outputs and outputs from the data terminals of the N ROMs are combined. However, so that the value Y of the addition result becomes Y=-2N-1 Σ

１、・・・、　Ｎ−１）に対応）をして加え合わせる。1, ..., corresponding to N-1)) and add them together.

■式を変形すれば、 Ｙ＝Σ　（−２”ｘ　、、Ｎ−１・旧＋２Ｎ−”　’　
ｘｌ　、Ｎ−２’旧＋・・・＋２°・ｘｌ、。・旧） ＝Σ（−ｘ　、、Ｎ−１−２Ｎ−１＋　止ｘ　、、・２
’）・旧＝Σ　Ｘｌ−ｈｉ　　　　　　　　　　　　　
　　・・・■となり、所望の積和演算が実現されている
ことが判る。■If you transform the formula, Y=Σ (-2"x,, N-1・old+2N-"'
xl, N-2' old +...+2° xl,.・Old) = Σ(-x ,,N-1-2N-1+ Stop x ,,・2
')・Old=Σ Xl-hi
...■, and it can be seen that the desired sum-of-products operation is realized.

本発明の積和演算方式によれば、Ｍビットのアドレス、
即ち２ＭワードのＲＯＭがＮ個必要となる。前述の例で
ある、８ビツトで数値表現された５個の入力信号に対し
て、係数が８ビツトの場合、本発明の演算回路方式によ
るＲＯＭの出力データピット幅は高々１０ビツトでよい
。According to the product-sum calculation method of the present invention, an M-bit address,
That is, N 2M word ROMs are required. In the above-mentioned example, when the coefficient is 8 bits for five input signals numerically expressed in 8 bits, the output data pit width of the ROM using the arithmetic circuit system of the present invention may be at most 10 bits.

その結果、ＲＯＭ全体の容量は、ビット数で１０ｘ２５
ｘ８＝２，５６０ となり、従来方式による場合に比べて約７分の１のビッ
ト数で済むことになり、ハードウェア規模を大幅に削減
できる。As a result, the total capacity of the ROM is 10x25 bits.
x8=2,560, which means that the number of bits is about 1/7th that of the conventional method, and the hardware scale can be significantly reduced.

（実施例） 以下、本発明の詳細を図示の実施例によって説明する。(Example) Hereinafter, details of the present invention will be explained with reference to illustrated embodiments.

第１図は本発明の一実施例に係わる積和演算装置の概略
構成を示すブロック図である。この例では、８ビツト（
Ｎ＝８＞で数値表現された５個（Ｍ＝５）の入力信号１
１．〜．１５を各ビット毎に８個に分割し、分割した信
号を５個ひとまとめにして、新たに５ビツトからなる８
個の信号を形成している。該８個の信号を８個のＲＯＭ
２１．〜．２８のアドレス端子３１゜〜、３８にそれぞ
れ入力し、該８個のＲＯＭ２１、〜．２８のデータ端子
４１．〜．４８からの出力信号を加算器５１．〜．５７
で加え合わせて最終的な積和演算結果を得ている。FIG. 1 is a block diagram showing a schematic configuration of a product-sum calculation device according to an embodiment of the present invention. In this example, 8 bits (
Five (M=5) input signals 1 numerically expressed as N=8>
1. ~． 15 is divided into 8 pieces for each bit, and the divided signals are combined into 5 pieces to create a new 8 piece consisting of 5 bits.
It forms individual signals. The 8 signals are stored in 8 ROMs.
21. ~． 28 address terminals 31°~, 38, respectively, and the eight ROMs 21, . 28 data terminals 41. ~． The output signal from adder 51 . ~． 57
The final sum-of-products result is obtained by adding them together.

なお、８個（７）ＲＯＭ２１．〜．２８のアドレスとデ
ータとの関係は前述の通りであり、１例を下記第１表に
示した。In addition, 8 (7) ROM21. ~． The relationship between the 28 addresses and data is as described above, and one example is shown in Table 1 below.

第　　１　　表 但し、第１表においては、係数を８ビツト（ｈ、〜ｈ４
）とし、ＲＯＭのデータ幅は１０ビツトとした。また、
８個のＲＯＭからの出力信号は、図に示すような加算器
５１．〜５７の接続により、桁ずらしをして加え合わさ
れている。Table 1 However, in Table 1, the coefficients are 8 bits (h, ~h4
), and the data width of the ROM was 10 bits. Also,
The output signals from the eight ROMs are sent to an adder 51. as shown in the figure. -57 connections, the digits are shifted and added together.

かくして本実施例によれば、ＮビットからなるＭ個の入
力信号からＭビットからなるＮ個の信号を形成し、該Ｎ
個の信号をＮ個のＲＯＭのアドレス端子にそれぞれ入力
し、ＲＯＭのデータ端子からの出力信号を桁ずらしをし
て加え合わせることにより、上記入力信号の積和演算を
行うことができる。そしてこの場合、ＲＯＭの容量が大
幅に少なくなり、ハードウェアの簡略化をはかり得る。Thus, according to this embodiment, N signals each consisting of M bits are formed from M input signals consisting of N bits.
By inputting these signals to the address terminals of N ROMs, and adding the output signals from the data terminals of the ROMs with digit shifts, the product-sum operation of the input signals can be performed. In this case, the capacity of the ROM is significantly reduced, and the hardware can be simplified.

なお、本発明は上述した実施例に限定されるものではな
く、その要旨を逸脱しない範囲で、種々変形して実施す
ることができる。Note that the present invention is not limited to the embodiments described above, and can be implemented with various modifications without departing from the gist thereof.

［発明の効果］ 以上詳述したように本発明によれば、Ｎピットからなる
Ｍ個の入力データに対し、従来より簡易なハードウェア
構成で従来と同様の積和演算を行うことができる。従っ
て、積和演算のためのハードウェア規模を小さくするこ
とができ、半導体集積回路での実現に適した積和演算装
置を実現することが可能となる。[Effects of the Invention] As described in detail above, according to the present invention, it is possible to perform the same product-sum calculation as in the conventional art on M pieces of input data consisting of N pits with a simpler hardware configuration than in the conventional art. Therefore, it is possible to reduce the hardware scale for the product-sum operation, and it is possible to realize a product-sum operation device suitable for implementation in a semiconductor integrated circuit.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の一実施例に係わる積和演算装置の回路
構成を示す図、第２図は従来の積和演算装置の回路構成
を示す図である。 １１、〜．１５・・・入力信号、 ２１、〜　２８・・・ＲＯＭ、 ３１、〜．３８・・・アドレス端子、 ４１、〜．４８・・・データ端子、 ５１、〜．５７・・・加算器。 出願人代理人　弁理士　鈴江　武　彦 ジＸｉ、ｈｉ ｉ＝１ 第２図FIG. 1 is a diagram showing a circuit configuration of a product-sum calculation device according to an embodiment of the present invention, and FIG. 2 is a diagram showing a circuit configuration of a conventional product-sum calculation device. 11, ~. 15... Input signal, 21, - 28... ROM, 31, -. 38... address terminal, 41, ~. 48...data terminal, 51, ~. 57...Adder. Applicant's agent Patent attorney Takehiko Suzue Xi,hi i=1 Figure 2

Claims (1)

【特許請求の範囲】 Ｎビットで数値表現されたＭ個の入力信号に対し、それ
ぞれ所定の係数を乗じて加え合わせた値を出力する積和
演算装置において、 ＮビットからなるＭ個の入力信号をそれぞれビット毎に
分割し、対応するビット同士をひとまとめにして、新た
にＭビットからなるＮ個の信号を形成する手段と、 Ｍビットのアドレスとデータとの関係が、Ｍビットのア
ドレスに対して各ビットに該ビットに対応する所定の係
数を乗じ、それらを加え合わせた値がデータであるよう
に対応付けられ、且つ前記ＭビットからなるＮ個の信号
がそれぞれアドレス入力端子に供給されるＮ個のＲＯＭ
と、これらＮ個のＲＯＭのデータ端子からの出力信号を
桁ずらしして加え合わせる手段とを具備してなることを
特徴とする積和演算装置。[Scope of Claims] In a product-sum operation device that outputs a value obtained by multiplying M input signals numerically expressed in N bits by predetermined coefficients and adding them, M input signals consisting of N bits are provided. means to divide each bit into bits and group the corresponding bits together to form N new signals consisting of M bits, and the relationship between the M bit address and data is determined based on the M bit address. each bit is multiplied by a predetermined coefficient corresponding to the bit, and the added values are associated as data, and the N signals made up of the M bits are each supplied to the address input terminal. N ROMs
and means for adding the output signals from the data terminals of these N ROMs by shifting the digits.