SU1179322A1 - Устройство дл умножени двух чисел - Google Patents

Abstract

УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ ЧИСЕЛ, содержащее регистр множимого , регистр множител , блок формировани  частичных произведений, блок синхронизации, регистры старших и младших разр дов произведений, информационные входы которых соединены соответственно с выходами старших и младших разр дов блока формировани  частичных произведений, перва  и втора  группы входов которого соединены соответственно с выходами регистров множимого и множител , информационные входы которых соединены соответственно со входами множимого и множител  устройства , выходы блока синхронизации соединены с синхровходами регистров множимого, множител , старших разр дов произведени  и младших разр дов произведени  соответственно, отличающеес  тем, что, с целью расширени  функциональных возможностей за счет обеспечени  умножени  двоичных целых чисел по модулю 2 -1, в него введены элемент НЕ, две группы элементов И по h элементов И в каждой, И -разр дньм сумматор и блок коррекции результата, содержащий ц -входовый элемент И и П-разр дный сумматор, причем выходы регистра младших разр дов произведени  соединены со входами первого слагаемого П-разр дного сумматора, входы второго слагаемого которого соединены с вьгходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, с s вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разр дов произведени  и вторыми входами соответствующих элементов И первой группы, а выходы - с выходами старших разр дов произведени  устройства , выходы младших разр дов произведени  которого соединены с выходами И -разр дного сумматора бло- . ьэ ка коррекции результата, входы первого слагаемого которого соединены с ши1чд ной нулевого потенциала, а входы второго слагаемого - со входами п -входового элемента И блока коррекции результата и выходами суммы п-разр дного сумматора, выход переноса .которого соединен со входом переноса этого же г1 -разр дного сумматора, выход tl-входового элемента И блока коррекции результата соединен со входом переноса п-разр дного сумматора блока коррекции результата.

Description

Изобретение относитс  к вычислительной технике и технической кибернетике и может быть использовано в устройствах дл  цифровой обработки сигналов (в частности, дл  цифровой обработки изображений), а также в системах кодировани , принцип действи  которых базируетс  на теории полей Галуа.

Цель изобретени  - расширение функциональных возможностей устройства за счет обеспечени  дополнительно умножени  п -разр дных двоичных чисел по модулю , которой отличен от степени двойки.

На фиг,1 схематически показано устройство дл  умножени  двух чисел} на фиг.2 - схема блока коррекции результата .

Устройство дл  умножени  двух чисел (фиг.1) содержит регистры множимого 1 и множител  .2, блок 3 формировани  частичных произведений, регистры младших 4 и старших 5 разр до произведени , элемент НЕ 6, первую 7 и вторую 8 группу элементов И,и -разр дный сумматор 9, блок 10 коррекции результата и блок11 синхронизации.

Блок 10 коррекции результата (фиг.2) содержитh-входовый элемент И 12 и 1 -разр дный сумматор 13

Устройство работает следующим образом .

Разр ды а, ..., а, множимого и в , .., Вр| множител  поступают на регистры 1 и 2 соответственно. Далее они передаютс  на входы сомножителей блока 3, на выходах которого формируетс  результат обычного умножени , представл ющий собой число с 2 двоичными разр дами. По сигналу приема С младшие разр ды занос тс  в регистр i, а старшие - в регистр 5

Если сигнал, определ ющий режим работы устройства, соответствует логической единице,то на входах элементов И с первой группы по вл ютс  сигналы логического нул . Тогда на выходах Э , . , Q -разр дного сумматора 9 по вл ютс  младшие разр ды произведени , а иа выходах элементов И второй группы Qti+ , ..., С) 2п старшие разр ды. Таким образом , осуществл етс  обычное умножение п -разр дных двоичных чисел.

Так как 2 совпадает с единицей по модулю 2 -1, то 2 совпадает по

указанному модулю с ,2,..., л). Это означает, что старшие разр ды произведени  имеют тот же вес, что и соответствующие им младшие разр ды. Поэтому дл  приведени  произведени  по модулю 2 -1 необходимо сложить два числа, образованные младшими и старшими разр дами произведени .

Указанное действие осуществл етс  в режиме умножени  по модулю . Сигнал, определ ющий режим работы устройства, соответствует в таком режиме логическому нулю. На выходах элементов И первой группы по вл ютс  сигналы, соответствующие старшим разр дам произведени , а на выходах элементов И второй группы - сигналы логического нул . Сумматор 9 произ .водит сложение чисел, образованных младшими и старшими разр дами. После сложени  может возникнуть перенос из Г1-ГО разр да сумматора, имеющий вес 2, т.е. единица по модулю . Поэтому вводитс  обратна  св зь между выходом переноса и входом переноса сумматора 9. За врем  двух сложений на выходах Q, , ..., Q сумматора 9 формируютс  разр ды умножени  по модулю 2 -1. Результат получаетс  в двоичном коде.

Однако устройство дл  умножени  двух чисел имеет в режиме умножени  по модулю 2 -1 два представлени  нул : 00 . . .0 и (, J так

Л разр дов

(1 разр дов

как число 11 ...1 сравнимо с ну11 разр дов

лем по модулю . Поэтому окончательный результат необходимо скорректировать . Коррекци  результата при необходимости осуществл етс  блоком 10. Результат умножени  (или р да умножений и сложений по модулю ) поступает на И-входной элемент И 12 и одновременно на входы первого слагаемого ц -разр дного сумматора 13 (на входы второго слагаемого подаетс  сигнал логического нул ). При равенстве всех разр дов результата единице на выходе п -вхоного элемента И 12 по вл етс  единица , поступающа  на вход переноса h-разр дного сумматора 13. Тогда на его выходах суммы устанавливаютс  нулевые значени .

Claims (1)

1. УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ ЧИСЕЛ, содержащее регистр множимого, регистр множителя, блок формирования частичных произведений, блок синхронизации, регистры старших и младших разрядов произведений, информационные входы которых соединены соответственно с выходами старших и младших разрядов блока формирования частичных произведений, первая и вторая группы входов которого соединены соответственно с выходами регистров множимого и множителя, информационные входы которых соединены соответственно со входами множимого и множителя устройства, выходы блока синхронизации соединены с синхровходами регистров множимого, множителя, старших разрядов произведения и младших разрядов произведения соответственно, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения умно- жения двоичных целых чисел по модулю 2 -1, в него введены элемент НЕ, две группы элементов И по h элементов И в каждой, И -разрядный сумматор и блок коррекции результата, содержащий Ц -входовый элемент И и П-разрядный сумматор, причем выходы регистра младших разрядов произведения соединены со входами первого слагаемого и-разрядного сумматора, входы второго слагаемого которого соединены с выходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разрядов произведения и вторыми входами соответствующих элементов И первой группы, а выходы - с выходами старших разрядов произведения устройства, выходы младших разрядов произведения которого соединены с выходами И -разрядного сумматора блока коррекции результата, входы первого слагаемого которого соединены с ши· ной нулевого потенциала, а входы второго слагаемого - со входами п -входового элемента И блока коррекции результата и выходами суммы η-разрядного сумматора, выход переноса которого соединен со входом переноса этого же п -разрядного сумматора, выход h-входового элемента И блока коррекции результата соединен со входом переноса η-разрядного сумматора блока коррекции результата.

   SU „„ 1179322 >

   * 1179322 2