SU1179322A1 - Устройство дл умножени двух чисел - Google Patents
Устройство дл умножени двух чисел Download PDFInfo
- Publication number
- SU1179322A1 SU1179322A1 SU843746600A SU3746600A SU1179322A1 SU 1179322 A1 SU1179322 A1 SU 1179322A1 SU 843746600 A SU843746600 A SU 843746600A SU 3746600 A SU3746600 A SU 3746600A SU 1179322 A1 SU1179322 A1 SU 1179322A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- inputs
- outputs
- multiplier
- block
- elements
- Prior art date
Links
Landscapes
- Error Detection And Correction (AREA)
Abstract
УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ ЧИСЕЛ, содержащее регистр множимого , регистр множител , блок формировани частичных произведений, блок синхронизации, регистры старших и младших разр дов произведений, информационные входы которых соединены соответственно с выходами старших и младших разр дов блока формировани частичных произведений, перва и втора группы входов которого соединены соответственно с выходами регистров множимого и множител , информационные входы которых соединены соответственно со входами множимого и множител устройства , выходы блока синхронизации соединены с синхровходами регистров множимого, множител , старших разр дов произведени и младших разр дов произведени соответственно, отличающеес тем, что, с целью расширени функциональных возможностей за счет обеспечени умножени двоичных целых чисел по модулю 2 -1, в него введены элемент НЕ, две группы элементов И по h элементов И в каждой, И -разр дньм сумматор и блок коррекции результата, содержащий ц -входовый элемент И и П-разр дный сумматор, причем выходы регистра младших разр дов произведени соединены со входами первого слагаемого П-разр дного сумматора, входы второго слагаемого которого соединены с вьгходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, с s вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разр дов произведени и вторыми входами соответствующих элементов И первой группы, а выходы - с выходами старших разр дов произведени устройства , выходы младших разр дов произведени которого соединены с выходами И -разр дного сумматора бло- . ьэ ка коррекции результата, входы первого слагаемого которого соединены с ши1чд ной нулевого потенциала, а входы второго слагаемого - со входами п -входового элемента И блока коррекции результата и выходами суммы п-разр дного сумматора, выход переноса .которого соединен со входом переноса этого же г1 -разр дного сумматора, выход tl-входового элемента И блока коррекции результата соединен со входом переноса п-разр дного сумматора блока коррекции результата.
Description
Изобретение относитс к вычислительной технике и технической кибернетике и может быть использовано в устройствах дл цифровой обработки сигналов (в частности, дл цифровой обработки изображений), а также в системах кодировани , принцип действи которых базируетс на теории полей Галуа.
Цель изобретени - расширение функциональных возможностей устройства за счет обеспечени дополнительно умножени п -разр дных двоичных чисел по модулю , которой отличен от степени двойки.
На фиг,1 схематически показано устройство дл умножени двух чисел} на фиг.2 - схема блока коррекции результата .
Устройство дл умножени двух чисел (фиг.1) содержит регистры множимого 1 и множител .2, блок 3 формировани частичных произведений, регистры младших 4 и старших 5 разр до произведени , элемент НЕ 6, первую 7 и вторую 8 группу элементов И,и -разр дный сумматор 9, блок 10 коррекции результата и блок11 синхронизации.
Блок 10 коррекции результата (фиг.2) содержитh-входовый элемент И 12 и 1 -разр дный сумматор 13
Устройство работает следующим образом .
Разр ды а, ..., а, множимого и в , .., Вр| множител поступают на регистры 1 и 2 соответственно. Далее они передаютс на входы сомножителей блока 3, на выходах которого формируетс результат обычного умножени , представл ющий собой число с 2 двоичными разр дами. По сигналу приема С младшие разр ды занос тс в регистр i, а старшие - в регистр 5
Если сигнал, определ ющий режим работы устройства, соответствует логической единице,то на входах элементов И с первой группы по вл ютс сигналы логического нул . Тогда на выходах Э , . , Q -разр дного сумматора 9 по вл ютс младшие разр ды произведени , а иа выходах элементов И второй группы Qti+ , ..., С) 2п старшие разр ды. Таким образом , осуществл етс обычное умножение п -разр дных двоичных чисел.
Так как 2 совпадает с единицей по модулю 2 -1, то 2 совпадает по
указанному модулю с ,2,..., л). Это означает, что старшие разр ды произведени имеют тот же вес, что и соответствующие им младшие разр ды. Поэтому дл приведени произведени по модулю 2 -1 необходимо сложить два числа, образованные младшими и старшими разр дами произведени .
Указанное действие осуществл етс в режиме умножени по модулю . Сигнал, определ ющий режим работы устройства, соответствует в таком режиме логическому нулю. На выходах элементов И первой группы по вл ютс сигналы, соответствующие старшим разр дам произведени , а на выходах элементов И второй группы - сигналы логического нул . Сумматор 9 произ .водит сложение чисел, образованных младшими и старшими разр дами. После сложени может возникнуть перенос из Г1-ГО разр да сумматора, имеющий вес 2, т.е. единица по модулю . Поэтому вводитс обратна св зь между выходом переноса и входом переноса сумматора 9. За врем двух сложений на выходах Q, , ..., Q сумматора 9 формируютс разр ды умножени по модулю 2 -1. Результат получаетс в двоичном коде.
Однако устройство дл умножени двух чисел имеет в режиме умножени по модулю 2 -1 два представлени нул : 00 . . .0 и (, J так
Л разр дов
(1 разр дов
как число 11 ...1 сравнимо с ну11 разр дов
лем по модулю . Поэтому окончательный результат необходимо скорректировать . Коррекци результата при необходимости осуществл етс блоком 10. Результат умножени (или р да умножений и сложений по модулю ) поступает на И-входной элемент И 12 и одновременно на входы первого слагаемого ц -разр дного сумматора 13 (на входы второго слагаемого подаетс сигнал логического нул ). При равенстве всех разр дов результата единице на выходе п -вхоного элемента И 12 по вл етс единица , поступающа на вход переноса h-разр дного сумматора 13. Тогда на его выходах суммы устанавливаютс нулевые значени .
Claims (1)
- УСТРОЙСТВО ДЛЯ УМНОЖЕНИЯ ДВУХ ЧИСЕЛ, содержащее регистр множимого, регистр множителя, блок формирования частичных произведений, блок синхронизации, регистры старших и младших разрядов произведений, информационные входы которых соединены соответственно с выходами старших и младших разрядов блока формирования частичных произведений, первая и вторая группы входов которого соединены соответственно с выходами регистров множимого и множителя, информационные входы которых соединены соответственно со входами множимого и множителя устройства, выходы блока синхронизации соединены с синхровходами регистров множимого, множителя, старших разрядов произведения и младших разрядов произведения соответственно, отличающееся тем, что, с целью расширения функциональных возможностей за счет обеспечения умно- жения двоичных целых чисел по модулю 2 -1, в него введены элемент НЕ, две группы элементов И по h элементов И в каждой, И -разрядный сумматор и блок коррекции результата, содержащий Ц -входовый элемент И и П-разрядный сумматор, причем выходы регистра младших разрядов произведения соединены со входами первого слагаемого и-разрядного сумматора, входы второго слагаемого которого соединены с выходами элементов И первой группы, первые входы которых соединены с выходом элемента НЕ, вход которого соединен со входом установки режима работы устройства и с первыми входами элементов И второй группы, вторые входы которых соединены с выходами регистра старших разрядов произведения и вторыми входами соответствующих элементов И первой группы, а выходы - с выходами старших разрядов произведения устройства, выходы младших разрядов произведения которого соединены с выходами И -разрядного сумматора блока коррекции результата, входы первого слагаемого которого соединены с ши· ной нулевого потенциала, а входы второго слагаемого - со входами п -входового элемента И блока коррекции результата и выходами суммы η-разрядного сумматора, выход переноса которого соединен со входом переноса этого же п -разрядного сумматора, выход h-входового элемента И блока коррекции результата соединен со входом переноса η-разрядного сумматора блока коррекции результата.SU „„ 1179322 >* 1179322 2
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843746600A SU1179322A1 (ru) | 1984-03-28 | 1984-03-28 | Устройство дл умножени двух чисел |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU843746600A SU1179322A1 (ru) | 1984-03-28 | 1984-03-28 | Устройство дл умножени двух чисел |
Publications (1)
Publication Number | Publication Date |
---|---|
SU1179322A1 true SU1179322A1 (ru) | 1985-09-15 |
Family
ID=21121256
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU843746600A SU1179322A1 (ru) | 1984-03-28 | 1984-03-28 | Устройство дл умножени двух чисел |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU1179322A1 (ru) |
-
1984
- 1984-03-28 SU SU843746600A patent/SU1179322A1/ru active
Non-Patent Citations (1)
Title |
---|
Патент US № 4037093, кл. G 06 F 7/52, опублик. 1977. Авторское свидетельство СССР № 900281, кл. G 06 F 7/52, 1979. Макаревич О.Б., Спиридонов Б.Г. Цифровые процессоры обработки сигналов на основе БИС. - Зарубежна электронна техника, 1983, № 1, с. 59-61, рис. 1,2. * |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4168530A (en) | Multiplication circuit using column compression | |
Agrawal et al. | On modulo (2 n+ 1) arithmetic logic | |
EP0416869B1 (en) | Digital adder/accumulator | |
GB2262637A (en) | Padding scheme for optimized multiplication. | |
US5870322A (en) | Multiplier to selectively perform unsigned magnitude multiplication or signed magnitude multiplication | |
US4118786A (en) | Integrated binary-BCD look-ahead adder | |
SU1179322A1 (ru) | Устройство дл умножени двух чисел | |
SU1667059A2 (ru) | Устройство дл умножени двух чисел | |
JPS5841532B2 (ja) | セキワケイサンカイロ | |
JP3071607B2 (ja) | 乗算回路 | |
SU1291973A1 (ru) | Устройство дл делени | |
RU2799035C1 (ru) | Конвейерный сумматор по модулю | |
SU822174A1 (ru) | Преобразователь пр мого двоично- дЕС ТичНОгО КОдА B дОпОлНиТЕльНыйдВОичНО-дЕС ТичНый КОд | |
SU696450A1 (ru) | Устройство дл сложени в избыточной двоичной системе счислени | |
SU1013946A1 (ru) | Устройство дл умножени | |
SU1185328A1 (ru) | Устройство дл умножени | |
SU1208550A1 (ru) | Двоично-дес тичный сумматор | |
SU783791A1 (ru) | Устройство дл умножени многочленов | |
SU1141401A1 (ru) | Устройство дл вычислени разности двух чисел | |
SU1034032A1 (ru) | Матричное вычислительное устройство | |
SU1737446A1 (ru) | Сумматор по модулю чисел Ферма | |
SU1119008A1 (ru) | Устройство дл умножени двоичных чисел в дополнительных кодах | |
RU2069009C1 (ru) | Суммирующее устройство | |
JPH0784762A (ja) | 乗算回路 | |
SU769540A1 (ru) | Устройство дл умножени |