JPH02281737A - 半田バンプ型半導体装置 - Google Patents
半田バンプ型半導体装置Info
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- JPH02281737A JPH02281737A JP1103773A JP10377389A JPH02281737A JP H02281737 A JPH02281737 A JP H02281737A JP 1103773 A JP1103773 A JP 1103773A JP 10377389 A JP10377389 A JP 10377389A JP H02281737 A JPH02281737 A JP H02281737A
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- semiconductor chip
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- 229910000679 solder Inorganic materials 0.000 title claims abstract description 122
- 239000004065 semiconductor Substances 0.000 title claims abstract description 102
- 229910052782 aluminium Inorganic materials 0.000 claims abstract description 44
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims abstract description 44
- 229910052751 metal Inorganic materials 0.000 claims description 44
- 239000002184 metal Substances 0.000 claims description 44
- 239000000758 substrate Substances 0.000 claims description 11
- 238000000605 extraction Methods 0.000 claims description 4
- 238000005476 soldering Methods 0.000 abstract description 28
- 238000000034 method Methods 0.000 abstract description 26
- 230000015572 biosynthetic process Effects 0.000 abstract 1
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 44
- 229910052759 nickel Inorganic materials 0.000 description 21
- 239000010949 copper Substances 0.000 description 10
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 9
- 229910052802 copper Inorganic materials 0.000 description 9
- 239000010931 gold Substances 0.000 description 9
- 239000000919 ceramic Substances 0.000 description 8
- 229910052737 gold Inorganic materials 0.000 description 8
- 239000012212 insulator Substances 0.000 description 8
- 239000004033 plastic Substances 0.000 description 8
- 229920005989 resin Polymers 0.000 description 8
- 239000011347 resin Substances 0.000 description 8
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 7
- 239000010936 titanium Substances 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 5
- PNEYBMLMFCGWSK-UHFFFAOYSA-N aluminium oxide Inorganic materials [O-2].[O-2].[O-2].[Al+3].[Al+3] PNEYBMLMFCGWSK-UHFFFAOYSA-N 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229920002050 silicone resin Polymers 0.000 description 5
- 229910052719 titanium Inorganic materials 0.000 description 5
- LEONUFNNVUYDNQ-UHFFFAOYSA-N vanadium atom Chemical compound [V] LEONUFNNVUYDNQ-UHFFFAOYSA-N 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 4
- 238000000465 moulding Methods 0.000 description 4
- 238000000206 photolithography Methods 0.000 description 4
- 229910052720 vanadium Inorganic materials 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000003822 epoxy resin Substances 0.000 description 3
- 230000017525 heat dissipation Effects 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229920000647 polyepoxide Polymers 0.000 description 3
- 229910016570 AlCu Inorganic materials 0.000 description 2
- 229910000789 Aluminium-silicon alloy Inorganic materials 0.000 description 2
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 238000005452 bending Methods 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910000831 Steel Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005496 eutectics Effects 0.000 description 1
- 150000002343 gold Chemical class 0.000 description 1
- 239000004615 ingredient Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 150000002815 nickel Chemical class 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000010959 steel Substances 0.000 description 1
- 238000007740 vapor deposition Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L24/39—Structure, shape, material or disposition of the strap connectors after the connecting process
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/34—Strap connectors, e.g. copper straps for grounding power devices; Manufacturing methods related thereto
- H01L2224/39—Structure, shape, material or disposition of the strap connectors after the connecting process
- H01L2224/40—Structure, shape, material or disposition of the strap connectors after the connecting process of an individual strap connector
- H01L2224/401—Disposition
- H01L2224/40151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/40221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/40225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
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- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/84—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a strap connector
- H01L2224/848—Bonding techniques
- H01L2224/84801—Soldering or alloying
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
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- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
この発明は大電流を通電する半田バンプ型半導体装置に
関する。
関する。
（従来の技術）
従来、数十アンペアの電流のスイッチングを行なう素子
として、大電力用トランジスタモジュールがある。この
大電力用トランジスタモジュールにおいて、半導体チッ
プと、外部端子が接続さ−れている端子台との接続は、
半導体チップ上のアルミニウム電極と、端子台との間に
、アルミニウム細線を超音波ワイヤボンディングするこ
とにより行われ、これを多数接続することにより、数十
アンペアの通電能力を得ていた。
として、大電力用トランジスタモジュールがある。この
大電力用トランジスタモジュールにおいて、半導体チッ
プと、外部端子が接続さ−れている端子台との接続は、
半導体チップ上のアルミニウム電極と、端子台との間に
、アルミニウム細線を超音波ワイヤボンディングするこ
とにより行われ、これを多数接続することにより、数十
アンペアの通電能力を得ていた。
しかしながら、このようなアルミニウム細線を超音波ワ
イヤボンディングにより、接続する方法であると、外部
回路の何等かの故障時、例えば数百アンペアの大電流が
流れた場合、この大電流によって、アルミニウム細線の
超音波ワイヤボンデイングされた部分が離れ、この離れ
た部分にアークが発生し、プラスチックケース内の温度
が高まり、プラスチックケースが爆発、飛散してしまう
ことがあった。
イヤボンディングにより、接続する方法であると、外部
回路の何等かの故障時、例えば数百アンペアの大電流が
流れた場合、この大電流によって、アルミニウム細線の
超音波ワイヤボンデイングされた部分が離れ、この離れ
た部分にアークが発生し、プラスチックケース内の温度
が高まり、プラスチックケースが爆発、飛散してしまう
ことがあった。
そこで、これに対処するために、大電力用トランジスタ
モジュールに搭載される半導体チップと、端子台との電
気的接続にコネクタリードを用い、これと、半導体チッ
プ上に設けられた電極、および端子台とを半田付けにて
固着、接続する方法が考えられた。
モジュールに搭載される半導体チップと、端子台との電
気的接続にコネクタリードを用い、これと、半導体チッ
プ上に設けられた電極、および端子台とを半田付けにて
固着、接続する方法が考えられた。
以下、このようなコネクタリードを用い、半田付けにて
、半導体チップと、端子台とを電気的に接続した半田バ
ンプ型の大電力用トランジスタモジュールを、図面を参
照して説明する。
、半導体チップと、端子台とを電気的に接続した半田バ
ンプ型の大電力用トランジスタモジュールを、図面を参
照して説明する。
第１０図は、半田バンプ型の大電力用トランジスタモジ
ュールの断面図である。
ュールの断面図である。
第１０図には、半田バンプ型の大電力用トランジスタモ
ジュールのうち、大電力用ｎｐｎ型バイポーラトランジ
スタの例が図示されている。
ジュールのうち、大電力用ｎｐｎ型バイポーラトランジ
スタの例が図示されている。
まず、第１０図に示すように、大電力用ｎｐｎ型バイポ
ーラトランジスタ半導体チップ５１には、ｎ型コレクタ
領域５２と、ｐ型ベース領域５３と、ｎ型エミッタ領域
５４とが形成されている。これらの各領域のうち、まず
、ｎ型エミッタ領域５４上には、これに接してエミッタ
電極５５−１が形成されている。このエミッタ電極５５
−１上には、半田バンプ５６が形成されている。この半
、田バンプ５６上には、エミッタコネクタリード５７−
１が形成されている。このエミッタコネクタリード５７
−１は、半田バンプ５６を介して、上記エミッタ電極５
５−１と接続されている。次に、ｐ型ベース領域５３上
には、これに接してベース電極５５−２が形成されてい
る。このベース電極５５−２上には、半田バンプ５６が
形成されている。
ーラトランジスタ半導体チップ５１には、ｎ型コレクタ
領域５２と、ｐ型ベース領域５３と、ｎ型エミッタ領域
５４とが形成されている。これらの各領域のうち、まず
、ｎ型エミッタ領域５４上には、これに接してエミッタ
電極５５−１が形成されている。このエミッタ電極５５
−１上には、半田バンプ５６が形成されている。この半
、田バンプ５６上には、エミッタコネクタリード５７−
１が形成されている。このエミッタコネクタリード５７
−１は、半田バンプ５６を介して、上記エミッタ電極５
５−１と接続されている。次に、ｐ型ベース領域５３上
には、これに接してベース電極５５−２が形成されてい
る。このベース電極５５−２上には、半田バンプ５６が
形成されている。
この半田バンプ５６上には、ベースコネクタリード５７
−２が形成されている。このペースコネクタリード５７
−２は、半田バンプ５６を介して、上記ベースアルムニ
ウム電極５５−２と接続されている。次に、ｎ型コレク
タ領域５２には、これに接して、コレクタ端子台５８−
２が半田付は固着されている。このコレクタ端子台５８
−２は、他のエミッタ端子台５８−１、およびベース端
子台５８−３とともに、絶縁物６０の一方の面上に載置
されている。この絶縁物６０の一方の面上に、コレクタ
端子台５８−２とともに載置されているエミッタ端子台
５８−１は、上記エミッタコネクタリード５７−１と、
半田バンプ５６を介して接続されている。また、同様に
絶縁物６０上に載置されているベース端子台５８−３は
、上記ペースコネクタリード５７−２と、半田バンプ５
６を介して接続されている。これらの各端子台のうち、
まず、エミッタ端子台５８−１上には、さらに、エミッ
タ外部端子５９−１が接続されている。次に、コレクタ
端子台５８−２上には、さらに、コレクタ外部端子５９
−２が接続されている。次に、ベース端子台５８−３上
には、さらに、ベース外部端子５９−３が接続されてい
る。また、上記絶縁物６０の他方の面には、銅基板６１
が固着されている。この銅基板５１の周囲には、プラス
チックケース６２が配置され、絶縁物６０上に形成され
ている大電力用ｎｐｎ型バイポーラトランジスタの周囲
を囲んでいる。この大電力用ｎｐｎ型バイポーラトラン
ジスタの周囲を囲んで配置されているプラスチックケー
ス６２内には、シリコン樹脂６３が充填されている。さ
らに、このシリコン樹脂６３の上部を、エポキシ樹脂６
４を注入硬化することにより封止されている。
−２が形成されている。このペースコネクタリード５７
−２は、半田バンプ５６を介して、上記ベースアルムニ
ウム電極５５−２と接続されている。次に、ｎ型コレク
タ領域５２には、これに接して、コレクタ端子台５８−
２が半田付は固着されている。このコレクタ端子台５８
−２は、他のエミッタ端子台５８−１、およびベース端
子台５８−３とともに、絶縁物６０の一方の面上に載置
されている。この絶縁物６０の一方の面上に、コレクタ
端子台５８−２とともに載置されているエミッタ端子台
５８−１は、上記エミッタコネクタリード５７−１と、
半田バンプ５６を介して接続されている。また、同様に
絶縁物６０上に載置されているベース端子台５８−３は
、上記ペースコネクタリード５７−２と、半田バンプ５
６を介して接続されている。これらの各端子台のうち、
まず、エミッタ端子台５８−１上には、さらに、エミッ
タ外部端子５９−１が接続されている。次に、コレクタ
端子台５８−２上には、さらに、コレクタ外部端子５９
−２が接続されている。次に、ベース端子台５８−３上
には、さらに、ベース外部端子５９−３が接続されてい
る。また、上記絶縁物６０の他方の面には、銅基板６１
が固着されている。この銅基板５１の周囲には、プラス
チックケース６２が配置され、絶縁物６０上に形成され
ている大電力用ｎｐｎ型バイポーラトランジスタの周囲
を囲んでいる。この大電力用ｎｐｎ型バイポーラトラン
ジスタの周囲を囲んで配置されているプラスチックケー
ス６２内には、シリコン樹脂６３が充填されている。さ
らに、このシリコン樹脂６３の上部を、エポキシ樹脂６
４を注入硬化することにより封止されている。
このような、従来の半田バンプ型大電力用トランジスタ
モジュールであると、半導体チップ５１内に存在してい
るエミッタ領域５４、およびベース領域５３に接続され
るエミッタ電極５５−１、およびベース電極５５−２と
、エミッタ端子台５８−１、およびベース端子台５８−
３との接続を、半田バンプ５６を介してコネクタリード
５７−１、および５７−２により行なっている。このコ
ネクタリードによる接続方法では、コネクタリード５７
−１、および５７−２に、十分な電流容量を持たせるこ
とができ、また、半田付は部分は容易に離れることがな
い。このことから、これらの接続が、アルミニウム細線
を、多数、超音波ワイヤボンディングにより行なってい
た際に発生していた、何等かの故障発生時に、数百アン
ペアの大電流が流れて超音波ワイヤボンディング接合部
が離れ、この離れた部分にアークが発生し、プラスチッ
クケースが爆発、飛散する恐れがなくなる。
モジュールであると、半導体チップ５１内に存在してい
るエミッタ領域５４、およびベース領域５３に接続され
るエミッタ電極５５−１、およびベース電極５５−２と
、エミッタ端子台５８−１、およびベース端子台５８−
３との接続を、半田バンプ５６を介してコネクタリード
５７−１、および５７−２により行なっている。このコ
ネクタリードによる接続方法では、コネクタリード５７
−１、および５７−２に、十分な電流容量を持たせるこ
とができ、また、半田付は部分は容易に離れることがな
い。このことから、これらの接続が、アルミニウム細線
を、多数、超音波ワイヤボンディングにより行なってい
た際に発生していた、何等かの故障発生時に、数百アン
ペアの大電流が流れて超音波ワイヤボンディング接合部
が離れ、この離れた部分にアークが発生し、プラスチッ
クケースが爆発、飛散する恐れがなくなる。
したがって、信頼性、および安全性の高い大電力用トラ
ンジスタモジュールを提供することができる。
ンジスタモジュールを提供することができる。
ところが、半田付けによる接続方法であるために、半導
体チップ５１上の、半田バンプ５６が接続されるエミッ
タ電極５５−１、およびベース電極５５−２に、選択蝕
刻性が良く、微細パターンの形成が容易なアルミニウム
を用いることができない。これは、空気中において、ア
ルミニウムの表面が、アルミナの被膜により覆われてし
まうことから、アルミニウム上への半田付けが極めて困
難であったためである。したがって、これらの、エミッ
タ電極５５−１、およびベース電極５５−２には、ニッ
ケル、あるいはニッケルと、金との積層構造を用いなけ
ればならなかった。このような、ニッケル、あるいはニ
ッケルと、金との積層構造では、加工性が悪く、微細パ
ターンを形成することは不可能である。また、半田バン
プ５６によって、エミッ・り電極５５−１と、ベース電
極５５−２との間でブリッジが形成されることを防ぐた
めに、両電極間の距離を十二分に離しておく必要があり
、装置のパターン設計に及ぼす制限が多く存在していた
。結果的には、第１１図に示すように、半導体チップ５
１上の一方の隅にベース電極５５−２を形成し、残りの
部分にエミッタ電極５５−２を形成する構成となってし
まう。このような構成であると、半導体チップ５１内に
流れる電流のバランスが悪くなる。
体チップ５１上の、半田バンプ５６が接続されるエミッ
タ電極５５−１、およびベース電極５５−２に、選択蝕
刻性が良く、微細パターンの形成が容易なアルミニウム
を用いることができない。これは、空気中において、ア
ルミニウムの表面が、アルミナの被膜により覆われてし
まうことから、アルミニウム上への半田付けが極めて困
難であったためである。したがって、これらの、エミッ
タ電極５５−１、およびベース電極５５−２には、ニッ
ケル、あるいはニッケルと、金との積層構造を用いなけ
ればならなかった。このような、ニッケル、あるいはニ
ッケルと、金との積層構造では、加工性が悪く、微細パ
ターンを形成することは不可能である。また、半田バン
プ５６によって、エミッ・り電極５５−１と、ベース電
極５５−２との間でブリッジが形成されることを防ぐた
めに、両電極間の距離を十二分に離しておく必要があり
、装置のパターン設計に及ぼす制限が多く存在していた
。結果的には、第１１図に示すように、半導体チップ５
１上の一方の隅にベース電極５５−２を形成し、残りの
部分にエミッタ電極５５−２を形成する構成となってし
まう。このような構成であると、半導体チップ５１内に
流れる電流のバランスが悪くなる。
大電流用トランジスタモジュールは、高耐圧で大電流を
スイッチングする能力を持つ半導体装置であり、その通
常の半導体チップサイズは、例えば７ｍｌ×７ｆｆｉＩ
ｌから、２０ｆｆｌＩＩ×２０１１Ｉ１１という大面積
ノ半導体チップを搭載するものである。このような、大
面積の半導体チップに大電流を通電する場合、この半導
体チップ全体に、如何にバランス良く電流が流れ得るか
によって、半導体装置としての性能、例えば電流利得、
スイッチング速度、および安全動作領域等が左右される
。したがって、現在の一般的な大電力用トランジスタモ
ジュールでは、ＩＣに準じた微細加工技術が導入されて
おり、また、半導体チップ内でのバランスの良い動作を
得るために、ベースの入力抵抗が、半導体チップ内で均
一となるべく工夫がなされている。これらの技術は、全
てアルミニウムによる電極の加工性の良さに、根ざした
ものであり、ニッケル、あるいはニッケルと、金との積
層構造による電極を持つ、半田バンプ型大電力用トラン
ジスタモジュールでの応用は不可能である。
スイッチングする能力を持つ半導体装置であり、その通
常の半導体チップサイズは、例えば７ｍｌ×７ｆｆｉＩ
ｌから、２０ｆｆｌＩＩ×２０１１Ｉ１１という大面積
ノ半導体チップを搭載するものである。このような、大
面積の半導体チップに大電流を通電する場合、この半導
体チップ全体に、如何にバランス良く電流が流れ得るか
によって、半導体装置としての性能、例えば電流利得、
スイッチング速度、および安全動作領域等が左右される
。したがって、現在の一般的な大電力用トランジスタモ
ジュールでは、ＩＣに準じた微細加工技術が導入されて
おり、また、半導体チップ内でのバランスの良い動作を
得るために、ベースの入力抵抗が、半導体チップ内で均
一となるべく工夫がなされている。これらの技術は、全
てアルミニウムによる電極の加工性の良さに、根ざした
ものであり、ニッケル、あるいはニッケルと、金との積
層構造による電極を持つ、半田バンプ型大電力用トラン
ジスタモジュールでの応用は不可能である。
また、第１２図に示すように、このような半田バンプ５
６による、半導体チップ５１上の電極５５と、コネクタ
リード５７との接続方法では、半田付は面債が大きく、
半導体装置に、温度変化が加わると、コネクタリード５
７を構成する金属と、半導体チップ５１との熱膨張係数
に差異があるために、バンプ５６内に応力が生じ、これ
が繰り返されることによって、半田バンプ５６が脆化し
、半田付は部に不具合を生じる原因となる恐れがある。
６による、半導体チップ５１上の電極５５と、コネクタ
リード５７との接続方法では、半田付は面債が大きく、
半導体装置に、温度変化が加わると、コネクタリード５
７を構成する金属と、半導体チップ５１との熱膨張係数
に差異があるために、バンプ５６内に応力が生じ、これ
が繰り返されることによって、半田バンプ５６が脆化し
、半田付は部に不具合を生じる原因となる恐れがある。
（発明が解決しようとする課題）
この発明は上記のような点に鑑み為されたもので、大１
Ｉｉｌｉ積の半導体チップ上の電極に、コネクタリード
を直接半田付けし、故障時のアークの発生を防止すると
ともに、この大面積の半導体チップ内を通電する電流の
バランスを良好とすることを可能とする半田バンプ型半
導体装置を提供することを目的とする。
Ｉｉｌｉ積の半導体チップ上の電極に、コネクタリード
を直接半田付けし、故障時のアークの発生を防止すると
ともに、この大面積の半導体チップ内を通電する電流の
バランスを良好とすることを可能とする半田バンプ型半
導体装置を提供することを目的とする。
［発明の構成］
（課題を解決するための手段）
この発明による半田バンプ型半導体装置によれば、半導
体基板の主表面上に、互いに電気的に分離されて設けら
れた第１、第２の金属電極と、この金属電極上に形成さ
れた絶縁膜と、この絶縁膜を通して、上記第１、第２の
金属電極のうち、電流容量の大きいほうの金属電極が露
出するように形成された少なくとも２つの電極引き出し
用の開孔部と、この少なくとも２つの開孔部に、それぞ
れ形成された半田バンプと、この半田バンプを互いに同
電位に接続する少なくとも１本のコネクタリードとを具
備することを特徴とする。
体基板の主表面上に、互いに電気的に分離されて設けら
れた第１、第２の金属電極と、この金属電極上に形成さ
れた絶縁膜と、この絶縁膜を通して、上記第１、第２の
金属電極のうち、電流容量の大きいほうの金属電極が露
出するように形成された少なくとも２つの電極引き出し
用の開孔部と、この少なくとも２つの開孔部に、それぞ
れ形成された半田バンプと、この半田バンプを互いに同
電位に接続する少なくとも１本のコネクタリードとを具
備することを特徴とする。
（作用）
上記のような半田バンプ型半導体装置にあっては、上記
第１、第２の金属電極を、加工性の良いアルミニウムに
て形成することにより、第１、第２の金属電極を、半導
体チップ内に、電流がバランス良く流れるように加工、
形成すれば、大面積の半導体チップ内に、電流がバラン
ス良く流れるようにできる。また、このアルミニウムに
よる第１、第２の金属電極と、コネクタリードとの半田
付けによる接続は、本発明の発明者らによって発明され
た、特願昭６３−２１９７２６の願書に添付の明細書、
および図面に記載されている超音波半田付は法によって
可能であることから、これを用いて半田付けする。この
ことから、故障時のアーク発生が防止できる。
第１、第２の金属電極を、加工性の良いアルミニウムに
て形成することにより、第１、第２の金属電極を、半導
体チップ内に、電流がバランス良く流れるように加工、
形成すれば、大面積の半導体チップ内に、電流がバラン
ス良く流れるようにできる。また、このアルミニウムに
よる第１、第２の金属電極と、コネクタリードとの半田
付けによる接続は、本発明の発明者らによって発明され
た、特願昭６３−２１９７２６の願書に添付の明細書、
および図面に記載されている超音波半田付は法によって
可能であることから、これを用いて半田付けする。この
ことから、故障時のアーク発生が防止できる。
（実施例）
以下、図面を参照して、この発明の実施例に係わる半田
バンプ型半導体装置について説明する。
バンプ型半導体装置について説明する。
この発明に係わる半田バンプ型半導体装置のうち、半田
バンプ型大電力用トランジスタモジュールを例にとり、
まず、これに搭載される、例えば大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例について、第１図、
および第２図を参照して説明する。
バンプ型大電力用トランジスタモジュールを例にとり、
まず、これに搭載される、例えば大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例について、第１図、
および第２図を参照して説明する。
第１図は、この発明の係わる半田バンプ型大電力用トラ
ンジスタモジュールに搭載される大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例の断面図、第２図は
、その平面パターンの一例である。
ンジスタモジュールに搭載される大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例の断面図、第２図は
、その平面パターンの一例である。
第１図に示すように、半導体チップ１内には、ｎ型コレ
クタ領域２と、ｐ型ベース領域３と、ｎ型エミッタ領域
４とが形成されている。このｎ型エミッタ領域４は、ｐ
型ベース領域３内に、複数個のほぼ等しい面積の小さい
領域に分割されて形成されている。また、これらの各領
域が形成されている半導体チップ１上には、第１の絶縁
膜５が形成されている。この第１の絶縁膜５には、これ
を通して、ｐ型ベース領域３、およびｎ型エミッタ領域
４に対し、開孔部が形成され、この開孔部を介して、ｐ
型ベース領域３、およびｎ型エミッタ領域４に接続され
るエミッタ電極６、およびベース電極７が形成されてい
る。これらのエミッタ電極６、およびベース電極７はア
ルミニウムにより形成されているが、アルミニウムを主
成分とする合金、例えばＡｌＳｉ、ＡｌＣｕ等でも良い
。
クタ領域２と、ｐ型ベース領域３と、ｎ型エミッタ領域
４とが形成されている。このｎ型エミッタ領域４は、ｐ
型ベース領域３内に、複数個のほぼ等しい面積の小さい
領域に分割されて形成されている。また、これらの各領
域が形成されている半導体チップ１上には、第１の絶縁
膜５が形成されている。この第１の絶縁膜５には、これ
を通して、ｐ型ベース領域３、およびｎ型エミッタ領域
４に対し、開孔部が形成され、この開孔部を介して、ｐ
型ベース領域３、およびｎ型エミッタ領域４に接続され
るエミッタ電極６、およびベース電極７が形成されてい
る。これらのエミッタ電極６、およびベース電極７はア
ルミニウムにより形成されているが、アルミニウムを主
成分とする合金、例えばＡｌＳｉ、ＡｌＣｕ等でも良い
。
このエミッタ電極６、およびベース電極７上には、さら
に、第２の絶縁膜８が形成されている。この第２の絶縁
膜８には、これを通して、エミッタ電極６、ベース電極
７に対し、開孔部が形成され、この開化部を介して、エ
ミッタ電極６、およびベース電極７に接続される半田バ
ンプ９、および９′が形成されている。
に、第２の絶縁膜８が形成されている。この第２の絶縁
膜８には、これを通して、エミッタ電極６、ベース電極
７に対し、開孔部が形成され、この開化部を介して、エ
ミッタ電極６、およびベース電極７に接続される半田バ
ンプ９、および９′が形成されている。
一方、反対面のコレクタ領域２には、コレクタの電極と
なる、例えばニッケル（Ｎｉ）層１０が、半導体チップ
１のシリコンと、オーミックに接触するように形成され
ている。
なる、例えばニッケル（Ｎｉ）層１０が、半導体チップ
１のシリコンと、オーミックに接触するように形成され
ている。
このような大電力用ｎｐｎ型バイポーラトランジスタの
第１の実施例の製造方法は、まず、通常の製造方法によ
り、コレクタ領域２となるｎ型シリコン基板上に、不純
物選択拡散法を用いて、ｐ型ベース領域３、およびｎ型
エミッタ領域４を形成する。この一実施例に係わる半田
バンプ型大電力用トランジスタモジュールでは、半導体
チップサイズが、例えば１０■Ｘ１０１と大きい大電力
用のトランジスタであり、大面積の半導体チップ内を流
れる電流を均一化する目的で、上記したように、エミッ
タ領域４は、複数個のほぼ等しい面積の小さい領域に分
割されて形成される構造となっている。次に、ベース領
域３、およびエミッタ領域４が露出している半導体チッ
プ１の表面に、例えば熱酸化法により、第１の酸化膜（
絶縁膜）５を形成する。次に、この第１の酸化膜（絶縁
膜）５に、例えば写真蝕刻法により、上記ベース領域３
、およびエミッタ領域４に対し、第１の酸化膜（絶縁膜
）５を通して、電極取り出し用の開孔部を形成する。こ
のとき、複数個の小さい領域に分割されたエミッタ領域
に対して、おのおの開孔部が形成される。次に、この開
孔部が形成された第１の酸化膜５上に、この開孔部も含
み、例えばスパッタ法により、アルミニウムを蒸着する
。次に、例えば写真蝕刻法により、所定形状のエミッタ
電極６、およびベース電極７を形成する。次に、この所
定形状のエミッタ電極６、およびベース電極７が形成さ
れている面に、例えばＣＶＤ法により、シリコン窒化膜
、もしくはシリコン酸化膜、もしくはＰＳＧ等の第２の
絶縁膜８を形成する。次に、例えば写真蝕刻法により、
上記エミッタ電極６、およびベース電極７に対し、第２
の絶縁膜８を通して、電極引き出し用の開孔部を形成す
る。一方、反対面のコレクタ領域２の表面には、例えば
蒸着法により、ニッケル層１０を、半導体チップ１のシ
リコンとオーミックに接触するように形成する。
第１の実施例の製造方法は、まず、通常の製造方法によ
り、コレクタ領域２となるｎ型シリコン基板上に、不純
物選択拡散法を用いて、ｐ型ベース領域３、およびｎ型
エミッタ領域４を形成する。この一実施例に係わる半田
バンプ型大電力用トランジスタモジュールでは、半導体
チップサイズが、例えば１０■Ｘ１０１と大きい大電力
用のトランジスタであり、大面積の半導体チップ内を流
れる電流を均一化する目的で、上記したように、エミッ
タ領域４は、複数個のほぼ等しい面積の小さい領域に分
割されて形成される構造となっている。次に、ベース領
域３、およびエミッタ領域４が露出している半導体チッ
プ１の表面に、例えば熱酸化法により、第１の酸化膜（
絶縁膜）５を形成する。次に、この第１の酸化膜（絶縁
膜）５に、例えば写真蝕刻法により、上記ベース領域３
、およびエミッタ領域４に対し、第１の酸化膜（絶縁膜
）５を通して、電極取り出し用の開孔部を形成する。こ
のとき、複数個の小さい領域に分割されたエミッタ領域
に対して、おのおの開孔部が形成される。次に、この開
孔部が形成された第１の酸化膜５上に、この開孔部も含
み、例えばスパッタ法により、アルミニウムを蒸着する
。次に、例えば写真蝕刻法により、所定形状のエミッタ
電極６、およびベース電極７を形成する。次に、この所
定形状のエミッタ電極６、およびベース電極７が形成さ
れている面に、例えばＣＶＤ法により、シリコン窒化膜
、もしくはシリコン酸化膜、もしくはＰＳＧ等の第２の
絶縁膜８を形成する。次に、例えば写真蝕刻法により、
上記エミッタ電極６、およびベース電極７に対し、第２
の絶縁膜８を通して、電極引き出し用の開孔部を形成す
る。一方、反対面のコレクタ領域２の表面には、例えば
蒸着法により、ニッケル層１０を、半導体チップ１のシ
リコンとオーミックに接触するように形成する。
次に、例えば亜鉛（Ｚｎ）、スズ（Ｓｎ）、鉛（Ｐ ｂ
）からなる半田を溶融させた半田槽に、上記のような構
造のデバイスが形成されたシリコウェハを浸漬し、シリ
コウェハ近傍の溶融半田中に超音波振動子を挿入して、
溶融半田中に超音波を印加する。この方法は、いわゆる
超音波半田付は法と称されるもので、例えば上記のよう
な、亜鉛（Ｚｎ）、スズ（Ｓｎ）、鉛（Ｐ ｂ）による
半田組成とすることで、アルミニウム上、すなわち、上
記エミッタ電極６、およびベース電極７の上に良好な半
田バンプ９、および９′を形成することができる。（こ
の超音波半田付は法は、前期の如く本発明の発明者らに
よって特許出願中であるものを使用すれば良い。）この
ようにして、第１図に示すこの発明に係わる半田バンプ
型大電力用トランジスタモジュールに搭載される大電力
用ｎｐｎ型バイポーラトランジスタの第１の実施例が製
造される。
）からなる半田を溶融させた半田槽に、上記のような構
造のデバイスが形成されたシリコウェハを浸漬し、シリ
コウェハ近傍の溶融半田中に超音波振動子を挿入して、
溶融半田中に超音波を印加する。この方法は、いわゆる
超音波半田付は法と称されるもので、例えば上記のよう
な、亜鉛（Ｚｎ）、スズ（Ｓｎ）、鉛（Ｐ ｂ）による
半田組成とすることで、アルミニウム上、すなわち、上
記エミッタ電極６、およびベース電極７の上に良好な半
田バンプ９、および９′を形成することができる。（こ
の超音波半田付は法は、前期の如く本発明の発明者らに
よって特許出願中であるものを使用すれば良い。）この
ようにして、第１図に示すこの発明に係わる半田バンプ
型大電力用トランジスタモジュールに搭載される大電力
用ｎｐｎ型バイポーラトランジスタの第１の実施例が製
造される。
次に、この大電力用ｎｐｎ型バイポーラトランジスタ第
１の実施例の平面パターンの一例を、第２図を参照して
説明する。この第２図において、各参照する符号は第１
図と対応するものとする。
１の実施例の平面パターンの一例を、第２図を参照して
説明する。この第２図において、各参照する符号は第１
図と対応するものとする。
第２図に示すように、半導体チップ１上には、第１図に
図示される第１の絶縁膜５を介して、電流容量の大きい
エミッタ電極６が、複数個に分割されて形成されている
。この複数個に分割されたエミッタ電極６の、おのおの
の周囲を囲うようにベース電極７が形成されている。こ
れらの電極の下部には、これらに接続して、第１図に図
示される半導体チップ１内に流れる電流のバランスが良
好となるように配置されるエミッタ領域４、およびベー
ス領域３が形成されている。この半導体チップ１内に流
れる電流のバランスが良好となるように配置されるエミ
ッタ領域４、およびベース領域３に対応した、上記エミ
ッタ電極６、およびベース電極７は、加工性の良いアル
ミニウムを用いることで可能となる。これらのアルミニ
ウムによりなる電極のうち、複数個に分割されて形成さ
れているエミッタ電極６には、その一つ一つに半田バン
プ９が形成されている。また、ベース電極７には、その
ほぼ中心、すなわち、半導体チップ１表面のほぼ中心に
、半田バンプ９′が形成されている。この半田バンプ９
、および９′は、エミッタ電極６、およびベース電極７
の上部に形成される、第１図に図示される第２の絶縁膜
８を通して、エミッタ電極６、およびベース電極７に対
し、選択的に形成されている電極引き出し用の開孔部を
通して、エミッタ電極６、およびベース電極７に接続さ
れている。
図示される第１の絶縁膜５を介して、電流容量の大きい
エミッタ電極６が、複数個に分割されて形成されている
。この複数個に分割されたエミッタ電極６の、おのおの
の周囲を囲うようにベース電極７が形成されている。こ
れらの電極の下部には、これらに接続して、第１図に図
示される半導体チップ１内に流れる電流のバランスが良
好となるように配置されるエミッタ領域４、およびベー
ス領域３が形成されている。この半導体チップ１内に流
れる電流のバランスが良好となるように配置されるエミ
ッタ領域４、およびベース領域３に対応した、上記エミ
ッタ電極６、およびベース電極７は、加工性の良いアル
ミニウムを用いることで可能となる。これらのアルミニ
ウムによりなる電極のうち、複数個に分割されて形成さ
れているエミッタ電極６には、その一つ一つに半田バン
プ９が形成されている。また、ベース電極７には、その
ほぼ中心、すなわち、半導体チップ１表面のほぼ中心に
、半田バンプ９′が形成されている。この半田バンプ９
、および９′は、エミッタ電極６、およびベース電極７
の上部に形成される、第１図に図示される第２の絶縁膜
８を通して、エミッタ電極６、およびベース電極７に対
し、選択的に形成されている電極引き出し用の開孔部を
通して、エミッタ電極６、およびベース電極７に接続さ
れている。
例えばこのようにエミッタ電極６と、ベース電極７とを
配置すれば、例えば１０ｍｍ×１０ｍｍと大面積の半導
体チップ１内に流れる電流の均一化を達成できるととも
に、ベース入力抵抗を半導体チップ１内で均一とするこ
とができる。
配置すれば、例えば１０ｍｍ×１０ｍｍと大面積の半導
体チップ１内に流れる電流の均一化を達成できるととも
に、ベース入力抵抗を半導体チップ１内で均一とするこ
とができる。
また、エミッタの引き出し電極に相当する複数個の半田
バンプ９は、図示されない第２の絶縁膜８を通して、エ
ミッタ電極６に対して開孔されている電極引き出し用の
開孔部を、全て、はぼ同一の形状として形成すれば、超
音波半田付は法によって形成される半田バンプ９の高さ
が、個々の半田バンプ９の間でほぼ同一に、安定して形
成でき、後工程におけるコネクタリードとの半田付は作
業を、容易に、かつ確実に行なうことができる。さらに
、個々の電極引き出し用の開孔部を、直線状に整列、配
置して形成すれば、１回の半田付は作業で、コネクタリ
ードと、半田バンプ９とを接続、結線することができる
。
バンプ９は、図示されない第２の絶縁膜８を通して、エ
ミッタ電極６に対して開孔されている電極引き出し用の
開孔部を、全て、はぼ同一の形状として形成すれば、超
音波半田付は法によって形成される半田バンプ９の高さ
が、個々の半田バンプ９の間でほぼ同一に、安定して形
成でき、後工程におけるコネクタリードとの半田付は作
業を、容易に、かつ確実に行なうことができる。さらに
、個々の電極引き出し用の開孔部を、直線状に整列、配
置して形成すれば、１回の半田付は作業で、コネクタリ
ードと、半田バンプ９とを接続、結線することができる
。
このように超音波半田付は法により、アルミニウム上へ
の半田付けが可能となることによって、半導体チップ１
上に形成されるエミッタ電極６、およびベース電極７を
、この加工性のよいアルミニウムにて形成することによ
り、半導体チップ１内に流れる電流のバランスが良好と
なるように配置されたエミッタ領域４、およびベース領
域３に対応したエミッタ電極６、およびベース電極７を
形成することが可能となる。したがって、大電力用トラ
ンジスタモジュールとしての半田バンプ型半導体装置に
おいて、半導体チップ１に半導体チップ１内に電流をバ
ランス良く流すことが可能となり、かつ、コネクタリー
ドとの接続を半田付けにて行なうことから、例えば外部
回路の故障時に流れる大電流に起因する内部におけるア
ークの発生を防止することも可能となる。
の半田付けが可能となることによって、半導体チップ１
上に形成されるエミッタ電極６、およびベース電極７を
、この加工性のよいアルミニウムにて形成することによ
り、半導体チップ１内に流れる電流のバランスが良好と
なるように配置されたエミッタ領域４、およびベース領
域３に対応したエミッタ電極６、およびベース電極７を
形成することが可能となる。したがって、大電力用トラ
ンジスタモジュールとしての半田バンプ型半導体装置に
おいて、半導体チップ１に半導体チップ１内に電流をバ
ランス良く流すことが可能となり、かつ、コネクタリー
ドとの接続を半田付けにて行なうことから、例えば外部
回路の故障時に流れる大電流に起因する内部におけるア
ークの発生を防止することも可能となる。
次に、この発明の実施例に係わる半田バンプ型大電力用
トランジスタモジュールに搭載される、例えば大電力用
ｎｐｎ型バイポーラトランジスタの第２の実施例を、第
３図、および第４図を参照して説明する。
トランジスタモジュールに搭載される、例えば大電力用
ｎｐｎ型バイポーラトランジスタの第２の実施例を、第
３図、および第４図を参照して説明する。
第３図は、この発明の実施例に係わる半田バンプ型大電
力用トランジスタモジュールに搭載される大電力用ｎｐ
ｎ型バイポーラトランジスタの第２の実施例の断面図、
その平面パターンの一例である。第３図、および第４図
において、各参照する符号は第１図、および第２図と対
応するものとする。
力用トランジスタモジュールに搭載される大電力用ｎｐ
ｎ型バイポーラトランジスタの第２の実施例の断面図、
その平面パターンの一例である。第３図、および第４図
において、各参照する符号は第１図、および第２図と対
応するものとする。
第３図に示すように、半導体チップ１内には、ｎ型コレ
クタ領域２と、ｐ型ベース領域３と、ｎ型エミッタ領域
４とが形成されている。このｎ型エミッタ領域４は、ｐ
型ベース領域３内に、複数個のほぼ等しい面積の小さい
領域に分割されて形成されている。また、これらの各領
域が形成されている半導体チップ１上には、第１の絶縁
膜５が形成されている。この第１の絶縁膜５には、これ
を通して、ｐ型ベース領域３、およびｎ型エミッタ領域
４に対し、開孔部が形成され、この開孔部を介して、ｐ
型ベース領域３、およびｎ型エミッタ領域に接続される
ベース電極７、およびエミッタ電極６が形成されている
。これらのエミッタ電極６、およびベース電極７はアル
ミニウムによりなっている。この第２の実施例では、エ
ミッタ領域４の一つに、一つのエミッタ電極６が形成さ
れている。また、このエミッタ電極６と、６との間には
、ベース電極７が形成され、上記第１の絶縁膜５を通し
て、ベース領域３に接続されている。
クタ領域２と、ｐ型ベース領域３と、ｎ型エミッタ領域
４とが形成されている。このｎ型エミッタ領域４は、ｐ
型ベース領域３内に、複数個のほぼ等しい面積の小さい
領域に分割されて形成されている。また、これらの各領
域が形成されている半導体チップ１上には、第１の絶縁
膜５が形成されている。この第１の絶縁膜５には、これ
を通して、ｐ型ベース領域３、およびｎ型エミッタ領域
４に対し、開孔部が形成され、この開孔部を介して、ｐ
型ベース領域３、およびｎ型エミッタ領域に接続される
ベース電極７、およびエミッタ電極６が形成されている
。これらのエミッタ電極６、およびベース電極７はアル
ミニウムによりなっている。この第２の実施例では、エ
ミッタ領域４の一つに、一つのエミッタ電極６が形成さ
れている。また、このエミッタ電極６と、６との間には
、ベース電極７が形成され、上記第１の絶縁膜５を通し
て、ベース領域３に接続されている。
このアルミニウムよりなるエミッタ電極６、およびベー
ス電極７上には、さらに、第２の絶縁膜８が形成されて
いる。この第２の絶縁膜５には、これを通して、エミッ
タ電極６、ベース電極７に対し、電極引き出し用の開孔
部が形成され、この開孔部を介して、エミッタ電極６、
およびベース電極７に接続される半田バンプ９、および
９゛が形成されている。
ス電極７上には、さらに、第２の絶縁膜８が形成されて
いる。この第２の絶縁膜５には、これを通して、エミッ
タ電極６、ベース電極７に対し、電極引き出し用の開孔
部が形成され、この開孔部を介して、エミッタ電極６、
およびベース電極７に接続される半田バンプ９、および
９゛が形成されている。
一方、反対面のコレクタ領域２には、コレクタ電極とな
る、例えばニッケル（Ｎｉ）層１０が、半導体チップ１
のシリコンと、オーミックに接触するように形成されて
いる。
る、例えばニッケル（Ｎｉ）層１０が、半導体チップ１
のシリコンと、オーミックに接触するように形成されて
いる。
このような大電力用ｎｐｎ型バイポーラトランジスタの
第２の実施例の製造方法は、上記大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例の製造方法と同様の
製造方法で製造でき、例えば写真蝕刻工程時に用いるマ
スクを変えるだけで製造できる。
第２の実施例の製造方法は、上記大電力用ｎｐｎ型バイ
ポーラトランジスタの第１の実施例の製造方法と同様の
製造方法で製造でき、例えば写真蝕刻工程時に用いるマ
スクを変えるだけで製造できる。
次に、この大電力用ｎｐｎ型バイポーラトランジスタ第
２の実施例の平面パターンの一例を、第４図を参照して
説明する。
２の実施例の平面パターンの一例を、第４図を参照して
説明する。
第４図に示すように、半導体チップ１上には、第３図に
図示される第１の絶縁膜５を介して、エミッタ電極６が
、複数個、はぼ等しい面槍に分割されて形成されている
。この複数個に分割されたエミッタ電極６の、おのおの
の周囲を囲うようにベース電極７が形成されている。こ
れらの電極の下部には、これらに接続して、第３図に図
示される半導体チップ１内に流れる電流のバランスが良
好となるように配置された、エミッタ領域４、およびベ
ース領域３が形成されている。この第２の実施例では、
一つのエミッタ領域４に対し、一つのエミッタ電極６が
対応するように形成されている。また、この半導体チッ
プ１内に流れる電流のバランスが良好となるように配置
された、エミッタ領域４、およびベース領域３に対応し
た、上記エミッタ電極６、およびベース電極７は、第１
の実施例同様、加工性のよいアルミニウム、またはアル
ミニウムを主成分とする合金、ＡｌＳｉ、ＡｌＣｕ等を
用いることで可能となる。これらの電極のうち、複数個
に分割されて形成されているエミッタ電極６には、その
一つ一つに半田バンプ９が形成されている。また、ベー
ス電極７には、そのほぼ中心、すなわち、半導体チップ
１表面のほぼ中心に、半田バンプ９″が形成されている
。
図示される第１の絶縁膜５を介して、エミッタ電極６が
、複数個、はぼ等しい面槍に分割されて形成されている
。この複数個に分割されたエミッタ電極６の、おのおの
の周囲を囲うようにベース電極７が形成されている。こ
れらの電極の下部には、これらに接続して、第３図に図
示される半導体チップ１内に流れる電流のバランスが良
好となるように配置された、エミッタ領域４、およびベ
ース領域３が形成されている。この第２の実施例では、
一つのエミッタ領域４に対し、一つのエミッタ電極６が
対応するように形成されている。また、この半導体チッ
プ１内に流れる電流のバランスが良好となるように配置
された、エミッタ領域４、およびベース領域３に対応し
た、上記エミッタ電極６、およびベース電極７は、第１
の実施例同様、加工性のよいアルミニウム、またはアル
ミニウムを主成分とする合金、ＡｌＳｉ、ＡｌＣｕ等を
用いることで可能となる。これらの電極のうち、複数個
に分割されて形成されているエミッタ電極６には、その
一つ一つに半田バンプ９が形成されている。また、ベー
ス電極７には、そのほぼ中心、すなわち、半導体チップ
１表面のほぼ中心に、半田バンプ９″が形成されている
。
この半田バンプ９、および９′は、エミッタ電極６、お
よびベース電極７の上部に形成される第４図には図示さ
れないが、第３図に図示される第２の絶縁膜８を通して
、エミッタ電極６、およびベース電極７に対し、選択的
に形成されている電極引き出し用の開孔部を通して、エ
ミッタ電極６、およびベース電極７に接続されている。
よびベース電極７の上部に形成される第４図には図示さ
れないが、第３図に図示される第２の絶縁膜８を通して
、エミッタ電極６、およびベース電極７に対し、選択的
に形成されている電極引き出し用の開孔部を通して、エ
ミッタ電極６、およびベース電極７に接続されている。
このように、小さい領域に分割されたエミッタ領域４毎
にエミッタ電極６を形成し、この個々のエミッタ電極６
の周囲をベース電極７で囲むように形成しても良い。こ
の構造は、通常、マルチエミッタと呼ばれている。尚、
各エミッタを電極６の面積は、はぼ等しく設定したが、
多少の大小があっても良いことは勿論である。
にエミッタ電極６を形成し、この個々のエミッタ電極６
の周囲をベース電極７で囲むように形成しても良い。こ
の構造は、通常、マルチエミッタと呼ばれている。尚、
各エミッタを電極６の面積は、はぼ等しく設定したが、
多少の大小があっても良いことは勿論である。
このような大電力用のｎｐｎ型バイポーラトランジスタ
の第２の実施例によると、第１の例と同様の効果が得ら
れる他、ベース電極７の配線インピーダンスを極めて小
さくすることができ、高周波応答に優れた大電力用バイ
ポーラトランジスタを形成することができる。
の第２の実施例によると、第１の例と同様の効果が得ら
れる他、ベース電極７の配線インピーダンスを極めて小
さくすることができ、高周波応答に優れた大電力用バイ
ポーラトランジスタを形成することができる。
上記第２の実施例では、小さい領域に分割されたエミッ
タ領域４毎に、エミッタ電極６を分割、形成しであるが
、数個の小さい領域に分割されたエミツタ領域４単位毎
に、エミッタ電極６を分割、形成しても良い。
タ領域４毎に、エミッタ電極６を分割、形成しであるが
、数個の小さい領域に分割されたエミツタ領域４単位毎
に、エミッタ電極６を分割、形成しても良い。
また、エミッタ領域４が小さい領域に分割されず、例え
ばメツシュ状に形成された場合にも、エミッタ電極６を
小さい領域に分割、形成し、この個々のエミッタ電極６
の周囲をベース電極７で囲むように形成すれば良い。こ
の場合にも、上記同様、ベース電極７の配線インピーダ
ンスを極めて小さくすることができ、高周波応答に優れ
た大電力用バイポーラトランジスタを形成することがで
きることはもちろんである。
ばメツシュ状に形成された場合にも、エミッタ電極６を
小さい領域に分割、形成し、この個々のエミッタ電極６
の周囲をベース電極７で囲むように形成すれば良い。こ
の場合にも、上記同様、ベース電極７の配線インピーダ
ンスを極めて小さくすることができ、高周波応答に優れ
た大電力用バイポーラトランジスタを形成することがで
きることはもちろんである。
いずれの場合でも、第１の実施例と同じように、エミッ
タ電極６に対して開孔されている電極引き出し用の開孔
部を、全て、はぼ同一の形状として形成すれば、超音波
半田付は法によって形成される半田バンプ９の高さが、
個々の半田バンプ９の間でほぼ同一に、安定して形成で
き、後工程におけるコネクタリードとの半田付は作業を
、容易に、かつ確実に行なうことができる。さらに、個
々の電極引き出し用の開孔部を、直線状に整列、配置し
て形成すれば、１回の半田付は作業で、コネクタリード
と、半田バンプ９とを接続、結線することができる。
タ電極６に対して開孔されている電極引き出し用の開孔
部を、全て、はぼ同一の形状として形成すれば、超音波
半田付は法によって形成される半田バンプ９の高さが、
個々の半田バンプ９の間でほぼ同一に、安定して形成で
き、後工程におけるコネクタリードとの半田付は作業を
、容易に、かつ確実に行なうことができる。さらに、個
々の電極引き出し用の開孔部を、直線状に整列、配置し
て形成すれば、１回の半田付は作業で、コネクタリード
と、半田バンプ９とを接続、結線することができる。
この発明に係わる大電力用トランジスタモジュールに搭
載される大電力用トランジスタでは、個々に分割、形成
されているエミッタ電極上に形成される半田バンプが、
数十〜数百個形成されるが、本発明によれば、これらの
半田バンプと、コネクタリードとの接続、結線を、−回
の半田付は作業工程にて、簡単、かつ確実に行なうこと
ができる。
載される大電力用トランジスタでは、個々に分割、形成
されているエミッタ電極上に形成される半田バンプが、
数十〜数百個形成されるが、本発明によれば、これらの
半田バンプと、コネクタリードとの接続、結線を、−回
の半田付は作業工程にて、簡単、かつ確実に行なうこと
ができる。
次に、第５図（ａ）ないし第５図（ｃ）を参照して、上
記半田バンプ部の構造について説明する。
記半田バンプ部の構造について説明する。
第５図（ａ）に示すように、上記大電力用ｎｐｎ型バイ
ポーラトランジスタのエミッタ電極、およびベース電極
上に形成された半田バンプ部の構造は、まず、第１図中
のアルミニウムからなるエミッタ電極６、あるいはベー
ス電極７に相当するアルミニウム電極１６上に、第１図
中の第２の絶縁膜８に相当する絶縁膜１８が形成されて
いる。
ポーラトランジスタのエミッタ電極、およびベース電極
上に形成された半田バンプ部の構造は、まず、第１図中
のアルミニウムからなるエミッタ電極６、あるいはベー
ス電極７に相当するアルミニウム電極１６上に、第１図
中の第２の絶縁膜８に相当する絶縁膜１８が形成されて
いる。
この絶縁膜１８には、これを通して、アルミニウム電極
１６に対し、所定の電極引き出し用の開孔部が形成され
ている。そして、この開孔部内に、超音波半田付は法を
用いることにより１、第１図中の半田バンプ９、および
９′に相当する半田バンプ１９が形成されている。
１６に対し、所定の電極引き出し用の開孔部が形成され
ている。そして、この開孔部内に、超音波半田付は法を
用いることにより１、第１図中の半田バンプ９、および
９′に相当する半田バンプ１９が形成されている。
このような半田バンプ１９と、アルミニウム電極１６と
の接合を、さらに強固なものとするための第１の手段と
して、第５図（ｂ）に示すように、絶縁膜１８を通して
形成されている電極引き出し用の開孔部内に形成されて
いる半田バンプ１９と、アルミニウム電極１６との間に
、接合メタルとして、例えばニッケル層２０を介在させ
ても良い。
の接合を、さらに強固なものとするための第１の手段と
して、第５図（ｂ）に示すように、絶縁膜１８を通して
形成されている電極引き出し用の開孔部内に形成されて
いる半田バンプ１９と、アルミニウム電極１６との間に
、接合メタルとして、例えばニッケル層２０を介在させ
ても良い。
この第５図（ｂ）に示す半田バンプ部の形成方法は、ま
ず、アルミニウム電極１６上に絶縁膜１８を形成する。
ず、アルミニウム電極１６上に絶縁膜１８を形成する。
次に、この絶縁膜１８を通して、上記アルミニウム電極
１６に対し、所定の電極弓き出し用の開孔部を形成する
。次に、この開孔部に露出したアルミニウム電極１６の
表面に形成されているアルミナの被膜を、超音波を当て
ることにより破壊する。次に、接合メタルとして、例え
ばニッケル（Ｎｉ）層２０を、このアルミナの被膜が破
壊された上記開孔部内に露出したアルミニウム電極１６
上に蒸着させる。そして、このニッケル層２０上に、半
田バンプ１９を形成する。
１６に対し、所定の電極弓き出し用の開孔部を形成する
。次に、この開孔部に露出したアルミニウム電極１６の
表面に形成されているアルミナの被膜を、超音波を当て
ることにより破壊する。次に、接合メタルとして、例え
ばニッケル（Ｎｉ）層２０を、このアルミナの被膜が破
壊された上記開孔部内に露出したアルミニウム電極１６
上に蒸着させる。そして、このニッケル層２０上に、半
田バンプ１９を形成する。
また、第２の手段として、第５図（ｅ）に示すように、
絶縁膜１８を通して形成されている電極引き出し用の開
孔部内に形成されている半田バンプ１９と、アルミニウ
ム電極１６との間に、例えばチタン（Ｔｉ）層、もしく
はバナジウム（Ｖ）層２１を形成し、この上部に、ニッ
ケル層２２を形成し、さらに、この上部に、金（Ａｕ）
層２３を形成する。このように、接合メタルとしてのニ
ッケル層２２のアルミニウム電極１６側の面に、チタン
層、もしくはバナジウム層２１を形成し、ニッケル層２
２の半田バンプ１９側の面に、金層２３を形成しても良
い。このようにすると、上記第１の手段に比較し、半田
バンプ１９と、接合メタルとしてのニッケル層２２との
接合、およびアルミニウム電極１６と、接合メタルとし
てのニッケル層２２との接合が、さらに強固なものとな
る。
絶縁膜１８を通して形成されている電極引き出し用の開
孔部内に形成されている半田バンプ１９と、アルミニウ
ム電極１６との間に、例えばチタン（Ｔｉ）層、もしく
はバナジウム（Ｖ）層２１を形成し、この上部に、ニッ
ケル層２２を形成し、さらに、この上部に、金（Ａｕ）
層２３を形成する。このように、接合メタルとしてのニ
ッケル層２２のアルミニウム電極１６側の面に、チタン
層、もしくはバナジウム層２１を形成し、ニッケル層２
２の半田バンプ１９側の面に、金層２３を形成しても良
い。このようにすると、上記第１の手段に比較し、半田
バンプ１９と、接合メタルとしてのニッケル層２２との
接合、およびアルミニウム電極１６と、接合メタルとし
てのニッケル層２２との接合が、さらに強固なものとな
る。
この第５図（ｃ）に示す半田バンプ部の形成方法は、上
記第１の手段同様、まず、アルミニウム電極１６上に絶
縁膜１８を形成する。次に、この絶縁膜１８を通して、
上記アルミニウム電極１６に対し、所定の電極引き出し
用の開孔部を形成する。次に、この開孔部に露出したア
ルミニウム電極１６の表面に形成されているアルミナの
被膜を、超音波を当てることにより破壊する。次に、チ
タン層、もしくはバナジウム層２１を、このアルミナの
被膜が破壊された上記開孔部内に露出したアルミニウム
電極１６上に蒸着させる。次に、接合メタルとして、ニ
ッケル層２２を、このチタン層、もしくはバナジウム層
２１上に蒸着させる。次に、ニッケル層２２上に、金層
２３を蒸着させる。そして、この金層２３上に、半田バ
ンプ１９を形成する。
記第１の手段同様、まず、アルミニウム電極１６上に絶
縁膜１８を形成する。次に、この絶縁膜１８を通して、
上記アルミニウム電極１６に対し、所定の電極引き出し
用の開孔部を形成する。次に、この開孔部に露出したア
ルミニウム電極１６の表面に形成されているアルミナの
被膜を、超音波を当てることにより破壊する。次に、チ
タン層、もしくはバナジウム層２１を、このアルミナの
被膜が破壊された上記開孔部内に露出したアルミニウム
電極１６上に蒸着させる。次に、接合メタルとして、ニ
ッケル層２２を、このチタン層、もしくはバナジウム層
２１上に蒸着させる。次に、ニッケル層２２上に、金層
２３を蒸着させる。そして、この金層２３上に、半田バ
ンプ１９を形成する。
次に、この発明の実施例に係わる半田バンプ型大電力用
トランジスタモジュールの各組み立て部品について説明
する。
トランジスタモジュールの各組み立て部品について説明
する。
まず、組み立て部品のうち、基板について、第６図を参
照して説明する。
照して説明する。
第６図は、この発明の実施例に係わる半田バンプ型大電
力用トランジスタモジュールに用いられる基板の斜視図
である。
力用トランジスタモジュールに用いられる基板の斜視図
である。
この発明の実施例に係わる半田バンプ型大電力用トラン
ジスタモジュールの基板には、ダイレクトボンドカッパ
ー（Ｄ Ｂ Ｃ）技術により、セラミックスの両面に、
銅（Ｃｕ）を直接、共晶結合させて形成した、いわゆる
ＤＢＣ５板を用いている。
ジスタモジュールの基板には、ダイレクトボンドカッパ
ー（Ｄ Ｂ Ｃ）技術により、セラミックスの両面に、
銅（Ｃｕ）を直接、共晶結合させて形成した、いわゆる
ＤＢＣ５板を用いている。
第６図に示すように、セラミックスの絶縁板３１の一方
の面には、ＤＢＣ技術により、形成した銅からなる金属
薄板３２−１．３２−２、および３２−３が形成されて
いる。これらの金属薄板のうち、３２−２上には、例え
ば第１図に示す半導体チップ１が載置される。この金属
薄板３２−２は、そのまま外部コレクタ端子が接続され
るコレクタ端子台となる。また、金属薄板３２−１は、
例えば第１図に示す半導体チップ１のエミッタ領域４・
と、コネクタリードを介して接続され、外部エミッタ端
子が接続されるエミッタ端子台となる。
の面には、ＤＢＣ技術により、形成した銅からなる金属
薄板３２−１．３２−２、および３２−３が形成されて
いる。これらの金属薄板のうち、３２−２上には、例え
ば第１図に示す半導体チップ１が載置される。この金属
薄板３２−２は、そのまま外部コレクタ端子が接続され
るコレクタ端子台となる。また、金属薄板３２−１は、
例えば第１図に示す半導体チップ１のエミッタ領域４・
と、コネクタリードを介して接続され、外部エミッタ端
子が接続されるエミッタ端子台となる。
さらに、金属薄板３２−３は、例えば第１図に示す半導
体チップ１のベース領域３と、コネクタリードを介して
接続され、外部ベース端子が接続されるベース端子台と
なる。
体チップ１のベース領域３と、コネクタリードを介して
接続され、外部ベース端子が接続されるベース端子台と
なる。
セラミックスの絶縁板３１のもう一方の面には、ＤＥＣ
技術により形成した銅からなる放熱用金属薄板３３が形
成されている。
技術により形成した銅からなる放熱用金属薄板３３が形
成されている。
次に、第７図の斜視図を参照して、第６図に示すＤＥＣ
基板上に、半導体チップと、各コネクタリードと、各外
部端子とを搭載し、この発明に係わる半田バンプ型半導
体装置を組み立てた状態について説明する。
基板上に、半導体チップと、各コネクタリードと、各外
部端子とを搭載し、この発明に係わる半田バンプ型半導
体装置を組み立てた状態について説明する。
第７図に示すように、セラミックスの絶縁物３１に、放
熱用金属薄板３３と、各端子台となる金属薄板３２−１
．３２−２、および３２−３が形成されたＤＢＣ基板上
には、まず、上記金属薄板３２−２上には、例えば第１
図に示す半導体チップ１に相当する半導体チップ３０が
載置されている。この半導体チップ３０上には、エミッ
タコネクタリード３４−１、およびベースコネクタリー
ド３４−２が存在している。これらのコネクタリードの
うち、くし型に成型されたエミッタコネクタリード３４
−１の一方に、複数有する端部は、半導体チップ３０内
に存在する図示されないエミッタ領域上のアルミニウム
からなるエミッタ電極と半田付けにて固着され、図示さ
れないエミッタ領域と電気的に接続されている。このエ
ミッタコネクタリード３４−１のもう一方の端部は、上
記金属薄板３２−１と、同様に、半田付けにて固着され
、金属薄板３２−１と電気的に接続されている。また、
ペースコネクタリード３４−２の一方の端部は、半導体
チップ３０内に存在する図示されないベース領域上のア
ルミニウムからなるベース電極と、半田付けにて固着さ
れ、図示されないベース領域と電気的に接続されている
。このペースコネクタリード３４−２のもう一方の端部
は、上記金属薄板３２−３と、同様に、半田付けにて固
着され、金属薄板３２−３と電気的に接続されている。
熱用金属薄板３３と、各端子台となる金属薄板３２−１
．３２−２、および３２−３が形成されたＤＢＣ基板上
には、まず、上記金属薄板３２−２上には、例えば第１
図に示す半導体チップ１に相当する半導体チップ３０が
載置されている。この半導体チップ３０上には、エミッ
タコネクタリード３４−１、およびベースコネクタリー
ド３４−２が存在している。これらのコネクタリードの
うち、くし型に成型されたエミッタコネクタリード３４
−１の一方に、複数有する端部は、半導体チップ３０内
に存在する図示されないエミッタ領域上のアルミニウム
からなるエミッタ電極と半田付けにて固着され、図示さ
れないエミッタ領域と電気的に接続されている。このエ
ミッタコネクタリード３４−１のもう一方の端部は、上
記金属薄板３２−１と、同様に、半田付けにて固着され
、金属薄板３２−１と電気的に接続されている。また、
ペースコネクタリード３４−２の一方の端部は、半導体
チップ３０内に存在する図示されないベース領域上のア
ルミニウムからなるベース電極と、半田付けにて固着さ
れ、図示されないベース領域と電気的に接続されている
。このペースコネクタリード３４−２のもう一方の端部
は、上記金属薄板３２−３と、同様に、半田付けにて固
着され、金属薄板３２−３と電気的に接続されている。
各金属薄板３２−１．３２−２、および３２−３のうち
、まず、金属薄板３２−１上には、エミッタ外部端子３
５−１が接続されている。また、金属薄板３２−２上に
は、コレクタ外部端子３５−２が接続されている。また
、金属薄板３２−３上には、ベース外部端子３５−３が
接続されている。
、まず、金属薄板３２−１上には、エミッタ外部端子３
５−１が接続されている。また、金属薄板３２−２上に
は、コレクタ外部端子３５−２が接続されている。また
、金属薄板３２−３上には、ベース外部端子３５−３が
接続されている。
このようなりＢＣ基板上に、半導体チップ３０と、エミ
ッタコネクタリード３４−１と、ペースコネクタリード
３４−２と、エミッタ外部端子３５−１と、コレクタ外
部端子３５−２と、ベース外部端子３５−３とを搭載し
た後、図示はしないが、その周囲をプラスチックケース
により囲み、このプラスチックケース内に、例えばシリ
コン系樹脂を充填し、さらに、このシリコン樹脂上を、
例えばエポキシ系樹脂を注入硬化させ、封止することに
より、この発明の一実施例に係わる半田バンプ型大電力
用トランジスタモジュールが完成する。
ッタコネクタリード３４−１と、ペースコネクタリード
３４−２と、エミッタ外部端子３５−１と、コレクタ外
部端子３５−２と、ベース外部端子３５−３とを搭載し
た後、図示はしないが、その周囲をプラスチックケース
により囲み、このプラスチックケース内に、例えばシリ
コン系樹脂を充填し、さらに、このシリコン樹脂上を、
例えばエポキシ系樹脂を注入硬化させ、封止することに
より、この発明の一実施例に係わる半田バンプ型大電力
用トランジスタモジュールが完成する。
また、上記したように、エミッタコネクタリード３４−
１がくし型に成型されていることにより、樹脂の注入充
填工程において、このくし型のエミッタコネクタリード
３４−１にスリット部が存在していることにより、この
スリット部がら樹脂が流れ込み、この樹脂が半導体チッ
プ３ｏと、エミッタコネクタリード３４−１との間に空
孔を残すことなくいきわたるので、樹脂の充填性が向上
する。
１がくし型に成型されていることにより、樹脂の注入充
填工程において、このくし型のエミッタコネクタリード
３４−１にスリット部が存在していることにより、この
スリット部がら樹脂が流れ込み、この樹脂が半導体チッ
プ３ｏと、エミッタコネクタリード３４−１との間に空
孔を残すことなくいきわたるので、樹脂の充填性が向上
する。
尚、ここで、エミッタコネクタリード３４−１を、＜シ
型に成型、一体とせずに、このエミッタコネクタリード
３４−１を、複数のたんざく状として、半導体チップ３
ｏと、金属薄板３２−１とを接続することも可能である
。しがしながら、エミッタコネクタリード３４−１を、
＜シ型に成型、一体止しておくほうが、組み立て工程中
において、位置合わせが容易となり、作業性が向上する
。
型に成型、一体とせずに、このエミッタコネクタリード
３４−１を、複数のたんざく状として、半導体チップ３
ｏと、金属薄板３２−１とを接続することも可能である
。しがしながら、エミッタコネクタリード３４−１を、
＜シ型に成型、一体止しておくほうが、組み立て工程中
において、位置合わせが容易となり、作業性が向上する
。
また、このエミッタコネクタリード３４−１が接続され
る、例えば第１図に示す半田バンプ９は、上記したよう
に、例えば直線状に整列配置されており、１回の半田付
は工程で、簡単に、エミッタリード３４−１と、例えば
第１図に示すエミッタ電極６とを電気的に接続すること
ができる。さらに、例えば第１図に示すエミッタ領域４
は、例えば第１図に示す大面積の半導体チップ１内にお
いて、バランス電流が流れるように配置され、かつエミ
ッタコネクタリード３４−１は、十分な電流容量を持ち
、小さいインピーダンスとなるように、太いリードが用
いられているので、大電流のスイッチング動作を行なう
場合にも、半導体チップ１内全域が、はぼ均一に動作す
ることができる。
る、例えば第１図に示す半田バンプ９は、上記したよう
に、例えば直線状に整列配置されており、１回の半田付
は工程で、簡単に、エミッタリード３４−１と、例えば
第１図に示すエミッタ電極６とを電気的に接続すること
ができる。さらに、例えば第１図に示すエミッタ領域４
は、例えば第１図に示す大面積の半導体チップ１内にお
いて、バランス電流が流れるように配置され、かつエミ
ッタコネクタリード３４−１は、十分な電流容量を持ち
、小さいインピーダンスとなるように、太いリードが用
いられているので、大電流のスイッチング動作を行なう
場合にも、半導体チップ１内全域が、はぼ均一に動作す
ることができる。
次に、組み立て部品のうち、コネクタリードについて、
第８図（ａ）ないしＭ８図（Ｃ）を参照して説明する。
第８図（ａ）ないしＭ８図（Ｃ）を参照して説明する。
第８図（ａ）ないし第８図（ｃ）において、各参照する
符号は第６図、および第７図と対応するものとする。
符号は第６図、および第７図と対応するものとする。
この発明の一実施例に係わる半田バンプ型大電力用トラ
ンジスタモジュールでは、上記したように、エミッタコ
ネクタリードに、主に、＜シ型のエミッタコネクタリー
ドが用いられる。このくし型のエミッタコネクタリード
の剛性をさらに高めるための手段として、第８図（ａ）
に示すように、くシ型のエミッタコネクタリード３４−
１の両端部のうち、複数に分割されている端部を互いに
一体につないだ形状に成型すれば、第７図に図示される
エミッタコネクタリード３４−１比較し、剛性が高まる
。したがって、樹脂の注入充填工程の際、樹脂によるエ
ミッタコネクタリード３４−１の変形を防止でき、組み
立て工程において、さらに、位置合わせが容易となり、
作業性が一段と向上する。
ンジスタモジュールでは、上記したように、エミッタコ
ネクタリードに、主に、＜シ型のエミッタコネクタリー
ドが用いられる。このくし型のエミッタコネクタリード
の剛性をさらに高めるための手段として、第８図（ａ）
に示すように、くシ型のエミッタコネクタリード３４−
１の両端部のうち、複数に分割されている端部を互いに
一体につないだ形状に成型すれば、第７図に図示される
エミッタコネクタリード３４−１比較し、剛性が高まる
。したがって、樹脂の注入充填工程の際、樹脂によるエ
ミッタコネクタリード３４−１の変形を防止でき、組み
立て工程において、さらに、位置合わせが容易となり、
作業性が一段と向上する。
次に、第８図（ｂ）に示すように、エミッタコネクタリ
ード３４−１が複数に分割された部分を互いに一体につ
なぐ領域を、さらに、数本追加しても良い。このように
形成すれば、第８図（ａ）に示すエミッタコネクタリー
ド３４−１より、さらに、剛性を高めることができる。
ード３４−１が複数に分割された部分を互いに一体につ
なぐ領域を、さらに、数本追加しても良い。このように
形成すれば、第８図（ａ）に示すエミッタコネクタリー
ド３４−１より、さらに、剛性を高めることができる。
また、このような、第８図（ａ）、および第８図（ｂ）
に示すエミッタコネクタリード３４−１でも、基本の形
状はくし型であり、したがって、スリット部を有するこ
とから、樹脂の充填性に優れていることはいうまでもな
い。
に示すエミッタコネクタリード３４−１でも、基本の形
状はくし型であり、したがって、スリット部を有するこ
とから、樹脂の充填性に優れていることはいうまでもな
い。
さらに、第８図（ａ）、および第８図（ｂ）に示す、＜
シ型のエミッタコネクタリード３４−１の両端部のうち
、複数に分割されている端部を互いに、一体につないだ
形状のエミッタコネクタリード３４−１を、この発明の
一実施例に係わる大電力用トランジスタモジュールに搭
載した場合、ペースコネクタリード３４−２の配置方法
としては、第８図（Ｃ）に示すように、例えば半導体チ
ップ３０上で、エミッタコネクタリード３４−１が複数
に分割された部分を互いに一体につなぐ領域を、ペース
コネクタリード３４−２が跨ぐように導出すれば良い。
シ型のエミッタコネクタリード３４−１の両端部のうち
、複数に分割されている端部を互いに、一体につないだ
形状のエミッタコネクタリード３４−１を、この発明の
一実施例に係わる大電力用トランジスタモジュールに搭
載した場合、ペースコネクタリード３４−２の配置方法
としては、第８図（Ｃ）に示すように、例えば半導体チ
ップ３０上で、エミッタコネクタリード３４−１が複数
に分割された部分を互いに一体につなぐ領域を、ペース
コネクタリード３４−２が跨ぐように導出すれば良い。
次に、組み立て部品のうち、コネクタリードについて、
さらに、第９図（ａ）ないし第９図（Ｃ）を参照して説
明する。第９図（ａ）ないし第９図（ｃ）において、各
参照する符号は第６図、および第７図と対応するものと
する。
さらに、第９図（ａ）ないし第９図（Ｃ）を参照して説
明する。第９図（ａ）ないし第９図（ｃ）において、各
参照する符号は第６図、および第７図と対応するものと
する。
まず、第９図（ａ）に示すように、この発明の一実施例
に係わる半田バンプ型大電力用トランジスタモジュール
に搭載される大電力用バイポーラトランジスタでは、半
導体チップ３０上に、例えばエミッタ電極３６が小さく
分割されて形成されている。したがって、このエミッタ
電極３６上に形成される半田バンプ３９も、面積的に小
さいものとなっている。このことから、第１２図に示す
ように、従来、半田付は面積が大きく、コネクタリード
５７と、半導体チップ５１との熱膨張係数の差異から、
半田バンプ５６が脆化していた点が解決される。これは
、半田バンプ３９が、個々に小さな面積に分割されてい
ることから、コネクタリード３４と、半導体チップ３０
との熱膨張係数の差異により、半田バンプ３９に加わる
応力が減少し、半田バンプ３９の脆化の進行が抑制され
るためである。この半田バンプ３９の脆化の進行を、さ
らに抑制する手段として、第９図（ｂ）に示すように、
半導体チップ３０上に、小さく分割されて形成されてい
る、例えばエミッタ電極３６上の半田バンプ３９による
、個々の半田付は部間のコネクタリード３４に、あらか
じめ、たわみ部分を設けておく。このように個々の半田
付は部間のコネクタリード３４に、あらかじめ、たわみ
部分を設け、コネクタリード３４を成型して形成すれば
、半田バンプ３９のに加わる応力を、さらに、軽減する
ことができる。
に係わる半田バンプ型大電力用トランジスタモジュール
に搭載される大電力用バイポーラトランジスタでは、半
導体チップ３０上に、例えばエミッタ電極３６が小さく
分割されて形成されている。したがって、このエミッタ
電極３６上に形成される半田バンプ３９も、面積的に小
さいものとなっている。このことから、第１２図に示す
ように、従来、半田付は面積が大きく、コネクタリード
５７と、半導体チップ５１との熱膨張係数の差異から、
半田バンプ５６が脆化していた点が解決される。これは
、半田バンプ３９が、個々に小さな面積に分割されてい
ることから、コネクタリード３４と、半導体チップ３０
との熱膨張係数の差異により、半田バンプ３９に加わる
応力が減少し、半田バンプ３９の脆化の進行が抑制され
るためである。この半田バンプ３９の脆化の進行を、さ
らに抑制する手段として、第９図（ｂ）に示すように、
半導体チップ３０上に、小さく分割されて形成されてい
る、例えばエミッタ電極３６上の半田バンプ３９による
、個々の半田付は部間のコネクタリード３４に、あらか
じめ、たわみ部分を設けておく。このように個々の半田
付は部間のコネクタリード３４に、あらかじめ、たわみ
部分を設け、コネクタリード３４を成型して形成すれば
、半田バンプ３９のに加わる応力を、さらに、軽減する
ことができる。
また、第９図（Ｃ）に示すように、コネクタリード３４
が、例えば銅により構成される場合、例えばＤＢＣ技術
により、セラミックス４０に、上記鋼からなるコネクタ
リード３４を直接接合した、いわゆるＤＢＣコネクタリ
ードとする。同図に示すように、ＤＢＣコネクタリード
は、例えばセラミックス４０が、コネクタリード３４の
半田バンプ３９との接合部から、絶縁物３１上の金属薄
板３２−１との接合部までをカバーするように形成され
る。このようにＤＢＣコネクタリードとして、コネクタ
リード３４を成型して形成すれば、銅からなるコネクタ
リード３４の熱膨張係数を、セラミックス４０の熱膨張
係数に制限でき、絶縁物３１上の金属薄板３２−２上に
載置される半導体チップ３０の熱膨張係数に極めて近づ
けることができる。
が、例えば銅により構成される場合、例えばＤＢＣ技術
により、セラミックス４０に、上記鋼からなるコネクタ
リード３４を直接接合した、いわゆるＤＢＣコネクタリ
ードとする。同図に示すように、ＤＢＣコネクタリード
は、例えばセラミックス４０が、コネクタリード３４の
半田バンプ３９との接合部から、絶縁物３１上の金属薄
板３２−１との接合部までをカバーするように形成され
る。このようにＤＢＣコネクタリードとして、コネクタ
リード３４を成型して形成すれば、銅からなるコネクタ
リード３４の熱膨張係数を、セラミックス４０の熱膨張
係数に制限でき、絶縁物３１上の金属薄板３２−２上に
載置される半導体チップ３０の熱膨張係数に極めて近づ
けることができる。
このようなりＢＣコネクタリードを用いる方法でも、半
田バンプ３９のに加わる応力を、さらに軽減することが
できる。
田バンプ３９のに加わる応力を、さらに軽減することが
できる。
以上、この発明の実施例に係わる半田バンプ型半導体装
置として、半田バンプ型大電力用トランジスタモジュー
ルを例にとり、このうち、半田バンプ型大電力用バイポ
ーラトランジスタについて説明してきたが、例えば半田
バンプ型大電力用ＭＯ８ＦＥＴでも、本発明が有効であ
ることはもちろんである。このような半田バンプ型大電
力用ＭＯ３ＦＥＴの場合には、例えば本明細書中の半導
体チップに形成されるエミッタ領域をソース領域とし、
ベース領域上にゲート電極を形成し、ベース領域をチャ
ネルが形成される領域とし、コレクタ領域をドレイン領
域として形成することにより、容易に実施可能である。
置として、半田バンプ型大電力用トランジスタモジュー
ルを例にとり、このうち、半田バンプ型大電力用バイポ
ーラトランジスタについて説明してきたが、例えば半田
バンプ型大電力用ＭＯ８ＦＥＴでも、本発明が有効であ
ることはもちろんである。このような半田バンプ型大電
力用ＭＯ３ＦＥＴの場合には、例えば本明細書中の半導
体チップに形成されるエミッタ領域をソース領域とし、
ベース領域上にゲート電極を形成し、ベース領域をチャ
ネルが形成される領域とし、コレクタ領域をドレイン領
域として形成することにより、容易に実施可能である。
［発明の効果］
以上説明したようにこの発明によれば、大面積の半導体
チップ上の電極に、コネクタリードを直接半田付けする
ことが可能となり、故障時のアーク発生が防止されると
ともに、この大面積の半導体チップ内を流れる電流のバ
ランスが良好となる半田バンプ型半導体装置が提供され
る。さらに、この半田バンプ型半導体装置は容易、かつ
確実に組み立てることができる。
チップ上の電極に、コネクタリードを直接半田付けする
ことが可能となり、故障時のアーク発生が防止されると
ともに、この大面積の半導体チップ内を流れる電流のバ
ランスが良好となる半田バンプ型半導体装置が提供され
る。さらに、この半田バンプ型半導体装置は容易、かつ
確実に組み立てることができる。
第１図はこの発明の一実施例に係わる半田バンプ型半導
体装置に搭載される大電力用ｎｐｎ型バイポーラトラン
ジスタの第１の例の断面図、第２図はその平面パターン
の一例を示す図、第３図はこの発明の一実施例に係わる
半田バンプ型半導体装置に搭載される大電力用ｎｐｎ型
バイポーラトランジスタの第２の例の断面図、第４図は
その平面パターンの一例を示す図、第５図（ａ）ないし
第５図（ｃ）は半田バンプ部の構造を示す断面図、第６
図はこの発明の一実施例に係わる半田バンプ型半導体装
置に用いられるＤＢＣ基板の斜視図、第７図はこの発明
の一実施例に係わる半田バンプ型半導体装置の組み立て
図、第８図（ａ）ないし第８図（Ｃ）、並びに第９図（
ａ）ないし第９図（Ｃ）はこの発明の一実施例に係わる
半田バンプ型半導体装置に用いられるコネクタリードの
斜視図、第１０図は従来の半田バンプ型半導体装置の断
面図、第１１図は従来の半田バンプ型半導体装置のコネ
クタリードと半導体チップとの接合部の斜視図、第１２
図はその接合部の拡大図である。 １・・・半導体チップ、２・・・コレクタ領域、３・・
・ベース領域、４・・・エミッタ領域、５・・・第１の
絶縁膜、６・・・エミッタ電極、７・・・ベース電極、
８・・・第２の絶縁膜、９．９−・・・半田バンプ、１
０・・・ニッケル層、１６・・・アルミニウム電極、１
８・・・絶縁膜、１９・・・半田バンプ、２０．２２・
・・ニッケル層、２１・・・チタンもしくはバナジウム
層、２３・・・金層、３０・・・半導体チップ、３１・
・・絶縁物、３２−１゜３２−２．３２−３・・・金属
薄板、３３・・・放熱用金属薄板、３４−１．３４−２
・・・コネクタリード、３５−１．３５−２．３５−３
・・・外部端子、３６・・・電極、３９・・・半田バン
プ、４０・・・セラミックス、５１・・・半導体チップ
、５２・・・コレクタ領域、５３・・・ベース領域、５
４・・・エミッタ領域、５５゜５５−１．５５−２・・
・電極、５６・・・半田バンプ、５７．５７−１．５７
−２・・・コネクタリード、１゜ ５８−２゜ ・・金属薄板、 −１、 ９−２、 ３・・・外部端子、 ０・・・絶 紛物、 １・・・銅基板、 ６２・・・プラスチックケース、 ６３・・・シリ コ ン樹脂、 ６４・・・エポキシ樹脂。
体装置に搭載される大電力用ｎｐｎ型バイポーラトラン
ジスタの第１の例の断面図、第２図はその平面パターン
の一例を示す図、第３図はこの発明の一実施例に係わる
半田バンプ型半導体装置に搭載される大電力用ｎｐｎ型
バイポーラトランジスタの第２の例の断面図、第４図は
その平面パターンの一例を示す図、第５図（ａ）ないし
第５図（ｃ）は半田バンプ部の構造を示す断面図、第６
図はこの発明の一実施例に係わる半田バンプ型半導体装
置に用いられるＤＢＣ基板の斜視図、第７図はこの発明
の一実施例に係わる半田バンプ型半導体装置の組み立て
図、第８図（ａ）ないし第８図（Ｃ）、並びに第９図（
ａ）ないし第９図（Ｃ）はこの発明の一実施例に係わる
半田バンプ型半導体装置に用いられるコネクタリードの
斜視図、第１０図は従来の半田バンプ型半導体装置の断
面図、第１１図は従来の半田バンプ型半導体装置のコネ
クタリードと半導体チップとの接合部の斜視図、第１２
図はその接合部の拡大図である。 １・・・半導体チップ、２・・・コレクタ領域、３・・
・ベース領域、４・・・エミッタ領域、５・・・第１の
絶縁膜、６・・・エミッタ電極、７・・・ベース電極、
８・・・第２の絶縁膜、９．９−・・・半田バンプ、１
０・・・ニッケル層、１６・・・アルミニウム電極、１
８・・・絶縁膜、１９・・・半田バンプ、２０．２２・
・・ニッケル層、２１・・・チタンもしくはバナジウム
層、２３・・・金層、３０・・・半導体チップ、３１・
・・絶縁物、３２−１゜３２−２．３２−３・・・金属
薄板、３３・・・放熱用金属薄板、３４−１．３４−２
・・・コネクタリード、３５−１．３５−２．３５−３
・・・外部端子、３６・・・電極、３９・・・半田バン
プ、４０・・・セラミックス、５１・・・半導体チップ
、５２・・・コレクタ領域、５３・・・ベース領域、５
４・・・エミッタ領域、５５゜５５−１．５５−２・・
・電極、５６・・・半田バンプ、５７．５７−１．５７
−２・・・コネクタリード、１゜ ５８−２゜ ・・金属薄板、 −１、 ９−２、 ３・・・外部端子、 ０・・・絶 紛物、 １・・・銅基板、 ６２・・・プラスチックケース、 ６３・・・シリ コ ン樹脂、 ６４・・・エポキシ樹脂。
Claims (2)
- （１）半導体基板の主表面上に、互いに電気的に分離さ
れて設けられた第１、第２の金属電極と、この金属電極
上に形成された絶縁膜と、この絶縁膜を通して、上記第
１、第２の金属電極のうち、電流容量の大きいほうの金
属電極が露出するように形成された少なくとも２つの電
極引き出し用の開孔部と、この少なくとも２つの開孔部
に、それぞれ形成された半田バンプと、この半田バンプ
を互いに同電位に接続する少なくとも１本のコネクタリ
ードとを具備することを特徴とする半田バンプ型半導体
装置。 - （２）前記第１、第２の金属電極は、アルミニウムを主
成分とすることを特徴とする請求項（１）記載の半田バ
ンプ型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103773A JPH07118514B2 (ja) | 1989-04-24 | 1989-04-24 | 半田バンプ型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1103773A JPH07118514B2 (ja) | 1989-04-24 | 1989-04-24 | 半田バンプ型半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02281737A true JPH02281737A (ja) | 1990-11-19 |
| JPH07118514B2 JPH07118514B2 (ja) | 1995-12-18 |
Family
ID=14362769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1103773A Expired - Lifetime JPH07118514B2 (ja) | 1989-04-24 | 1989-04-24 | 半田バンプ型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07118514B2 (ja) |
Cited By (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233509A (ja) * | 1997-02-12 | 1998-09-02 | Motorola Semiconducteurs Sa | 半導体パワー・デバイス |
| JPH11121684A (ja) * | 1997-10-16 | 1999-04-30 | Nissan Motor Co Ltd | 電力用トランジスタの実装構造 |
| WO1999065077A1 (en) * | 1998-06-09 | 1999-12-16 | Fairchild Semiconductor Corporation | Low resistance package for semiconductor devices |
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| JP2000252405A (ja) * | 1999-03-03 | 2000-09-14 | Fuji Electric Co Ltd | 低インダクタンス電力用半導体素子または装置 |
| JP2001257302A (ja) * | 2000-01-18 | 2001-09-21 | Fairchild Semiconductor Corp | チップデバイスを作製する改良された方法 |
| JP2002043508A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002134568A (ja) * | 2000-10-30 | 2002-05-10 | Mitsubishi Electric Corp | 半導体モジュール |
| JP2003218306A (ja) * | 2002-01-28 | 2003-07-31 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| JP2004014994A (ja) * | 2002-06-11 | 2004-01-15 | Toyota Motor Corp | 半導体装置 |
| JP2004502293A (ja) * | 2000-02-10 | 2004-01-22 | インターナショナル・レクチファイヤー・コーポレーション | 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス |
| US6710463B2 (en) * | 1998-07-31 | 2004-03-23 | Ixys Corporation | Electrically isolated power semiconductor package |
| JP2004096135A (ja) * | 2003-12-24 | 2004-03-25 | Toyota Central Res & Dev Lab Inc | パワーモジュール |
| JP2007158080A (ja) * | 2005-12-06 | 2007-06-21 | Nec Electronics Corp | 半導体装置 |
| JP2007157863A (ja) * | 2005-12-02 | 2007-06-21 | Hitachi Ltd | パワー半導体装置及びその製造方法 |
| JP2007251218A (ja) * | 2007-07-06 | 2007-09-27 | Renesas Technology Corp | パワーｍｏｓｆｅｔの製造方法およびパワーｍｏｓｆｅｔ |
| JP2007288013A (ja) * | 2006-04-19 | 2007-11-01 | Nec Electronics Corp | 半導体装置の製造方法 |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| JP2009049414A (ja) * | 2007-08-20 | 2009-03-05 | Champion Aerospace Inc | 高電圧航空機イグニションシステム用スイッチング組立体、およびスイッチング組立体 |
| JP2010272711A (ja) * | 2009-05-22 | 2010-12-02 | Mitsubishi Electric Corp | 半導体デバイスとその製造方法 |
| JP2011142361A (ja) * | 2011-04-22 | 2011-07-21 | Renesas Electronics Corp | 半導体装置 |
| DE10221085B4 (de) * | 2002-05-11 | 2012-07-26 | Robert Bosch Gmbh | Baugruppe mit einer Verbindungseinrichtung zum Kontaktieren eines Halbleiter-Bauelements und Herstellungsverfahren |
| JP2016111083A (ja) * | 2014-12-03 | 2016-06-20 | 三菱電機株式会社 | パワーモジュール及びその製造方法 |
| WO2017090413A1 (ja) * | 2015-11-25 | 2017-06-01 | 三菱電機株式会社 | 電力用半導体装置 |
| WO2017203650A1 (ja) * | 2016-05-26 | 2017-11-30 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2018088448A (ja) * | 2016-11-28 | 2018-06-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2018146780A1 (ja) * | 2017-02-09 | 2018-08-16 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
| WO2019167188A1 (ja) * | 2018-02-28 | 2019-09-06 | 新電元工業株式会社 | 樹脂封止型半導体装置及びリードフレーム |
| EP3872848A1 (en) * | 2020-02-27 | 2021-09-01 | Littelfuse, Inc. | Metal tab for chip assembly |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6624522B2 (en) * | 2000-04-04 | 2003-09-23 | International Rectifier Corporation | Chip scale surface mounted device and process of manufacture |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
| JPS62125649A (ja) * | 1985-11-26 | 1987-06-06 | Nec Corp | 半導体装置 |
-
1989
- 1989-04-24 JP JP1103773A patent/JPH07118514B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6115370A (ja) * | 1984-06-30 | 1986-01-23 | Toshiba Corp | 半導体装置 |
| JPS62125649A (ja) * | 1985-11-26 | 1987-06-06 | Nec Corp | 半導体装置 |
Cited By (43)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10233509A (ja) * | 1997-02-12 | 1998-09-02 | Motorola Semiconducteurs Sa | 半導体パワー・デバイス |
| JPH11121684A (ja) * | 1997-10-16 | 1999-04-30 | Nissan Motor Co Ltd | 電力用トランジスタの実装構造 |
| WO1999065077A1 (en) * | 1998-06-09 | 1999-12-16 | Fairchild Semiconductor Corporation | Low resistance package for semiconductor devices |
| US6710463B2 (en) * | 1998-07-31 | 2004-03-23 | Ixys Corporation | Electrically isolated power semiconductor package |
| US8816411B2 (en) | 1999-01-28 | 2014-08-26 | Renesas Electronics Corporation | Mosfet package |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| US8455986B2 (en) | 1999-01-28 | 2013-06-04 | Renesas Electronics Corporation | Mosfet package |
| US8183607B2 (en) | 1999-01-28 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device |
| US7985991B2 (en) | 1999-01-28 | 2011-07-26 | Renesas Electronics Corporation | MOSFET package |
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| US7400002B2 (en) | 1999-01-28 | 2008-07-15 | Renesas Technology Corp. | MOSFET package |
| US7394146B2 (en) | 1999-01-28 | 2008-07-01 | Renesas Tehcnology Corp. | MOSFET package |
| US7342267B2 (en) | 1999-01-28 | 2008-03-11 | Renesas Technology Corp. | MOSFET package |
| JP2000252405A (ja) * | 1999-03-03 | 2000-09-14 | Fuji Electric Co Ltd | 低インダクタンス電力用半導体素子または装置 |
| JP2001257302A (ja) * | 2000-01-18 | 2001-09-21 | Fairchild Semiconductor Corp | チップデバイスを作製する改良された方法 |
| JP2004502293A (ja) * | 2000-02-10 | 2004-01-22 | インターナショナル・レクチファイヤー・コーポレーション | 単一表面上のバンプコンタクトを有する垂直伝導フリップチップ半導体デバイス |
| JP2002043508A (ja) * | 2000-07-25 | 2002-02-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2002134568A (ja) * | 2000-10-30 | 2002-05-10 | Mitsubishi Electric Corp | 半導体モジュール |
| JP2003218306A (ja) * | 2002-01-28 | 2003-07-31 | Fuji Electric Co Ltd | 半導体装置およびその製造方法 |
| DE10221085B4 (de) * | 2002-05-11 | 2012-07-26 | Robert Bosch Gmbh | Baugruppe mit einer Verbindungseinrichtung zum Kontaktieren eines Halbleiter-Bauelements und Herstellungsverfahren |
| JP2004014994A (ja) * | 2002-06-11 | 2004-01-15 | Toyota Motor Corp | 半導体装置 |
| JP2004096135A (ja) * | 2003-12-24 | 2004-03-25 | Toyota Central Res & Dev Lab Inc | パワーモジュール |
| JP2007157863A (ja) * | 2005-12-02 | 2007-06-21 | Hitachi Ltd | パワー半導体装置及びその製造方法 |
| JP2007158080A (ja) * | 2005-12-06 | 2007-06-21 | Nec Electronics Corp | 半導体装置 |
| JP2007288013A (ja) * | 2006-04-19 | 2007-11-01 | Nec Electronics Corp | 半導体装置の製造方法 |
| JP4722757B2 (ja) * | 2006-04-19 | 2011-07-13 | ルネサスエレクトロニクス株式会社 | 半導体装置の製造方法 |
| JP2007251218A (ja) * | 2007-07-06 | 2007-09-27 | Renesas Technology Corp | パワーｍｏｓｆｅｔの製造方法およびパワーｍｏｓｆｅｔ |
| JP2009049414A (ja) * | 2007-08-20 | 2009-03-05 | Champion Aerospace Inc | 高電圧航空機イグニションシステム用スイッチング組立体、およびスイッチング組立体 |
| JP2010272711A (ja) * | 2009-05-22 | 2010-12-02 | Mitsubishi Electric Corp | 半導体デバイスとその製造方法 |
| JP2011142361A (ja) * | 2011-04-22 | 2011-07-21 | Renesas Electronics Corp | 半導体装置 |
| JP2016111083A (ja) * | 2014-12-03 | 2016-06-20 | 三菱電機株式会社 | パワーモジュール及びその製造方法 |
| WO2017090413A1 (ja) * | 2015-11-25 | 2017-06-01 | 三菱電機株式会社 | 電力用半導体装置 |
| JPWO2017090413A1 (ja) * | 2015-11-25 | 2018-06-21 | 三菱電機株式会社 | 電力用半導体装置 |
| US10403559B2 (en) | 2016-05-26 | 2019-09-03 | Mitsubishi Electric Corporation | Power semiconductor device |
| WO2017203650A1 (ja) * | 2016-05-26 | 2017-11-30 | 三菱電機株式会社 | 電力用半導体装置 |
| JP2018088448A (ja) * | 2016-11-28 | 2018-06-07 | 三菱電機株式会社 | 半導体装置およびその製造方法 |
| WO2018146780A1 (ja) * | 2017-02-09 | 2018-08-16 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
| JPWO2018146780A1 (ja) * | 2017-02-09 | 2019-11-07 | 三菱電機株式会社 | 半導体装置及び電力変換装置 |
| US11101225B2 (en) | 2017-02-09 | 2021-08-24 | Mitsubishi Electric Corporation | Semiconductor device and power conversion device |
| WO2019167188A1 (ja) * | 2018-02-28 | 2019-09-06 | 新電元工業株式会社 | 樹脂封止型半導体装置及びリードフレーム |
| JPWO2019167188A1 (ja) * | 2018-02-28 | 2020-04-09 | 新電元工業株式会社 | 樹脂封止型半導体装置及びリードフレーム |
| EP3872848A1 (en) * | 2020-02-27 | 2021-09-01 | Littelfuse, Inc. | Metal tab for chip assembly |
| US11798868B2 (en) | 2020-02-27 | 2023-10-24 | Littelfuse, Inc. | Metal tab for chip assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07118514B2 (ja) | 1995-12-18 |
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