JPH022722A - クロツクホールドオーバー回路 - Google Patents

クロツクホールドオーバー回路

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JPH022722A
JPH022722A JP63311821A JP31182188A JPH022722A JP H022722 A JPH022722 A JP H022722A JP 63311821 A JP63311821 A JP 63311821A JP 31182188 A JP31182188 A JP 31182188A JP H022722 A JPH022722 A JP H022722A
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frequency
output
signal
output signal
clock signal
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JP63311821A
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English (en)
Inventor
Toney Warren
トニイ・ウオーレン
Steven Johnson
ステイーブン・ジヨンソン
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Silicon General Inc
Original Assignee
Silicon General Inc
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Publication date
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    • H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
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    • H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
    • H03L7/08—Details of the phase-locked loop
    • H03L7/14—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted
    • H03L7/143—Details of the phase-locked loop for assuring constant frequency when supply or correction voltages fail or are interrupted by switching the reference signal of the phase-locked loop
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
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    • H04L7/00—Arrangements for synchronising receiver with transmitter
    • H04L7/0079—Receiver details
    • H04L7/0083—Receiver details taking measures against momentary loss of synchronisation, e.g. inhibiting the synchronisation, using idle words or using redundant clocks
    • H—ELECTRICITY
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  • Engineering & Computer Science (AREA)
  • Computer Networks & Wireless Communication (AREA)
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  • Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
  • Electric Clocks (AREA)
  • Synchronisation In Digital Transmission Systems (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は全体・とじてクロックホールドオーバー回路の
分野に関するものであシ、とくに、基準クロック信号が
失われた時に所定の確度のクロック信号を供給する回路
に関するものである。
〔従来の技術〕
デジタル伝送用途においては、データは一連の数字ビッ
トとして受信器へ伝送されるのが普通である。データの
アクセスには受信器を送信器に同期させる必要がある。
そのような同期をとるためにクロック信号が送信器と受
信器へ供給されるのが普通である。
電気通信システムにおいては、たとえば、ネットワーク
内の中心に配置されているクロックのような中心クロッ
ク源によシ、またはＧＰＳ　、ロラン等のような利用で
きる基準によシ極めて正確な基準クロック信号が供給さ
れる。クロックに依存する装置は基準クロック信号を受
け、それに位相が同期される。基準が維持されている限
シは、依存している装置は信頼性をもって動作できる。
基準が劣化したシ、失われると誤シが生ずることになる
。
従来は、基準信号が劣化したり、失われた場合に基準ク
ロック信号の代シに局部クロック信号を用いるためにク
ロックホールドオーバー回路が設けられていた。従来技
術の一例においては、電圧制御発振器（ＶＣＯ）が基準
クロック信号に位相と周波数が同期されていた。クロッ
クホールドオーバー回路の出力が入力基準クロック信号
に一致するように、位相比較器が、ｖＣＯへ制御電圧を
供給するために用いられるオフセット電圧レベルを発生
する。そのオフセット電圧はアナログ−デジタル（Ａ／
Ｄ　’）変換器へ供給され、デジタル語に変換されてか
らメモリに格納される。入力基準クロック信号は監視さ
れ、その基準クロック信号が劣化したシ、失われると、
メモリに格納されているデジタル語がデジタル−アナロ
グ（Ｄ／Ａ）変換器へ出力される。そのＤ／Ａ変換器の
アナログ出力電圧がｖＣＯへ結合されてそのｖＣＯへ適
切なオフセット電圧を供給し、出力クロック信号が失わ
れた基準クロック信号に一致するようにする。基準クロ
ックが正確性を喪失する十分前に決定され且つ蓄積され
九現在の有効なオフセット電圧を上記メモリは格納する
。基準クロック信号を利用できる時はシステムは動的で
あって、オフセット電圧は回路内の状態の変化に応じて
変化する。基準クロック信号が失われると、現在の妥当
な格納されているオフセット電圧値に応じて、システム
の動作は静的になる。
〔発ＢＡが解決しようとする課題〕
従来のクロックホールドオーバー回路にはいくつかの欠
点がある。そのクロックホールドオーバー回路に含まれ
ている全ての部品は時間の経過および温度変化に伴って
変化するといり特性を持つ。
また、Ａ／Ｄ、Ｄ／ＡおよびｖＣＯの時間および温度に
対する依存性は全て互いに独立しているから、時間が経
過すると、クロックホールドオーバーの段階中に発生さ
れた出力はそれらの変数の関数として変化する。電気通
信システムにおいては、その基準クロック信号は極めて
正確であることを求められる。従来のクロックホールド
オーバー回路が時間の経過および温度によシ劣化するた
めに、長時間にわたって基準クロック信号を利用できな
い時に正確さが失われる。
したがって、本発明の目的は、時間および温度に対する
依存性を非常に小さくできるクロックホールドオーバー
回路を得ることである。
本発明の別の目的は、設定されている許容誤差内のホー
ルドクロック信号を供給するクロックホールドオーバー
回路を得ることである。
本発明の更に別の目的は、回路の変数を分離および制御
できるクロックホールドオーバー回路を得ることである
。
〔課題を解決するための手段〕
本発明は、所定のパラメータ内の交換クロック信号を出
力するクロックホールドオーバー回路を提供するもので
ある。本発明のクロックホールドオーバー回路は時間お
よび温度に依存する部品を１つだけ有する。部品のパラ
メータを希望の許容誤差内であるように選択することに
よシ、このクロックホールドオーバー回路の確度が維持
される。
本発明においては、デジタル回路が正確な局部周波数源
に組合わされて交換クロック信号を供給する。
希望の出力を発生するためＫＶｃｏが基準クロック信号
へ位相同期される。その出力を局部周波数基準と比較し
て、周波数合成器を制御するために用いられるオフセッ
ト周波数を発生する。そのオフセット周波数はデジタル
的に格納される。オフセット周波数は、入力基準周波数
と周波数基準の間の周波数差であると決定される。基準
クロック信号が失われると、許容できる交換クロッグ信
号を供給するように、周波数合成器と局部周波数基準を
駆動するために１格納されているオフセット周波数が用
いられる。周波数比較器と、格納手段と、周波数合成器
とは時間および温度に対して独立であるように、全てデ
ジタルである。求められている時間許容誤差と温度許容
誤差を供給するために局部周波数基準を選択できる。所
定の範囲内の許容誤差を持つ局部周波数基準を選択する
ことにより、許容できるクロックホールドオーバー信号
をいつでも供給できる。
本発明の好適な実施例においては、基準信号が位相比較
器とモニタへ入力される。位相比較器はスイッチを介し
てｖＣＯへ結合される。そのｖＣＯは基準クロック信号
に位相が固定されている。その出力はこの回路の出力で
あって、混合器へも結合され、その混合器において局部
周波数基準と比較される。混合器の出力は入力の間の差
である。
その差周波数は周波数比較器へ結合される。その周波数
比較器はその出力の周波数がデジタル合成器の出力の周
波数よシ高いか、低いかを判定する。
デジタル合成器は周波数を発生する。その周波数は周波
数基準と入力された差１周波数の間の予測される差周波
数である。それから、入力基準周波数と基準の間の実際
の周波数差に一致するように合成器を同調させることが
できる。最小許容周波数偏移および最小許容周波数偏移
に最高周波数基準を加えたものが求められている同調範
囲を定める。
周波数比較器の出力端子が周波数合成器へ結合される。
カウンタの出力が周波、数合成器の周波数を、周波数合
成器の最低調整分解能に関連する個々の増分で制御する
。全部１である最大値と、全部Ｏである最小値が、周波
数合成器を調整できる全範囲に対応する。基準クロック
信号が失われたり、劣化し走時に以前からの妥当な数を
用いてホールド周波数を設定することができる。周波数
合成器の出力が混合器の出力とともに位相比較器へ結合
される。基準クロック信号が失われた時にその位相比較
器の出力をＶＣＯへ選択的に結合できる。そうすると入
力ＶＣＯが周波数合成器の出力に位相同期される。ＶＣ
Ｏを位相同期するために周波数合成器の出力を用いるこ
とにより、出力周波数は、基準クロック信号が失われる
前に決定された基準からの同じオフセットを維持する。
したがって、出力周波数からのどのような変化も、周波
数基準の時間特性およ、び温度特性によシ完全に制御さ
れる。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。
この明細書においては時間および温度に対して独立であ
るクロックホールドオーツ（−回路について説明する。
本発明を完全に理解できるようにするために、以下の説
明においては、基準周波数、局部周波数基準、バスの幅
等のような特定の事項の詳細について数多く述べである
。しかし、そのよう々特定の詳細事項なしに本発明を実
施できることが当業者には明らかであろう。その他の場
合には、不必要に詳しく説明して本発明をおいまいにし
ないようにする丸めに、周知の事項について説明しなか
った。
デジタル信号の送信と受信は、受信器が入来パルス列中
の正確な位置において各ビットすなわちパルスを正確に
標本化する必要がある。多くの電気通信用途においては
、送信器／受信器の同期をとるために１局部発生される
タイミング信号の代シに基準クロック信号が供給される
。クロック基準信号に依存する装置は、基準クロック信
号の位相に一致させるために位相同期回路を用いる。基
準クロック信号が失われるとそれらの依存装置は正確に
機能できない。したがって、それらの装置の多くは、基
準クロック信号が失われた時にそれの代シをするクロッ
クホールドオーバー回路を含む。
従来のクロックホールドオーバー回路の一例が第１図に
示されている。このクロックホールドオーバー回路は、
基準クロック信号に位相同期させるために電圧制御発振
器（ＶＣＯ）を利用する。このｖＣＯを駆動するために
用いられるオフセット電圧信号を発生するために位相比
較器が用いられる。
最も近くすなわち最後に発生されたオフセット電圧信号
がデジタル形式に変換されてメモリに格納される。基準
クロック信号が失われると、格納されているオフセット
値がアナログ値へ変換されてｖＣＯへ結合される。それ
から、基準クロック信号を再び利用できるようになるま
で、そのｖＣＯを用いて代シのクロック信号を発生させ
る。
基準クロック信号１０が位相比較器１１へ入力される。
その基準クロック信号１０は線２５を介して検出器１２
へも結合される。位相比較器１１の出力１１がスイッチ
１６を介してＶＣＯＩ　３へ結合される。
ＶＣＯＩ３の出力が帰還の態様で線１５を介して位相比
較器１１へ結合される。したがって、位相比較器１１の
出力１Ｔは、基準クロック信号１０とＶＣＯＩ３の出力
の間の偏移の程度を示すオフセット信号である。ＶＣＯ
Ｉ３の出力１４が基準クロック信号１０に一致するよう
にそのオフセット信号はＶＣＯＩ３を駆動するために用
いられる。
位相比較器１１の出力は線２０を介してＡ／Ｄ変換器２
１へも結合される。そうすると位相比較器の出力はその
Ａ／Ｄ変換器によりデジタル語へ変換される。そのデジ
タル語はＤ／Ａ変換器２４へ供給されてアナログ形式に
変換されて線１８へ出力される。
スイッチ１６が、回路の動作モードに応じて、ＶＣＯＩ
３を線１７または１８へ接続する。基準クロック信号１
０を利用できるならば、スイッチ１６はＶＣＯＩ３を線
１Ｔへ結合する。基準クロック信号１０の劣化または失
われたことを検出器１２が検出した時は、線１９上の制
御信号がスイッチ１６にＶＣＯＩ３を線１８　（Ｄ／Ａ
変換器２４の出力端子ト結合させる。この動作段階にお
いては、メモリ２に格納°されている妥轟で、予め定め
られている値がＶＣＯＩ３のためのオフセット値として
用いられる。そのオフセット値によシ発生されたＶＣＯ
Ｉ３の出力１４は装置のクロック信号出力として用いら
れる。
第１図に示されている従来のクロックホールドオーバー
回路にはいくつかの欠点がある。Ａ／Ｄ変換器２１と、
Ｄ／Ａ変換器２４と、１／ＣＯ１３０性能特性は全て時
間の経過および温度変化に伴って変化する。とくに、そ
れらは、経時変化するとともに、周囲温度の変化の結果
として性能および許容誤差が変化する。基準クロック信
号が失われた時にメモリ２３に格納されていたオフセッ
ト値が正確であったとしても、回路が置かれている環境
が変化すると、または基準クロック信号が失われている
時間が長くなると、ＶＣＯＩ３の出力の信頼度が低下す
ることになる。ある電気通信の用途においては非常に高
い確度を求められる。たとえば、基準３クロック信号を
補充するクロックホールドオーバー回路の場合には、数
千１分のいくつというような範囲の確度を求められる。
それぞれの部品の経時変化特性および温度変化特性は直
線的すなわち一定では表いから、そのような回路の許容
誤差を予め正確に設計しておくことは不可能である。
本発明は、デジタル回路を利用し、かつ許容誤差が既知
で、許容できる限界内であるような時間および温度に依
存する部品をただ１つだけ有することによりそれらの問
題を解決するものである。
本発明は、確度が１子方分の１よシ高い局部水晶基準ク
ロック信号発生器を用いる。オフセット周波数を発生さ
せるために、その局部水晶基準クロック信号発生器の出
力の周波数が入力基準クロック信号の周波数と比較され
てオフセット周波数を発生する。そのオフセット周波数
はデジタルアップ／ダウンカラ／りを制御する。そのカ
ウンタの出力が周波数合成器を制御する。その周波数合
成器はオフセット周波数のデジタル化されたものを発生
する。それは定期的に更新される。最近の妥当なオフセ
ット周波数を格納するためにデジタル格納装置が用いら
れる。入力基準クロック信号が失われたシ、劣化したシ
すると、デジタル的に格納されている周波数に局部クロ
ック基準信号が組合わされて希望のクロック信号を発生
する。デジタル成分は時間および温度に対して独立して
いる。
したがって、本発明の回路における唯一の変量は局部ク
ロック基準である。希望の確度内である水晶基準クロッ
ク信号を選択することによシ、非常に正確なりロック・
ホールドオーバー信号が得られる。基準クロック信号が
失われても位相の完全性が失われることが無いように１
本発明は位相も正確に保つ。
本発明の好適な実施例が第２図に示されている。
基準クロック信号１０が位相比較器１１へ入力される。
その位相比較器の出力５０がＶＣＯ２９を駆動するため
に用いられる。ＶＣ０２９は希望によってはｖｃｘｏ　
（電圧制御水晶発振器）とすることができ、または入力
基準クロック信号１０に位相同期できるその他の任意の
周波数発生手段とすることができる。ＶＣ０２９の出力
は回路点５１を介して分局器２１へ供給される。ＶＣ０
２９の公称周波数は入力基準クロック信号１０の周波数
よシ高く、または低い。本発明の好適な実施例において
は、ＶＣ０２９の公称周波数は入力基準クロック信号１
０の周波数よシ高い。したがって、その周波数を分局器
２Ｔで分周せねばならない。分周器２Ｔの出力２８は位
相比較器１１へ供給され、入力基準クロック信号１０に
位相同期される。
位相比較器１１の出力がスイッチ３０を介してＶＣ０２
９へ結合される。モニタ２６が入力基準クロック信号１
０を監視する。入力基準クロック信号１００周波数が希
望の範囲（およそプラスマイナス１５ｐｐｍ）以内で正
確であるとすると、出力２８が入力基準クロック信号と
同相であるように、ＶＣ０２９が入力基準クロック信号
１０に位相同期される。モニタ２６は入力基準クロック
信号１０の存在と確度を常に試験する。入力基準クロッ
ク信号１０が失われたシ、妥当でなくなると、モニタ２
６は制御信号を線３１に出力してスイッチ３１を本発明
のクロックホールドオーバー回路の内部周波数基準へ結
合する。
入力基準クロック信号１０の周波数を！。とすると、Ｖ
ＣＯ２９の出力はその周波数Ｆ０のある倍数「Ｎ」であ
る。したがって、回路点５１１ＣおけるＶＣＯ２９の出
力はＮＦｏである。その出力は混合器３５へ入力される
。本発明のクロックホールドオーバー回路は周波数基準
３６を用いる。この好適な実施例においではその周波数
基準は、許容誤差が入力基準クロック信号１０の希望の
許容誤差以内である水晶基準である。周波数基準３６の
公称周波数はＮＦ０＋　Ｆｏ、、である。したがって、
回路点４９における混合器３５の出力周波数はＦｏｆｆ
である。これはＶＣ０２９の位相が同期された公称周波
数と局部周波数基準３６の周波数の間のオフセットであ
る。
局部周波数基準３６の出力３７が周波数合成器３Ｂへ入
力される。その周波数合成器３ＢはＦ。ｆｆに公称等し
い合成された周波数を発生する。周波数合成器のその出
力周波数Ｆ。ｆｆｓは回路点３９を介して周波数比較器
４０へ供給される。その周波数比較器へは混合器３５の
出力４９も供給される。
周波数比較器４０は、ＦｏｆｆがＦｏｆ□よシ高いか、
低いかに応じて出力４１と４２の一方を選択する。
周波数比較器４０の出力は、カウンタ４５に１選択され
た出力４１または４２の値に等しい量だけアップカウン
トまたはダウンカウントさせる。そのデジタルカウント
はＦ。ｆｆとＦ。ｆｆｓの差を表す。
カウンタ４５の出力は格納レジスタ４６へ結合される。
この実施例においては、そのレジスタはＦＩＦＯレジス
タである。カウンタ４５の出力は線４８を介して周波数
合成器３８へも供給されて、オフセット周波数Ｆｏｆ□
がＦ。ｆ、に等しくなるように補償値を供給する。
モニタ２６はカウント可能化信号を線４３を介してカウ
ンタ４５へ供給する。入力基準クロック信号１０が妥当
であると、局部クロック基準３６の丸めに妥当な補償値
を発生できるようにカウント可能化信号がカウンタ４５
をカウント可能状態にする。入力基準クロック信号１０
が失われ・るか、妥当でなくなると、モニタ２６は並列
負荷可能化信号を線４４を介してカウンタ４５へ供給す
る。
そうすると、レジスタ４６に最後に格納された値をカウ
ンタ４５へ供給できることになる。その値は線４８を介
して周波数合成器３８へ供給される。
周波数合成器３８の出力が回路点３９を介して混合器３
５の出力とともに位相比較器３４へ供給される。位相比
較器３４の出力３３がスイッチ３０を介してＶＣＯ２９
へ供給される。そうするとＶＣＯ２９は局部クロック基
準３６に位相同期される。
局部クロック基準３６は回路の出力に位相同期されてい
るから、入力基準クロック信号１０から局部クロック基
準３６へ切換えられると、位相の同一性が維持される。
本発明の別の実施例が第３＆図と第３ｂ図に示されてい
る。この別の実施例の説明においては、例として特定の
周波数値について述べる。本発明の回路には任意の適当
な周波数を使用できることが当業者には明らかであろう
。先に述べたように、本発明は電気通信の分野において
とぐに用いられ、とくに基準３クロック階層のためのク
ロックホールドオーバー回路として用いられる。２つの
入力基準クロック信号１０＆と１０ｂが基準選択回路５
８へ供給される。基準選択回路５８は主基準クロック信
号１Ｏａとバックアップ基準クロック信号１０ｂを選択
する。選択された入力基準クロック信号１０ａ。
ｉｏｂはＬＥＤ６５　、６６　Ｋよりそれぞれ指示でれ
る。
基準選択回路５８は選択された基準クロック信号１０＆
、１０ｂの確度を決定する手段を含む。入力基準クロッ
ク信号の確度が決定されるまでは、スケルチ信号９１が
パスドライバ５２へ出力されて回路の出力９２を抑制す
る。基準選択回路５８は入力警報５３とユニット故障信
号５２を出力する。
それらの入力における低レベル信号が基準クロック信号
の異常を指示する。ｒ、ｚｏ６７．８８が入力警報とユ
ニット故障信号のそれぞれの状態をそれぞれ指示する。
能動人力／出力信号５４．５５が基準クロック信号の状
態についての情報を基準選択回路５８へ供給する。能動
人力／出力信号５４゜５６が入力基準クロック信号１ｏ
ａ、１ｏｂと同相となるように同期人力５６が供給され
る。
入力基準クロック信号１０ｍ、１０ｂが選択された後で
、信号が線５９を介して位相比較器１１へ供給される。
基準３クロック階層においては、その線５９を介して位
相比較器へ供給されるその出力の公称周波数は４　ＫＨ
ｚである。その位相比較器１１の出力はスイッチ３ａを
介してＶＣ０２９へ供給される。そうするとそのＶＣＯ
２９は３．０８８　罎りの出力を生ずる。ＶＣ０２９の
出力は回路点５１を介してＮ分の１分周器２Ｔへ供給さ
れる。この実施例においては、Ｎは７７２に等しい。こ
の分周器２Ｔの出力９０は公称４ＫＨｚである。この出
力は位相比較器１１へ供給されて位相同期ループを完成
する。その出力９０はパスドライバ９３へも供給される
。そのパスドライバの出力９２は４Ｋ　Ｈｚのクロック
信号である。
ＶＣ０２９の出力は混合器３５へも供給され、そこで局
部クロック基準３６の出力５７と組合わされる。この実
施例においては、局部クロック基準３６は周波数が３．
０８９ＭＨｚである水晶発振器である。したがって、混
合器３５の出力は公称ＩＫＨｚである。この出力は低域
フィルタ１０へ結合される。その低域フィルタＴＯの出
カフ９が検出器８０へ結合される。
局部クロック基準３６の出力５７がＭ分の１分周器Ｔ１
へ供給される。ここで説明している実施例においては、
Ｍは４０９６である。その分周器７１の出力は位相比較
器７２へ供給される。位相比較器γ２の出力γ３がＶＣ
ＯＴ４へ供給される。ここで説明している実施例におい
ては、そのＶＣＯ７４は８．１９２ＭＨ，の信号７５を
生ずる。その信号Ｔ５はＬ分の１分周器７６へ供給され
る。ここで説明している実施例においては、この実施例
ではＬは８１９２である。分周器Ｔ６の出力γ８は公称
ＩＫＨｚである。その出カフ８は検出器８０へ供給でき
る。
その検出器８０は低域フィルタ出カフ９の周波数と分局
器の出カフ８の周波数との正の周波数差および負の周波
数差を決定する。検出器８０は周波数差信号８１と高／
低信号８２をプリセットアップ／ダウンカウンタ８３へ
供給する。
カウンタ８３の出力８８がプリセラ）Ｎ分の１分周カウ
ンタＴ７へも供給される。局部クロック基準３６を選択
された入力基準クロック信号１０１または１０ｂに同期
させるためにＮの値を変えることができる（実際には、
ブリセラ）Ｎ分の１分周カウンタ７７を用いて公称ＩＫ
Ｈｚ出力Ｔ８を公称Ｉ　ＫＨｚ出力Ｔ９に一致させる）
。分局カウンタすなわち分周器ＴＴの出力８９は位相比
較器７２へ結合されて位相同期ループを完成する。
一定の動作中は、ｖＣＯ２９の出力の周波数と局部クロ
ック基準３６の出力の周波数との差が合成されたＩＫＨ
ｚ信号と比較される。その差はアップ／ダウンカウンタ
を駆動して、合成されたＩ　ＩＱ（ｚ信号を、ｖＣＯ２
９の出力と局部クロック基準３６の差に一緒にする。Ｉ
ＫＨｚ周波数合成器の分解能は０．０９２Ｈｚであって
、１子方分の３の確度をもたらす。
局部クロック基準３６の出力５γが基準選択回路５８へ
供給される。その信号は分局器６３と６４へ供給される
。それらの分局器６３．６４は加えられた信号をそれぞ
れ２　分の１と２１４分の１に分局してレジスタクロッ
ク信号６１．６２１−（−れぞれ出力する。それらのレ
ジスタクロック信号６１．６２は２つの蓄積レジスタ８
４．８５を更新する。合成されたＩＫＨｚ値γ８をＩＫ
Ｈｚ　　出カフ９に一緒にさせる最後のカウント８８が
レジスタ８５に格納される。通常は、カウンタ８３は入
力８１．８２に関係する。入力基準クロック信号が失わ
れたシ、劣化したことが検出されると、基準選択回路５
８基準故障信号６０を発生して、その基準故障信号をカ
ウンタ８３のロードカウント入力端子へ供給する。その
基準故障信号は入力８１と８２を不能状態にしてカウン
タ８３にレジスタ８４の内容をカウンタ８３へ供給させ
る。レジスタ８４の内容は、合成されたＩＫＨｚ値と一
緒にさせるために必要な最後のカウントを含む。したが
って、基準クロック信号に異常が生じている間は、本発
明のクロックホールドオーバー回路は正確なりロック信
号の出力を続けさせる。カウントの格納と周波数合成は
デジタル的に行われ、唯一の変数は局部クロック基準３
６である。許容限界内で局部クロック基準を予め選択す
ることＫよシ、本発明のクロックホールドオーバー回路
は、時間と温度に無関係である適当な周波数基準信号を
発生する。周波数の経時変化は約２分の時定数で滑らか
にされ、差データはレジスタ８４と８５に格納される。
両方の入力基準クロック信号１０＆、１０ｂに異常が生
ずると、ＶＣＯ２９は内部周波数合成器に位相同期され
る。その内部周波数合成器はレジスタ８４と８５に格納
されているデータを用いて失われた入力に代える。その
ような移行期間中に出力９２は１μｓ　以内の位相スリ
ップで中断されずに保たれる。
【図面の簡単な説明】
第１図は従来のクロックホールドオーバー回路ノブロッ
ク図、第２図は本発明のクロックホールドオーバー回路
のブロック図、第３ａ図および第３ｂ図は本発明のクロ
ックホールドオーバー回路の別の実施例のブロック図で
ある。 １１．４０．γ２・・・・位相比較器、１２゜８０・・
・・検出器、１３，２９，７４・・・・ＶＣｏ、２ｌ−
−−−Ａ／Ｄ変換器、２３　５ｅａｓメモリ、２４・・
・・Ｄ／Ａ変換器、２６・・・・モニタ、２７，６３，
６４，７１，７６・・・・分周器、３５・・・・混合器
、３６＠・・壷局部クロック基準、３８・・・・周波数
合成器、４５・・・・アップ／ダウンカウンタ、４６・
・・―レジスタ、５２・ｅ・・パスドライバ、５８−・
拳・基準比較回路、７７．８３・・−φカウンタ。 特許出願人　　シリコン・ゼネラル・インコーホレーテ
ッド代　理　人　山　川　政　樹（ほか２名）１．７１
警件の表示 へ苗穂６ヲ特 許願第３１１ｇＺ１号 ３、補正をする者 事件との関係 特 許

Claims (1)

  1. 【特許請求の範囲】 第１の周波数と第１の位相を有する第１のクロック信号
    を受け、その第１のクロック信号の存在と非存在および
    第１のクロックホールドオーバー回路の確度を検出し、
    第１の信号および第２の信号を出力する受信手段と、 前記第１のクロック信号へ結合されるとともに、スイッ
    チ手段を介して第１の周波発生手段へ結合され、第１の
    出力信号を前記第１の周波数発生手段へ出力する第１の
    位相比較手段と、 混合手段へ結合され、第２の周波数と第２の位相を有す
    る第３の出力信号を出力する第２の周波数発生手段と、 この第２の周波数発生手段へ結合される周波数合成手段
    と、 比較手段と、 格納手段と、 第２の位相比較手段と、 を備え、前記第１の周波数発生手段は第２の出力信号を
    帰還ループで前記第１の位相比較手段へ出力し、 前記第２の出力信号は前記混合手段へ結合され、前記混
    合手段は前記第２の出力信号と前記第３の出力信号の周
    波数の差を表す第４の出力信号を出力し、 前記周波数合成手段は前記第２の出力信号と前記第３の
    出力信号の公称差を表す第５の出力信号を出力し、 前記比較手段は前記第４の出力信号と前記第５の出力信
    号へ結合され、前記第４の出力信号の差を表す第６の出
    力信号を出力し、 前記格納手段は前記第６の出力信号と前記第１の制御信
    号へ結合され、前記周波数合成手段へ結合されている前
    記第６の出力信号を格納し、前記第２の位相比較手段は
    前記第４の出力信号と前記第５の出力信号へ結合され、
    第７の出力信号を出力し、 前記第１の制御信号を出力して前記第６の出力信号の格
    納されている値を前記第１の周波数合成手段へ結合し、
    前記第１のクロック信号が存在せず、かつ前記第１のク
    ロック信号が正確でない時に前記スイッチ手段を前記第
    １の出力信号へ結合する制御信号を発生することを特徴
    とするクロックホールドオーバー回路。
JP63311821A 1987-12-10 1988-12-09 クロツクホールドオーバー回路 Pending JPH022722A (ja)

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US07/131,141 US4849993A (en) 1987-12-10 1987-12-10 Clock holdover circuit
US131141 1987-12-10

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SE8804461L (sv) 1989-06-11
US4849993A (en) 1989-07-18
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DE3841512C2 (ja) 1990-10-04
GB2213664B (en) 1992-08-19
FR2626690B1 (fr) 1991-01-11
DE3841512A1 (de) 1989-06-29
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SE501385C2 (sv) 1995-01-30

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