JPH04291819A - 位相同期ループ回路及び基準信号選択回路 - Google Patents
位相同期ループ回路及び基準信号選択回路Info
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- JPH04291819A JPH04291819A JP3057318A JP5731891A JPH04291819A JP H04291819 A JPH04291819 A JP H04291819A JP 3057318 A JP3057318 A JP 3057318A JP 5731891 A JP5731891 A JP 5731891A JP H04291819 A JPH04291819 A JP H04291819A
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- Japan
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- frequency
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- clock
- phase
- input reference
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- 238000001514 detection method Methods 0.000 claims abstract description 17
- 230000005856 abnormality Effects 0.000 claims description 21
- 230000001360 synchronised effect Effects 0.000 claims description 5
- 230000002159 abnormal effect Effects 0.000 abstract description 3
- 230000010355 oscillation Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 1
- 230000001960 triggered effect Effects 0.000 description 1
Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は位相同期ループ回路に係
り、特に基準クロックに同期したパルスをマスタークロ
ックとして発生し出力する位相同期ループ回路に関する
。
り、特に基準クロックに同期したパルスをマスタークロ
ックとして発生し出力する位相同期ループ回路に関する
。
【０００２】通信システムやデータ伝送制御機器のマス
タークロックとして利用されるパルスは、データを再生
する際の基準となるパルスであるため、入力基準クロッ
クの変化に対して強く、常に安定な精度で上記のパルス
（マスタークロック）を発生できる位相同期ループ回路
（ＰＬＬ回路）が必要とされる。
タークロックとして利用されるパルスは、データを再生
する際の基準となるパルスであるため、入力基準クロッ
クの変化に対して強く、常に安定な精度で上記のパルス
（マスタークロック）を発生できる位相同期ループ回路
（ＰＬＬ回路）が必要とされる。
【０００３】
【従来の技術】図４は従来の位相同期ループ回路の一例
のブロック図を示す。同図中、端子１を介して入力され
た繰り返し周波数ｆ０ の基準クロックは、分周器２に
より繰り返し周波数が１／ｍ倍に分周されてｆ１ （＝
ｆ０ ／ｍ）とされた後位相比較器３に供給され、ここ
で後述の分周器６の出力信号と位相比較され、それらの
位相差に応じた誤差信号に変換される。
のブロック図を示す。同図中、端子１を介して入力され
た繰り返し周波数ｆ０ の基準クロックは、分周器２に
より繰り返し周波数が１／ｍ倍に分周されてｆ１ （＝
ｆ０ ／ｍ）とされた後位相比較器３に供給され、ここ
で後述の分周器６の出力信号と位相比較され、それらの
位相差に応じた誤差信号に変換される。
【０００４】位相比較器３から取り出された位相誤差信
号は低域フィルタ（ＬＰＦ）４を通して電圧制御発振器
（ＶＣＯ）５に制御電圧として印加され、その出力発振
周波数ｆ２ を可変制御する。ＶＣＯ５から取り出され
た繰り返し周波数ｆ２ の発振パルスは分周器６により
１／ｎ倍に繰り返し周波数が分周されて前記繰り返し周
波数ｆ１ と等しい周波数ｆ３ （＝ｆ２ ／ｎ＝ｆ０
／ｍ）とされた後位相比較器３に比較信号として供給
される。
号は低域フィルタ（ＬＰＦ）４を通して電圧制御発振器
（ＶＣＯ）５に制御電圧として印加され、その出力発振
周波数ｆ２ を可変制御する。ＶＣＯ５から取り出され
た繰り返し周波数ｆ２ の発振パルスは分周器６により
１／ｎ倍に繰り返し周波数が分周されて前記繰り返し周
波数ｆ１ と等しい周波数ｆ３ （＝ｆ２ ／ｎ＝ｆ０
／ｍ）とされた後位相比較器３に比較信号として供給
される。
【０００５】かかるフィードバックループ構成の位相同
期ループ回路（ＰＬＬ回路）によれば、位相比較器３に
入力される２信号の位相差が一定値となるように動作し
、これによりＶＣＯ５から端子７へは入力基準クロック
に位相同期した、繰り返し周波数ｆ２ （＝ｆ０ ・ｎ
／ｍ）のパルスが取り出され、次段の回路のマスターク
ロック（ＭＣＬＫ）として用いられる。
期ループ回路（ＰＬＬ回路）によれば、位相比較器３に
入力される２信号の位相差が一定値となるように動作し
、これによりＶＣＯ５から端子７へは入力基準クロック
に位相同期した、繰り返し周波数ｆ２ （＝ｆ０ ・ｎ
／ｍ）のパルスが取り出され、次段の回路のマスターク
ロック（ＭＣＬＫ）として用いられる。
【０００６】
【発明が解決しようとする課題】しかるに、上記の従来
のＰＬＬ回路においては、入力基準クロックに何らかの
理由でクロック断（クロックの完全入力停止）、クロッ
クの歯抜け（クロックの短期間の欠落）、周波数の変更
等の異常が発生した場合、ＰＬＬ回路の同期はずれが発
生し、ＶＣＯ５は所定の自走発振周波数を発振出力し始
める。このため、従来は入力基準クロックの異常を検出
した時点の前後で出力マスタークロックの位相や周波数
がずれたりし、また上記自走発振周波数を所定周波数ｆ
２ に設定してあったとしても、ＶＣＯのばらつきによ
って正確に所定周波数ｆ２ が出力されるとは限らない
という問題がある。
のＰＬＬ回路においては、入力基準クロックに何らかの
理由でクロック断（クロックの完全入力停止）、クロッ
クの歯抜け（クロックの短期間の欠落）、周波数の変更
等の異常が発生した場合、ＰＬＬ回路の同期はずれが発
生し、ＶＣＯ５は所定の自走発振周波数を発振出力し始
める。このため、従来は入力基準クロックの異常を検出
した時点の前後で出力マスタークロックの位相や周波数
がずれたりし、また上記自走発振周波数を所定周波数ｆ
２ に設定してあったとしても、ＶＣＯのばらつきによ
って正確に所定周波数ｆ２ が出力されるとは限らない
という問題がある。
【０００７】本発明は上記の点に鑑みなされたもので、
入力基準クロックに異常が発生してもＶＣＯを自走発振
させないようにすることにより、上記の課題を解決した
位相同期ループ回路を提供することを目的とする。
入力基準クロックに異常が発生してもＶＣＯを自走発振
させないようにすることにより、上記の課題を解決した
位相同期ループ回路を提供することを目的とする。
【０００８】
【課題を解決するための手段】図１は本発明の原理ブロ
ック図を示す。同図において、位相比較器１１及び電圧
制御発振器１２を有する位相同期ループ回路において、
本発明は分周手段１３，選択回路１４及び異常検出回路
１５を設けた点に特徴がある。
ック図を示す。同図において、位相比較器１１及び電圧
制御発振器１２を有する位相同期ループ回路において、
本発明は分周手段１３，選択回路１４及び異常検出回路
１５を設けた点に特徴がある。
【０００９】分周手段１３は第１の基準クロックと１又
は２以上の第２の基準クロックを入力信号として受け、
第１の基準クロックと一定の周波数関係にある基準クロ
ックを出力する。選択回路１４は分周手段１３の出力基
準クロックのうち、いずれか一の基準クロックを選択し
て位相比較器１１へ出力する。
は２以上の第２の基準クロックを入力信号として受け、
第１の基準クロックと一定の周波数関係にある基準クロ
ックを出力する。選択回路１４は分周手段１３の出力基
準クロックのうち、いずれか一の基準クロックを選択し
て位相比較器１１へ出力する。
【００１０】異常検出回路１５は第１及び第２の入力基
準クロックを夫々入力信号として受け、選択回路１４か
ら選択出力されている一の基準クロックに異常発生があ
ったとき、選択回路１４から別の入力基準クロックが切
換出力されるように選択回路１４を制御する。
準クロックを夫々入力信号として受け、選択回路１４か
ら選択出力されている一の基準クロックに異常発生があ
ったとき、選択回路１４から別の入力基準クロックが切
換出力されるように選択回路１４を制御する。
【００１１】
【作用】本発明では、電圧制御発振器１２から例えば第
１の入力基準クロックに位相同期したパルスが出力され
ている状態において、第１の入力基準クロックに異常が
発生した場合、異常検出回路１５がこれを検出して選択
回路１４からそれまで出力されていた上記第１の入力基
準クロックから別の正常な第２の入力基準クロックの分
周信号が切換え出力されるように選択回路１４が制御さ
れる。このため、電圧制御発振器１２は自走発振するこ
となく、引続いて第２の入力基準クロックに位相同期し
たパルスを出力することができる。
１の入力基準クロックに位相同期したパルスが出力され
ている状態において、第１の入力基準クロックに異常が
発生した場合、異常検出回路１５がこれを検出して選択
回路１４からそれまで出力されていた上記第１の入力基
準クロックから別の正常な第２の入力基準クロックの分
周信号が切換え出力されるように選択回路１４が制御さ
れる。このため、電圧制御発振器１２は自走発振するこ
となく、引続いて第２の入力基準クロックに位相同期し
たパルスを出力することができる。
【００１２】
【実施例】図２は本発明の一実施例のブロック図を示す
。同図中、図１及び図４と同一構成部分には同一符号を
付し、その説明を省略する。図２において、第１及び第
２の入力基準クロックは夫々端子２１，２２を介して対
応する分周器２３，２４に夫々別々に入力される一方、
異常検出回路２５に共通入力される。分周器２３及び２
４の各分周比は、第１及び第２の入力基準クロックが等
しい繰り返し周波数のときには同一値に設定され、異な
る繰り返し周波数のときには例えば分周器２３及び２４
の各出力分周信号が互いに同一の繰り返し周波数となる
ような異なる値に設定される。
。同図中、図１及び図４と同一構成部分には同一符号を
付し、その説明を省略する。図２において、第１及び第
２の入力基準クロックは夫々端子２１，２２を介して対
応する分周器２３，２４に夫々別々に入力される一方、
異常検出回路２５に共通入力される。分周器２３及び２
４の各分周比は、第１及び第２の入力基準クロックが等
しい繰り返し周波数のときには同一値に設定され、異な
る繰り返し周波数のときには例えば分周器２３及び２４
の各出力分周信号が互いに同一の繰り返し周波数となる
ような異なる値に設定される。
【００１３】分周器２３及び２４は前記した分周手段１
３を構成しており、それらの出力分周信号は選択回路２
６（前記選択回路１４に相当）に供給され、ここでいず
れか一方の分周信号のみが選択されて位相比較器３（前
記位相比較器１１に相当）に供給される。
３を構成しており、それらの出力分周信号は選択回路２
６（前記選択回路１４に相当）に供給され、ここでいず
れか一方の分周信号のみが選択されて位相比較器３（前
記位相比較器１１に相当）に供給される。
【００１４】また、ＶＣＯ５（前記電圧制御発振器１２
に相当）の出力発振パルスは分周器２７及び２８に夫々
供給されて分周される。分周器２７及び２８の各出力分
周パルスは選択回路２９に供給され、ここでいずれか一
方の分周パルスのみが選択されて位相比較器３に比較信
号として入力される。
に相当）の出力発振パルスは分周器２７及び２８に夫々
供給されて分周される。分周器２７及び２８の各出力分
周パルスは選択回路２９に供給され、ここでいずれか一
方の分周パルスのみが選択されて位相比較器３に比較信
号として入力される。
【００１５】選択回路２６及び２９は夫々異常検出回路
２５の出力検出信号によって切換制御される。ここで、
異常検出回路２５は、例えば予め異常と判定するクロッ
クの歯抜け期間を時定数とするリトリガラブル単安定マ
ルチバイブレータ（例えばＨＣ１２３）等により構成さ
れており、端子２１，２２からの第１及び第２の入力基
準クロックのうち選択回路２６で選択されている方の入
力基準クロックを選択出力するスイッチ回路を通して上
記の単安定マルチバイブレータをトリガする。
２５の出力検出信号によって切換制御される。ここで、
異常検出回路２５は、例えば予め異常と判定するクロッ
クの歯抜け期間を時定数とするリトリガラブル単安定マ
ルチバイブレータ（例えばＨＣ１２３）等により構成さ
れており、端子２１，２２からの第１及び第２の入力基
準クロックのうち選択回路２６で選択されている方の入
力基準クロックを選択出力するスイッチ回路を通して上
記の単安定マルチバイブレータをトリガする。
【００１６】これにより、入力基準クロックが正常に入
力されているときは、その入力基準クロックの周期は上
記時定数未満であるから、上記単安定マルチバイブレー
タの出力は例えば常にローレベルであるのに対し、入力
基準クロックの歯抜け、又は断により上記単安定マルチ
バイブレータに入力基準クロックが入力されない時は、
上記時定数経過した時点で単安定マルチバイブレータか
らハイレベルの異常検出信号が取り出される。
力されているときは、その入力基準クロックの周期は上
記時定数未満であるから、上記単安定マルチバイブレー
タの出力は例えば常にローレベルであるのに対し、入力
基準クロックの歯抜け、又は断により上記単安定マルチ
バイブレータに入力基準クロックが入力されない時は、
上記時定数経過した時点で単安定マルチバイブレータか
らハイレベルの異常検出信号が取り出される。
【００１７】選択回路２６及び２９は上記の異常検出回
路２５の出力信号がローレベルのときは分周器２３，２
７の出力分周信号を選択し、異常検出回路２５の出力信
号がハイレベルのときには分周器２４，２８の出力分周
信号を選択するように構成されている。
路２５の出力信号がローレベルのときは分周器２３，２
７の出力分周信号を選択し、異常検出回路２５の出力信
号がハイレベルのときには分周器２４，２８の出力分周
信号を選択するように構成されている。
【００１８】これにより、例えば正常な第１の入力基準
クロックを分周器２３で分周して得た図３（Ａ）に示す
如き信号が選択回路２６より取り出され、またＶＣＯ５
から取り出された図３（Ｂ）に示す如きパルスを分周器
２７で分周することにより、分周器２３の出力分周信号
と同一繰り返し周波数とされた図３（Ｃ）に示す如きパ
ルスが選択回路２９より取り出されているときには、Ｖ
ＣＯ５から出力端子３０に第１の入力基準クロックに位
相同期したパルスがマスタークロック（ＭＣＬＫ）とし
て取り出されている。
クロックを分周器２３で分周して得た図３（Ａ）に示す
如き信号が選択回路２６より取り出され、またＶＣＯ５
から取り出された図３（Ｂ）に示す如きパルスを分周器
２７で分周することにより、分周器２３の出力分周信号
と同一繰り返し周波数とされた図３（Ｃ）に示す如きパ
ルスが選択回路２９より取り出されているときには、Ｖ
ＣＯ５から出力端子３０に第１の入力基準クロックに位
相同期したパルスがマスタークロック（ＭＣＬＫ）とし
て取り出されている。
【００１９】この同期状態において、第１の入力基準ク
ロックに歯抜け又は断が発生すると、異常検出回路２５
からハイレベルの信号が取り出されるため、選択回路２
６は分周器２４の出力分周信号を位相比較器３へ選択出
力し、選択回路２９は分周器２８の出力分周信号を位相
比較器３へ比較信号として選択出力するように制御され
る。
ロックに歯抜け又は断が発生すると、異常検出回路２５
からハイレベルの信号が取り出されるため、選択回路２
６は分周器２４の出力分周信号を位相比較器３へ選択出
力し、選択回路２９は分周器２８の出力分周信号を位相
比較器３へ比較信号として選択出力するように制御され
る。
【００２０】分周器２４及び２８の各分周信号は夫々同
一繰り返し周波数になるように分周比が設定されている
ため、位相同期ループ回路は今度は正常な第２の入力基
準クロックに位相同期し、ＶＣＯ５が自走発振すること
なく、引続いて第２の入力基準クロックに位相同期した
パルスをマスタークロック（ＭＣＬＫ）として端子３０
へ出力することができる。従って、本実施例によれば、
第１の基準クロックを現用系のクロックとし、第２の入
力基準クロックを予備系の基準クロックとして常に入力
基準クロックに位相同期したパルスを生成出力すること
ができる。
一繰り返し周波数になるように分周比が設定されている
ため、位相同期ループ回路は今度は正常な第２の入力基
準クロックに位相同期し、ＶＣＯ５が自走発振すること
なく、引続いて第２の入力基準クロックに位相同期した
パルスをマスタークロック（ＭＣＬＫ）として端子３０
へ出力することができる。従って、本実施例によれば、
第１の基準クロックを現用系のクロックとし、第２の入
力基準クロックを予備系の基準クロックとして常に入力
基準クロックに位相同期したパルスを生成出力すること
ができる。
【００２１】また、本実施例によれば、第１及び第２の
入力基準クロックの繰り返し周波数が異なっていても、
分周器２３，２４，２７，２８の分周比の設定により、
入力基準クロックに位相同期したパルスを生成出力する
ことができるから、これら位相同期ループ回路を一つの
パッケージ３１内に納め、それを２種類の繰り返し周波
数の基準クロックのどちらを使用する機器のいずれにも
使用させることができる。
入力基準クロックの繰り返し周波数が異なっていても、
分周器２３，２４，２７，２８の分周比の設定により、
入力基準クロックに位相同期したパルスを生成出力する
ことができるから、これら位相同期ループ回路を一つの
パッケージ３１内に納め、それを２種類の繰り返し周波
数の基準クロックのどちらを使用する機器のいずれにも
使用させることができる。
【００２２】また、分周器２３，２４，２７，２８の分
周比の設定により、端子３０へ出力されるパルスの繰り
返し周波数を２種類の一方とすることができる。
周比の設定により、端子３０へ出力されるパルスの繰り
返し周波数を２種類の一方とすることができる。
【００２３】なお、本発明は上記の実施例に限定される
ものではなく、第２の入力基準クロック系回路部を２以
上並列に設けてもよい。
ものではなく、第２の入力基準クロック系回路部を２以
上並列に設けてもよい。
【００２４】
【発明の効果】上述の如く、本発明によれば、入力基準
クロックの異常を検出した場合でも、電圧制御発振器を
自走発振させることなく、別の正常な入力基準クロック
に位相同期したパルスを出力することができるため、常
に安定な精度で位相ずれや周波数ずれのないマスターク
ロックを発振出力することができる等の特長を有するも
のである。
クロックの異常を検出した場合でも、電圧制御発振器を
自走発振させることなく、別の正常な入力基準クロック
に位相同期したパルスを出力することができるため、常
に安定な精度で位相ずれや周波数ずれのないマスターク
ロックを発振出力することができる等の特長を有するも
のである。
【図１】本発明の原理ブロック図である。
【図２】本発明の一実施例のブロック図である。
【図３】図２の動作説明用タイムチャートである。
【図４】従来の一例のブロック図である。
１１ 位相比較器
１２ 電圧制御発振器
１３ 分周手段
１４ 選択回路
１５ 異常検出回路
Claims (4)
- 【請求項１】 入力基準クロックと電圧制御発振器（
１２）からの信号とを位相比較器（１１）により位相比
較して得た誤差信号で前記電圧制御発振器（１２）を制
御し、該電圧制御発振器（１２）から前記入力基準クロ
ックに同期したパルスを出力する位相同期ループ回路に
おいて、第１の入力基準クロックと１又は２以上の第２
の入力基準クロックを入力信号として受け、該第１の基
準クロックと一定の周波数関係にある基準クロックを出
力する分周手段（１３）と、前記分周手段（１３）の出
力基準クロックのうち、いずれか一の基準クロックを選
択して前記位相比較器（１１）へ出力する選択回路（１
４）と、前記第１及び第２の入力基準クロックを夫々入
力信号として受け、前記選択回路（１４）から選択出力
されている一の基準クロックに異常発生があったとき、
前記選択回路（１４）から別の入力基準クロックが切換
出力されるように、該選択回路（１４）を制御する異常
検出回路（１５）とを有することを特徴とする位相同期
ループ回路。 - 【請求項２】 前記第１及び第２の入力基準クロック
は夫々同一繰り返し周波数であることを特徴とする請求
項１記載の位相同期ループ回路。 - 【請求項３】 前記第１及び第２の入力基準クロック
は互いに異なる繰り返し周波数であり、前記分周手段（
１３）は夫々該第１及び第２の入力基準クロックを同一
繰り返し周波数に分周して出力することを特徴とする請
求項１記載の位相同期ループ回路。 - 【請求項４】 前記電圧制御発振器（１２）の出力パ
ルスを夫々互いに異なる分周比で分周する複数の分周器
（２７，２８）と、該複数の分周器（２７，２８）の各
出力信号のうち、前記異常検出回路（１５）の出力検出
信号によりいずれか一の出力信号を選択して前記位相比
較器（１１）へ比較信号として供給する第２の選択回路
（２９）とを更に有することを特徴とする請求項１記載
の位相同期ループ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057318A JPH04291819A (ja) | 1991-03-20 | 1991-03-20 | 位相同期ループ回路及び基準信号選択回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3057318A JPH04291819A (ja) | 1991-03-20 | 1991-03-20 | 位相同期ループ回路及び基準信号選択回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04291819A true JPH04291819A (ja) | 1992-10-15 |
Family
ID=13052227
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3057318A Pending JPH04291819A (ja) | 1991-03-20 | 1991-03-20 | 位相同期ループ回路及び基準信号選択回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04291819A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171784A (ja) * | 2010-02-16 | 2011-09-01 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ回路 |
-
1991
- 1991-03-20 JP JP3057318A patent/JPH04291819A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011171784A (ja) * | 2010-02-16 | 2011-09-01 | Nippon Dempa Kogyo Co Ltd | Ｐｌｌ回路 |
| US8344770B2 (en) | 2010-02-16 | 2013-01-01 | Nihon Dempa Kogyo Co., Ltd | PLL circuit |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20000425 |