JP2602589B2 - Lddトランジスタの製造方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims description 26
- 238000000034 method Methods 0.000 title claims description 9
- 239000012535 impurity Substances 0.000 claims description 58
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 47
- 239000000758 substrate Substances 0.000 claims description 29
- 239000004065 semiconductor Substances 0.000 claims description 22
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 150000004767 nitrides Chemical class 0.000 claims description 10
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 6
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 6
- 239000011574 phosphorus Substances 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 5
- 238000000151 deposition Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- 238000010438 heat treatment Methods 0.000 claims description 2
- 230000000694 effects Effects 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 7
- 229910052710 silicon Inorganic materials 0.000 description 7
- 239000010703 silicon Substances 0.000 description 7
- 239000003990 capacitor Substances 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- -1 boron ions Chemical class 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
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- H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
- H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/107—Substrate region of field-effect devices
- H01L29/1075—Substrate region of field-effect devices of field-effect transistors
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- H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current
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- H01L29/41783—Raised source or drain electrodes self aligned with the gate
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- H01L29/66409—Unipolar field-effect transistors
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Description
【0001】
【産業上の利用分野】本発明はLDD(ライトリー ド
ープト ドレイン(Lightly Doped Dr
ain))トランジスタの製造方法に関し、特に接合容
量及びボデーエフェクト並びに短チャネル効果を減少す
るのに適したLDDトランジスタの製造方法に関する。
ープト ドレイン(Lightly Doped Dr
ain))トランジスタの製造方法に関し、特に接合容
量及びボデーエフェクト並びに短チャネル効果を減少す
るのに適したLDDトランジスタの製造方法に関する。
【0002】
【従来の技術】従来のLDDトランジスタの構造を図8
及び図9に示す。
及び図9に示す。
【0003】図8は、従来のLDDトランジスタの第1
の例を示す断面図である。このトランジスタを作製する
には、まず、P型シリコン基板1上にゲート酸化膜3を
形成し、その上に多結晶シリコンを堆積してゲート電極
4を形成する。次に、シリコン基板1に硼素と燐をそれ
ぞれイオン注入して、P型不純物層6とN型低濃度不純
物層7を形成する。次に、酸化膜を堆積した後、リアク
ティブ イオン エッチングを行ってゲート電極4の両
側に側壁酸化膜11を形成し、その後、シリコン基板1
に砒素をイオン注入してN型高濃度不純物層8を形成し
て作製する。
の例を示す断面図である。このトランジスタを作製する
には、まず、P型シリコン基板1上にゲート酸化膜3を
形成し、その上に多結晶シリコンを堆積してゲート電極
4を形成する。次に、シリコン基板1に硼素と燐をそれ
ぞれイオン注入して、P型不純物層6とN型低濃度不純
物層7を形成する。次に、酸化膜を堆積した後、リアク
ティブ イオン エッチングを行ってゲート電極4の両
側に側壁酸化膜11を形成し、その後、シリコン基板1
に砒素をイオン注入してN型高濃度不純物層8を形成し
て作製する。
【0004】図9は、従来のLDDトランジスタの第2
の例を示す断面図である。このトランジスタを作製する
には、まず、P型シリコン基板1にマスクを用いてチャ
ネル部分のみに硼素イオンを注入してP型不純物層12
を形成した後、半導体基板1上にゲート酸化膜3を形成
し、その上に多結晶シリコンを堆積してゲート電極4を
形成する。次に、シリコン基板1に燐をイオン注入して
N型低濃度不純物層7を形成し、次に、酸化膜を堆積し
た後、リアクティブ イオン エッチングを実施してゲ
ート電極4の両側に側壁酸化膜11を形成し、その後、
P型シリコン基板1に砒素をイオン注入してN型高濃度
不純物層8を形成して作製する。
の例を示す断面図である。このトランジスタを作製する
には、まず、P型シリコン基板1にマスクを用いてチャ
ネル部分のみに硼素イオンを注入してP型不純物層12
を形成した後、半導体基板1上にゲート酸化膜3を形成
し、その上に多結晶シリコンを堆積してゲート電極4を
形成する。次に、シリコン基板1に燐をイオン注入して
N型低濃度不純物層7を形成し、次に、酸化膜を堆積し
た後、リアクティブ イオン エッチングを実施してゲ
ート電極4の両側に側壁酸化膜11を形成し、その後、
P型シリコン基板1に砒素をイオン注入してN型高濃度
不純物層8を形成して作製する。
【0005】
【発明が解決しようとする課題】このような従来のLD
Dトランジスタにおいては、トランジスタを微細化する
に従って短チャネル効果が生じ、パンチスルーを起こし
やすくなる。これを改善するために、図8に示すよう
に、ソース・ドレイン領域であるN型低濃度不純物層
7、N型高濃度不純物層8の周辺にP型不純物層6を設
けるか、図9に示すように、チャネル部分にP型不純物
層12を設ける方法がある。
Dトランジスタにおいては、トランジスタを微細化する
に従って短チャネル効果が生じ、パンチスルーを起こし
やすくなる。これを改善するために、図8に示すよう
に、ソース・ドレイン領域であるN型低濃度不純物層
7、N型高濃度不純物層8の周辺にP型不純物層6を設
けるか、図9に示すように、チャネル部分にP型不純物
層12を設ける方法がある。
【0006】しかし、P型不純物層6を設ける場合に
は、P型不純物層6の存在によって、N型高濃度不純物
層8とP型基板1間の接合容量が増加するという問題が
ある。
は、P型不純物層6の存在によって、N型高濃度不純物
層8とP型基板1間の接合容量が増加するという問題が
ある。
【0007】一方、チャネル部分にP型不純物層12を
設ける場合には、閾値電圧Vtには限度があるので、不
純物の濃度を高めるのに限度がある。更に、適当な閾値
電圧Vtを維持するとしても、ボデーエフェクト(Bo
dy Effect:バックバイアスによる閾値電圧V
tの変化)が大きくなるという問題がある。
設ける場合には、閾値電圧Vtには限度があるので、不
純物の濃度を高めるのに限度がある。更に、適当な閾値
電圧Vtを維持するとしても、ボデーエフェクト(Bo
dy Effect:バックバイアスによる閾値電圧V
tの変化)が大きくなるという問題がある。
【0008】本発明の目的は、ソース・ドレイン領域と
基板間の接合容量を減少するとともに、ボデーエフェク
トおよび短チャネル効果を減らして、動作速度を向上し
たLDDトランジスタの製造方法を提供することにあ
る。
基板間の接合容量を減少するとともに、ボデーエフェク
トおよび短チャネル効果を減らして、動作速度を向上し
たLDDトランジスタの製造方法を提供することにあ
る。
【0009】
【課題を解決するための手段】上記目的を達成するため
に、本発明のLDDトランジスタの製造方法は、第1導
電型の半導体基板上にフィールド酸化膜を形成する工程
と、上記半導体基板上に第1多結晶シリコン膜、窒化
膜、第2多結晶シリコン膜からなる積層体を選択的に形
成する工程と、上記積層体の側壁に側壁酸化膜を形成す
る工程と、上記工程を経た上記半導体基板上に第3多結
晶シリコン膜を形成した後、該第3多結晶シリコン膜に
不純物をドープする工程と、上記積層体上から上記フィ
ールド酸化膜上に至る部分を残して、上記第3多結晶シ
リコン膜を除去する工程と、上記工程を経た上記半導体
基板上をホトレジスト膜で覆い、上記第3多結晶シリコ
ン膜の頂部が露出するまでエッチバックする工程と、上
記窒化膜が露出するまで上記第3多結晶シリコン膜と上
記第2多結晶シリコン膜とをエッチングする工程と、上
記側壁酸化膜をエッチングにより除去する工程と、上記
ホトレジスト膜を除去した後、上記側壁酸化膜があった
箇所の上記半導体基板に不純物をドープして、第1導電
型不純物層と、上記第1導電型と逆の導電型の第2導電
型低濃度不純物層とをそれぞれ形成する工程と、上記工
程を経た上記半導体基板上に絶縁膜を形成した後、熱処
理を行って、ドーピングされた上記第3多結晶シリコン
膜から不純物を拡散させて上記半導体基板に第2導電型
高濃度不純物層を形成する工程と、上記第3多結晶シリ
コン膜上にコンタクト孔を設け、そこに導電膜を堆積し
て電気的接続をとる工程とを含むことを特徴とする。
に、本発明のLDDトランジスタの製造方法は、第1導
電型の半導体基板上にフィールド酸化膜を形成する工程
と、上記半導体基板上に第1多結晶シリコン膜、窒化
膜、第2多結晶シリコン膜からなる積層体を選択的に形
成する工程と、上記積層体の側壁に側壁酸化膜を形成す
る工程と、上記工程を経た上記半導体基板上に第3多結
晶シリコン膜を形成した後、該第3多結晶シリコン膜に
不純物をドープする工程と、上記積層体上から上記フィ
ールド酸化膜上に至る部分を残して、上記第3多結晶シ
リコン膜を除去する工程と、上記工程を経た上記半導体
基板上をホトレジスト膜で覆い、上記第3多結晶シリコ
ン膜の頂部が露出するまでエッチバックする工程と、上
記窒化膜が露出するまで上記第3多結晶シリコン膜と上
記第2多結晶シリコン膜とをエッチングする工程と、上
記側壁酸化膜をエッチングにより除去する工程と、上記
ホトレジスト膜を除去した後、上記側壁酸化膜があった
箇所の上記半導体基板に不純物をドープして、第1導電
型不純物層と、上記第1導電型と逆の導電型の第2導電
型低濃度不純物層とをそれぞれ形成する工程と、上記工
程を経た上記半導体基板上に絶縁膜を形成した後、熱処
理を行って、ドーピングされた上記第3多結晶シリコン
膜から不純物を拡散させて上記半導体基板に第2導電型
高濃度不純物層を形成する工程と、上記第3多結晶シリ
コン膜上にコンタクト孔を設け、そこに導電膜を堆積し
て電気的接続をとる工程とを含むことを特徴とする。
【0010】この場合、上記第3多結晶シリコンにドー
プする不純物として燐または砒素を用いることを特徴と
する。
プする不純物として燐または砒素を用いることを特徴と
する。
【0011】またこの場合、上記第1導電型不純物層を
形成するための不純物として硼素またはBF2を用いる
ことを特徴とする。
形成するための不純物として硼素またはBF2を用いる
ことを特徴とする。
【0012】
【作用】第1導電型高濃度不純物層が、ゲートに隣接す
る部分にのみ存在するので、ソース・ドレイン領域と基
板間の接合容量が減少するとともに、ボデーエフェクト
が減少する。
る部分にのみ存在するので、ソース・ドレイン領域と基
板間の接合容量が減少するとともに、ボデーエフェクト
が減少する。
【0013】第2導電型高濃度不純物層の上面に接して
多結晶シリコン膜が設けられており、該多結晶シリコン
膜の上面に接して導電膜が設けられているので、半導体
基板の第2導電型高濃度不純物領域と多結晶シリコン膜
との間、及び、該多結晶シリコン膜と導電膜との間の電
気的接続が形成される。
多結晶シリコン膜が設けられており、該多結晶シリコン
膜の上面に接して導電膜が設けられているので、半導体
基板の第2導電型高濃度不純物領域と多結晶シリコン膜
との間、及び、該多結晶シリコン膜と導電膜との間の電
気的接続が形成される。
【0014】また、第2導電型高濃度不純物層の上面に
接して多結晶シリコン膜が設けられているので、多結晶
シリコン膜と接続するための導電膜形成に際し、多結晶
シリコン膜との接続が良好になされるように導電膜をア
ライメントすることが可能となる。
接して多結晶シリコン膜が設けられているので、多結晶
シリコン膜と接続するための導電膜形成に際し、多結晶
シリコン膜との接続が良好になされるように導電膜をア
ライメントすることが可能となる。
【0015】第2導電型高濃度不純物層は、半導体基板
の表面に直接接して形成されている多結晶シリコン膜か
ら不純物を拡散させて形成するので、その形成が容易で
あり、かつ、第2導電型低濃度不純物層の厚さよりも薄
く形成することが可能である。
の表面に直接接して形成されている多結晶シリコン膜か
ら不純物を拡散させて形成するので、その形成が容易で
あり、かつ、第2導電型低濃度不純物層の厚さよりも薄
く形成することが可能である。
【0016】また、第2導電型高濃度不純物層の厚さ
を、第2導電型低濃度不純物層の厚さよりも薄くするこ
とにより短チャンネル効果が減少する。
を、第2導電型低濃度不純物層の厚さよりも薄くするこ
とにより短チャンネル効果が減少する。
【0017】
【実施例】本実施例の一実施例であるLDDトランジス
タの製造工程断面図を図1〜図7に示し、その製造方法
及び構造を説明する。
タの製造工程断面図を図1〜図7に示し、その製造方法
及び構造を説明する。
【0018】図1に示すように、P型シリコン基板1上
に窒化膜13を堆積した後、マスクを用いてフィールド
酸化膜2を形成する部分の窒化膜13をエッチングによ
り除去し、その場所にフィールド酸化膜2を形成する。
に窒化膜13を堆積した後、マスクを用いてフィールド
酸化膜2を形成する部分の窒化膜13をエッチングによ
り除去し、その場所にフィールド酸化膜2を形成する。
【0019】次に、図2に示すように、窒化膜13を除
去した後、ゲート酸化膜3を形成し、その上に、第1多
結晶シリコン膜4a、窒化膜14、及び、第2多結晶シ
リコン膜4bを順次堆積し、マスクを用いてパターニン
グして積層体を形成する。
去した後、ゲート酸化膜3を形成し、その上に、第1多
結晶シリコン膜4a、窒化膜14、及び、第2多結晶シ
リコン膜4bを順次堆積し、マスクを用いてパターニン
グして積層体を形成する。
【0020】次に、図3に示すように、公知の方法によ
り、上記積層体の両側に側壁酸化膜11を形成した後、
ドーピングしてない第3多結晶シリコン膜5を堆積し、
その後、例えば砒素または燐のような不純物を第3多結
晶シリコン膜5にイオン注入する。
り、上記積層体の両側に側壁酸化膜11を形成した後、
ドーピングしてない第3多結晶シリコン膜5を堆積し、
その後、例えば砒素または燐のような不純物を第3多結
晶シリコン膜5にイオン注入する。
【0021】次に、図4に示すように、マスクを用い
て、上記積層体上からフィールド酸化膜2に至る部分を
残して、第3多結晶シリコン膜5を除去し、次に、ホト
レジスト膜15で覆った後、第3多結晶シリコン膜5が
現われるまでエッチバックして平坦化する。
て、上記積層体上からフィールド酸化膜2に至る部分を
残して、第3多結晶シリコン膜5を除去し、次に、ホト
レジスト膜15で覆った後、第3多結晶シリコン膜5が
現われるまでエッチバックして平坦化する。
【0022】次に、図5に示すように、窒化膜14が現
われるまで第2多結晶シリコン膜4bと、第3多結晶シ
リコン膜5の一部とを、エッチングして除去する。
われるまで第2多結晶シリコン膜4bと、第3多結晶シ
リコン膜5の一部とを、エッチングして除去する。
【0023】次に、図6に示すように、側壁酸化膜11
をエッチングして除去し、ホトレジスト膜15を除去し
た後、側壁酸化膜11があった箇所のシリコン基板1
に、例えば硼素またはBF2のような不純物をイオン注
入してP型不純物層6を形成したうえで、砒素または燐
のような不純物をイオン注入してN型低濃度不純物層7
を形成する。
をエッチングして除去し、ホトレジスト膜15を除去し
た後、側壁酸化膜11があった箇所のシリコン基板1
に、例えば硼素またはBF2のような不純物をイオン注
入してP型不純物層6を形成したうえで、砒素または燐
のような不純物をイオン注入してN型低濃度不純物層7
を形成する。
【0024】次に、図7に示すように、SOG、BPS
G等からなる絶縁膜9を形成し、熱処理を行って、第3
多結晶シリコン膜5から不純物を拡散させ、N型低濃度
不純物層7よりも厚さが薄いN型高濃度不純物層8を形
成する。次に、第3多結晶シリコン膜5の上の絶縁膜9
の部分にコンタクト孔を設け、そこに導電膜10を堆積
して電気的接続をとり、LDDトランジスタを形成す
る。
G等からなる絶縁膜9を形成し、熱処理を行って、第3
多結晶シリコン膜5から不純物を拡散させ、N型低濃度
不純物層7よりも厚さが薄いN型高濃度不純物層8を形
成する。次に、第3多結晶シリコン膜5の上の絶縁膜9
の部分にコンタクト孔を設け、そこに導電膜10を堆積
して電気的接続をとり、LDDトランジスタを形成す
る。
【0025】上記のように作製したLDDトランジスタ
においては、高濃度のP型不純物層6が、ゲート電極で
ある第1多結晶シリコン膜4aに隣接する部分にのみ存
在するので、ソース・ドレイン領域であるN型高濃度不
純物層8と基板1間の接合容量を減少するとともに、ボ
デーエフェクトが減少する。また、N型高濃度不純物層
8の厚さが、N型低濃度不純物層7の厚さよりも薄いの
で、短チャネル効果が減少する。
においては、高濃度のP型不純物層6が、ゲート電極で
ある第1多結晶シリコン膜4aに隣接する部分にのみ存
在するので、ソース・ドレイン領域であるN型高濃度不
純物層8と基板1間の接合容量を減少するとともに、ボ
デーエフェクトが減少する。また、N型高濃度不純物層
8の厚さが、N型低濃度不純物層7の厚さよりも薄いの
で、短チャネル効果が減少する。
【0026】
【発明の効果】以上説明したように、本発明のLDDト
ランジスタの製造方法によれば、ソース・ドレイン領域
と基板間の接合容量の減少、ボデーエフェクトの減少、
短チャネル効果の減少が可能となり、トランジスタの動
作特性の向上と、チップの動作速度の向上が可能となる
という効果が有る。
ランジスタの製造方法によれば、ソース・ドレイン領域
と基板間の接合容量の減少、ボデーエフェクトの減少、
短チャネル効果の減少が可能となり、トランジスタの動
作特性の向上と、チップの動作速度の向上が可能となる
という効果が有る。
【図1】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図2】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図3】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図4】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図5】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図6】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図7】本発明の一実施例であるLDDトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
製造工程を説明するための半導体装置の製造工程断面図
である。
【図8】従来のLDDトランジスタの断面図の第1例で
ある。
ある。
【図9】従来のLDDトランジスタの断面図の第2例で
ある。
ある。
1 P型シリコン基板 2 フィールド酸化膜 3 ゲート酸化膜 4 ゲート電極 4a 第1多結晶シリコン膜 4b 第2多結晶シリコン膜 5 第3多結晶シリコン膜 6 P型不純物層 7 N型低濃度不純物層 8 N型高濃度不純物層 9 絶縁膜 10 導電膜 11 側壁酸化膜 12 P型不純物層 13,14 窒化膜 15 ホトレジスト膜
Claims (3)
- 【請求項1】第1導電型半導体基板上にフィールド酸化
膜を形成する工程と、上記半導体基板上に第1多結晶シ
リコン膜、窒化膜、第2多結晶シリコン膜からなる積層
体を選択的に形成する工程と、上記積層体の側面に側壁
酸化膜を形成する工程と、上記工程を経た上記半導体基
板上に第3多結晶シリコン膜を形成した後、該第3多結
晶シリコン膜に不純物をドープする工程と、上記積層体
から上記フィールド酸化膜上に至る部分を残して、上記
第3多結晶シリコン膜を除去する工程と、上記工程を経
た上記半導体基板上をホトレジスト膜で覆い、上記第3
多結晶シリコン膜の頂部が露出するまでエッチバックす
る工程と、上記窒化膜が露出するまで上記第3多結晶シ
リコン膜と上記第2多結晶シリコン膜とをエッチングす
る工程と、上記側壁酸化膜をエッチングにより除去する
工程と、上記ホトレジスト膜を除去した後、上記側壁酸
化膜があった箇所の上記半導体基板に不純物をドープし
て、第1導電型不純物層と、上記第1導電型と逆の導電
型の第2導電型低濃度不純物層とをそれぞれ形成する工
程と、上記工程を経た上記半導体基板上に絶縁膜を形成
した後、熱処理を行って、ドーピングされた上記第3多
結晶シリコン膜から不純物を拡散させて上記半導体基板
に第2導電型高濃度不純物層を形成する工程と、上記第
3多結晶シリコン膜上にコンタクト孔を設け、そこに導
電膜を堆積して電気的接続をとる工程とを含むことを特
徴とするLDDトランジスタの製造方法。 - 【請求項2】上記第3多結晶シリコンにドープする不純
物として燐または砒素を用いることを特徴とする請求項
1記載のLDDトランジスタの製造方法。 - 【請求項3】上記第1導電型不純物層を形成するための
不純物として硼素またはBF2を用いることを特徴とす
る請求項1記載のLDDトランジスタの製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR90-9896 | 1990-06-30 | ||
KR1019900009896A KR930011031B1 (ko) | 1990-06-30 | 1990-06-30 | Ldd 제조방법 및 구조 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH04233238A JPH04233238A (ja) | 1992-08-21 |
JP2602589B2 true JP2602589B2 (ja) | 1997-04-23 |
Family
ID=19300752
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP3158627A Expired - Fee Related JP2602589B2 (ja) | 1990-06-30 | 1991-06-28 | Lddトランジスタの製造方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JP2602589B2 (ja) |
KR (1) | KR930011031B1 (ja) |
DE (1) | DE4121456C2 (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR20010000789A (ko) * | 2000-10-19 | 2001-01-05 | 김주연 | 맥반석을 함유한 합성수지재 몰딩의 제조방법 |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4442589A (en) * | 1981-03-05 | 1984-04-17 | International Business Machines Corporation | Method for manufacturing field effect transistors |
DE3273867D1 (en) * | 1981-07-27 | 1986-11-20 | Xerox Corp | Field effect transistor |
EP0083447B1 (en) * | 1981-12-30 | 1989-04-26 | Thomson Components-Mostek Corporation | Triple diffused short channel device structure |
JPS60263468A (ja) * | 1984-06-12 | 1985-12-26 | Toshiba Corp | 半導体装置の製造方法 |
US4697198A (en) * | 1984-08-22 | 1987-09-29 | Hitachi, Ltd. | MOSFET which reduces the short-channel effect |
EP0227971A1 (de) * | 1985-12-17 | 1987-07-08 | Siemens Aktiengesellschaft | MOS-Transistor mit kurzer Gatelänge für hochintegrierte Schaltungen und Verfahren zu seiner Herstellung |
DE3737144A1 (de) * | 1986-11-10 | 1988-05-11 | Hewlett Packard Co | Metalloxid-halbleiter-feldeffekttransistor (mosfet) und verfahren zu seiner herstellung |
-
1990
- 1990-06-30 KR KR1019900009896A patent/KR930011031B1/ko not_active IP Right Cessation
-
1991
- 1991-06-28 DE DE4121456A patent/DE4121456C2/de not_active Expired - Fee Related
- 1991-06-28 JP JP3158627A patent/JP2602589B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR920001743A (ko) | 1992-01-30 |
DE4121456C2 (de) | 1996-08-29 |
KR930011031B1 (ko) | 1993-11-19 |
JPH04233238A (ja) | 1992-08-21 |
DE4121456A1 (de) | 1992-01-09 |
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