JP2602589B2 - Ｌｄｄトランジスタの製造方法 - Google Patents

Ｌｄｄトランジスタの製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はＬＤＤ（ライトリー ド
ープト ドレイン（Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒ
ａｉｎ））トランジスタの製造方法に関し、特に接合容
量及びボデーエフェクト並びに短チャネル効果を減少す
るのに適したＬＤＤトランジスタの製造方法に関する。
【０００２】
【従来の技術】従来のＬＤＤトランジスタの構造を図８
及び図９に示す。
【０００３】図８は、従来のＬＤＤトランジスタの第１
の例を示す断面図である。このトランジスタを作製する
には、まず、Ｐ型シリコン基板１上にゲート酸化膜３を
形成し、その上に多結晶シリコンを堆積してゲート電極
４を形成する。次に、シリコン基板１に硼素と燐をそれ
ぞれイオン注入して、Ｐ型不純物層６とＮ型低濃度不純
物層７を形成する。次に、酸化膜を堆積した後、リアク
ティブ イオン エッチングを行ってゲート電極４の両
側に側壁酸化膜１１を形成し、その後、シリコン基板１
に砒素をイオン注入してＮ型高濃度不純物層８を形成し
て作製する。
【０００４】図９は、従来のＬＤＤトランジスタの第２
の例を示す断面図である。このトランジスタを作製する
には、まず、Ｐ型シリコン基板１にマスクを用いてチャ
ネル部分のみに硼素イオンを注入してＰ型不純物層１２
を形成した後、半導体基板１上にゲート酸化膜３を形成
し、その上に多結晶シリコンを堆積してゲート電極４を
形成する。次に、シリコン基板１に燐をイオン注入して
Ｎ型低濃度不純物層７を形成し、次に、酸化膜を堆積し
た後、リアクティブ イオン エッチングを実施してゲ
ート電極４の両側に側壁酸化膜１１を形成し、その後、
Ｐ型シリコン基板１に砒素をイオン注入してＮ型高濃度
不純物層８を形成して作製する。
【０００５】
【発明が解決しようとする課題】このような従来のＬＤ
Ｄトランジスタにおいては、トランジスタを微細化する
に従って短チャネル効果が生じ、パンチスルーを起こし
やすくなる。これを改善するために、図８に示すよう
に、ソース・ドレイン領域であるＮ型低濃度不純物層
７、Ｎ型高濃度不純物層８の周辺にＰ型不純物層６を設
けるか、図９に示すように、チャネル部分にＰ型不純物
層１２を設ける方法がある。
【０００６】しかし、Ｐ型不純物層６を設ける場合に
は、Ｐ型不純物層６の存在によって、Ｎ型高濃度不純物
層８とＰ型基板１間の接合容量が増加するという問題が
ある。
【０００７】一方、チャネル部分にＰ型不純物層１２を
設ける場合には、閾値電圧Ｖｔには限度があるので、不
純物の濃度を高めるのに限度がある。更に、適当な閾値
電圧Ｖｔを維持するとしても、ボデーエフェクト（Ｂｏ
ｄｙ Ｅｆｆｅｃｔ：バックバイアスによる閾値電圧Ｖ
ｔの変化）が大きくなるという問題がある。
【０００８】本発明の目的は、ソース・ドレイン領域と
基板間の接合容量を減少するとともに、ボデーエフェク
トおよび短チャネル効果を減らして、動作速度を向上し
たＬＤＤトランジスタの製造方法を提供することにあ
る。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に、本発明のＬＤＤトランジスタの製造方法は、第１導
電型の半導体基板上にフィールド酸化膜を形成する工程
と、上記半導体基板上に第１多結晶シリコン膜、窒化
膜、第２多結晶シリコン膜からなる積層体を選択的に形
成する工程と、上記積層体の側壁に側壁酸化膜を形成す
る工程と、上記工程を経た上記半導体基板上に第３多結
晶シリコン膜を形成した後、該第３多結晶シリコン膜に
不純物をドープする工程と、上記積層体上から上記フィ
ールド酸化膜上に至る部分を残して、上記第３多結晶シ
リコン膜を除去する工程と、上記工程を経た上記半導体
基板上をホトレジスト膜で覆い、上記第３多結晶シリコ
ン膜の頂部が露出するまでエッチバックする工程と、上
記窒化膜が露出するまで上記第３多結晶シリコン膜と上
記第２多結晶シリコン膜とをエッチングする工程と、上
記側壁酸化膜をエッチングにより除去する工程と、上記
ホトレジスト膜を除去した後、上記側壁酸化膜があった
箇所の上記半導体基板に不純物をドープして、第１導電
型不純物層と、上記第１導電型と逆の導電型の第２導電
型低濃度不純物層とをそれぞれ形成する工程と、上記工
程を経た上記半導体基板上に絶縁膜を形成した後、熱処
理を行って、ドーピングされた上記第３多結晶シリコン
膜から不純物を拡散させて上記半導体基板に第２導電型
高濃度不純物層を形成する工程と、上記第３多結晶シリ
コン膜上にコンタクト孔を設け、そこに導電膜を堆積し
て電気的接続をとる工程とを含むことを特徴とする。
【００１０】この場合、上記第３多結晶シリコンにドー
プする不純物として燐または砒素を用いることを特徴と
する。
【００１１】またこの場合、上記第１導電型不純物層を
形成するための不純物として硼素またはＢＦ2を用いる
ことを特徴とする。
【００１２】
【作用】第１導電型高濃度不純物層が、ゲートに隣接す
る部分にのみ存在するので、ソース・ドレイン領域と基
板間の接合容量が減少するとともに、ボデーエフェクト
が減少する。
【００１３】第２導電型高濃度不純物層の上面に接して
多結晶シリコン膜が設けられており、該多結晶シリコン
膜の上面に接して導電膜が設けられているので、半導体
基板の第２導電型高濃度不純物領域と多結晶シリコン膜
との間、及び、該多結晶シリコン膜と導電膜との間の電
気的接続が形成される。
【００１４】また、第２導電型高濃度不純物層の上面に
接して多結晶シリコン膜が設けられているので、多結晶
シリコン膜と接続するための導電膜形成に際し、多結晶
シリコン膜との接続が良好になされるように導電膜をア
ライメントすることが可能となる。
【００１５】第２導電型高濃度不純物層は、半導体基板
の表面に直接接して形成されている多結晶シリコン膜か
ら不純物を拡散させて形成するので、その形成が容易で
あり、かつ、第２導電型低濃度不純物層の厚さよりも薄
く形成することが可能である。
【００１６】また、第２導電型高濃度不純物層の厚さ
を、第２導電型低濃度不純物層の厚さよりも薄くするこ
とにより短チャンネル効果が減少する。
【００１７】
【実施例】本実施例の一実施例であるＬＤＤトランジス
タの製造工程断面図を図１〜図７に示し、その製造方法
及び構造を説明する。
【００１８】図１に示すように、Ｐ型シリコン基板１上
に窒化膜１３を堆積した後、マスクを用いてフィールド
酸化膜２を形成する部分の窒化膜１３をエッチングによ
り除去し、その場所にフィールド酸化膜２を形成する。
【００１９】次に、図２に示すように、窒化膜１３を除
去した後、ゲート酸化膜３を形成し、その上に、第１多
結晶シリコン膜４ａ、窒化膜１４、及び、第２多結晶シ
リコン膜４ｂを順次堆積し、マスクを用いてパターニン
グして積層体を形成する。
【００２０】次に、図３に示すように、公知の方法によ
り、上記積層体の両側に側壁酸化膜１１を形成した後、
ドーピングしてない第３多結晶シリコン膜５を堆積し、
その後、例えば砒素または燐のような不純物を第３多結
晶シリコン膜５にイオン注入する。
【００２１】次に、図４に示すように、マスクを用い
て、上記積層体上からフィールド酸化膜２に至る部分を
残して、第３多結晶シリコン膜５を除去し、次に、ホト
レジスト膜１５で覆った後、第３多結晶シリコン膜５が
現われるまでエッチバックして平坦化する。
【００２２】次に、図５に示すように、窒化膜１４が現
われるまで第２多結晶シリコン膜４ｂと、第３多結晶シ
リコン膜５の一部とを、エッチングして除去する。
【００２３】次に、図６に示すように、側壁酸化膜１１
をエッチングして除去し、ホトレジスト膜１５を除去し
た後、側壁酸化膜１１があった箇所のシリコン基板１
に、例えば硼素またはＢＦ2のような不純物をイオン注
入してＰ型不純物層６を形成したうえで、砒素または燐
のような不純物をイオン注入してＮ型低濃度不純物層７
を形成する。
【００２４】次に、図７に示すように、ＳＯＧ、ＢＰＳ
Ｇ等からなる絶縁膜９を形成し、熱処理を行って、第３
多結晶シリコン膜５から不純物を拡散させ、Ｎ型低濃度
不純物層７よりも厚さが薄いＮ型高濃度不純物層８を形
成する。次に、第３多結晶シリコン膜５の上の絶縁膜９
の部分にコンタクト孔を設け、そこに導電膜１０を堆積
して電気的接続をとり、ＬＤＤトランジスタを形成す
る。
【００２５】上記のように作製したＬＤＤトランジスタ
においては、高濃度のＰ型不純物層６が、ゲート電極で
ある第１多結晶シリコン膜４ａに隣接する部分にのみ存
在するので、ソース・ドレイン領域であるＮ型高濃度不
純物層８と基板１間の接合容量を減少するとともに、ボ
デーエフェクトが減少する。また、Ｎ型高濃度不純物層
８の厚さが、Ｎ型低濃度不純物層７の厚さよりも薄いの
で、短チャネル効果が減少する。
【００２６】
【発明の効果】以上説明したように、本発明のＬＤＤト
ランジスタの製造方法によれば、ソース・ドレイン領域
と基板間の接合容量の減少、ボデーエフェクトの減少、
短チャネル効果の減少が可能となり、トランジスタの動
作特性の向上と、チップの動作速度の向上が可能となる
という効果が有る。
【図面の簡単な説明】
【図１】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図２】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図３】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図４】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図５】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図６】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図７】本発明の一実施例であるＬＤＤトランジスタの
製造工程を説明するための半導体装置の製造工程断面図
である。
【図８】従来のＬＤＤトランジスタの断面図の第１例で
ある。
【図９】従来のＬＤＤトランジスタの断面図の第２例で
ある。
【符号の説明】
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ゲート電極 ４ａ 第１多結晶シリコン膜 ４ｂ 第２多結晶シリコン膜 ５ 第３多結晶シリコン膜 ６ Ｐ型不純物層 ７ Ｎ型低濃度不純物層 ８ Ｎ型高濃度不純物層 ９ 絶縁膜 １０ 導電膜 １１ 側壁酸化膜 １２ Ｐ型不純物層 １３，１４ 窒化膜 １５ ホトレジスト膜

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】第１導電型半導体基板上にフィールド酸化
    膜を形成する工程と、上記半導体基板上に第１多結晶シ
    リコン膜、窒化膜、第２多結晶シリコン膜からなる積層
    体を選択的に形成する工程と、上記積層体の側面に側壁
    酸化膜を形成する工程と、上記工程を経た上記半導体基
    板上に第３多結晶シリコン膜を形成した後、該第３多結
    晶シリコン膜に不純物をドープする工程と、上記積層体
    から上記フィールド酸化膜上に至る部分を残して、上記
    第３多結晶シリコン膜を除去する工程と、上記工程を経
    た上記半導体基板上をホトレジスト膜で覆い、上記第３
    多結晶シリコン膜の頂部が露出するまでエッチバックす
    る工程と、上記窒化膜が露出するまで上記第３多結晶シ
    リコン膜と上記第２多結晶シリコン膜とをエッチングす
    る工程と、上記側壁酸化膜をエッチングにより除去する
    工程と、上記ホトレジスト膜を除去した後、上記側壁酸
    化膜があった箇所の上記半導体基板に不純物をドープし
    て、第１導電型不純物層と、上記第１導電型と逆の導電
    型の第２導電型低濃度不純物層とをそれぞれ形成する工
    程と、上記工程を経た上記半導体基板上に絶縁膜を形成
    した後、熱処理を行って、ドーピングされた上記第３多
    結晶シリコン膜から不純物を拡散させて上記半導体基板
    に第２導電型高濃度不純物層を形成する工程と、上記第
    ３多結晶シリコン膜上にコンタクト孔を設け、そこに導
    電膜を堆積して電気的接続をとる工程とを含むことを特
    徴とするＬＤＤトランジスタの製造方法。
  2. 【請求項２】上記第３多結晶シリコンにドープする不純
    物として燐または砒素を用いることを特徴とする請求項
    １記載のＬＤＤトランジスタの製造方法。
  3. 【請求項３】上記第１導電型不純物層を形成するための
    不純物として硼素またはＢＦ2を用いることを特徴とす
    る請求項１記載のＬＤＤトランジスタの製造方法。
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US4442589A (en) * 1981-03-05 1984-04-17 International Business Machines Corporation Method for manufacturing field effect transistors
DE3273867D1 (en) * 1981-07-27 1986-11-20 Xerox Corp Field effect transistor
EP0083447B1 (en) * 1981-12-30 1989-04-26 Thomson Components-Mostek Corporation Triple diffused short channel device structure
JPS60263468A (ja) * 1984-06-12 1985-12-26 Toshiba Corp 半導体装置の製造方法
US4697198A (en) * 1984-08-22 1987-09-29 Hitachi, Ltd. MOSFET which reduces the short-channel effect
EP0227971A1 (de) * 1985-12-17 1987-07-08 Siemens Aktiengesellschaft MOS-Transistor mit kurzer Gatelänge für hochintegrierte Schaltungen und Verfahren zu seiner Herstellung
DE3737144A1 (de) * 1986-11-10 1988-05-11 Hewlett Packard Co Metalloxid-halbleiter-feldeffekttransistor (mosfet) und verfahren zu seiner herstellung

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