JPH05283519A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05283519A JPH05283519A JP7501392A JP7501392A JPH05283519A JP H05283519 A JPH05283519 A JP H05283519A JP 7501392 A JP7501392 A JP 7501392A JP 7501392 A JP7501392 A JP 7501392A JP H05283519 A JPH05283519 A JP H05283519A
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Abstract
(57)【要約】
【目的】素子間分離用のフィールド酸化膜の下に形成さ
れるＰ型チャネルストッパがチャネル領域まで侵入し
て、ＦＥＴのＶT が上昇したり、Ｎ型ソース−ドレイン
拡散層に接触して接合容量が大きくなったり、接合耐圧
が低下するのを防止する。 【構成】Ｐ型シリコン基板１に酸化シリコン膜２および
窒化シリコン膜３を堆積したのち、フォトレジスト４を
マスクとして窒化シリコン膜３をエッチングする。つぎ
にフォトレジスト４を除去したのち、熱酸化してフィー
ルド酸化膜５を形成する。つぎにイオン注入によりＰ型
チャネルストッパ７を形成する。つぎに窒化シリコン膜
３を除去したのち、イオン注入によりＮ型ソース−ドレ
イン１０を形成する。
れるＰ型チャネルストッパがチャネル領域まで侵入し
て、ＦＥＴのＶT が上昇したり、Ｎ型ソース−ドレイン
拡散層に接触して接合容量が大きくなったり、接合耐圧
が低下するのを防止する。 【構成】Ｐ型シリコン基板１に酸化シリコン膜２および
窒化シリコン膜３を堆積したのち、フォトレジスト４を
マスクとして窒化シリコン膜３をエッチングする。つぎ
にフォトレジスト４を除去したのち、熱酸化してフィー
ルド酸化膜５を形成する。つぎにイオン注入によりＰ型
チャネルストッパ７を形成する。つぎに窒化シリコン膜
３を除去したのち、イオン注入によりＮ型ソース−ドレ
イン１０を形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に素子間分離領域のチャネルストッパの形成方
法に関するものである。
関し、特に素子間分離領域のチャネルストッパの形成方
法に関するものである。
【０００２】
【従来の技術】従来の素子間分離領域のチャネルストッ
パの形成方法について、図５（ａ）〜（ｃ）を参照して
説明する。
パの形成方法について、図５（ａ）〜（ｃ）を参照して
説明する。
【０００３】はじめに図５（ａ）に示すように、Ｐ型シ
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２およ
び厚さ２００ｎｍの窒化シリコン膜３を順次堆積する。
つぎにフォトレジスト４をマスクとして素子間分離領域
の窒化膜シリコン膜３をエッチングする。つぎにボロン
をイオン注入してＰ型のチャネルストッパ７を形成す
る。
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２およ
び厚さ２００ｎｍの窒化シリコン膜３を順次堆積する。
つぎにフォトレジスト４をマスクとして素子間分離領域
の窒化膜シリコン膜３をエッチングする。つぎにボロン
をイオン注入してＰ型のチャネルストッパ７を形成す
る。
【０００４】つぎに図５（ｂ）に示すように、フォトレ
ジスト４を除去したのち、熱酸化により窒化シリコン膜
３に覆われていないＰ型シリコン基板１表面に、素子間
分離用の厚さ５００ｎｍのフィールド酸化膜５を形成す
る。
ジスト４を除去したのち、熱酸化により窒化シリコン膜
３に覆われていないＰ型シリコン基板１表面に、素子間
分離用の厚さ５００ｎｍのフィールド酸化膜５を形成す
る。
【０００５】つぎに図５（ｃ）に示すように、窒化シリ
コン膜３を除去したのち、Ｎ型ソース−ドレイン１０を
形成する。そのあとアルミニウム配線（図示せず）など
を形成して素子部が完成する。
コン膜３を除去したのち、Ｎ型ソース−ドレイン１０を
形成する。そのあとアルミニウム配線（図示せず）など
を形成して素子部が完成する。
【０００６】
【発明が解決しようとする課題】従来の素子間分離領域
の形成方法では、図４（ａ）および（ｂ）に示すよう
に、ＦＥＴ（電界効果トランジスタ）のチャネル領域の
ゲート酸化膜８直下までチャネルストッパ７が拡散す
る。チャネルストッパ７の横拡がりによって、ＶT （ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇するナロー
チャネル効果により、Ｗ（チャネル幅）を小さくするこ
とができない。
の形成方法では、図４（ａ）および（ｂ）に示すよう
に、ＦＥＴ（電界効果トランジスタ）のチャネル領域の
ゲート酸化膜８直下までチャネルストッパ７が拡散す
る。チャネルストッパ７の横拡がりによって、ＶT （ｔ
ｈｒｅｓｈｏｌｄ ｖｏｌｔａｇｅ）が上昇するナロー
チャネル効果により、Ｗ（チャネル幅）を小さくするこ
とができない。
【０００７】また図５（ｃ）に示すように、Ｐ型チャネ
ルストッパ７とＮ型ソース−ドレイン１０とが接触して
いるので、ソース−ドレインの接合容量が大きく、接合
耐圧が低いという欠点がある。
ルストッパ７とＮ型ソース−ドレイン１０とが接触して
いるので、ソース−ドレインの接合容量が大きく、接合
耐圧が低いという欠点がある。
【０００８】さらにパターン微細化に伴なって、素子分
離領域（フィールド酸化膜）の幅の縮小およびフィール
ド酸化膜厚の削減が要請されている。その際、素子間の
絶縁分離特性を維持するにはＰ型チャネルストッパの濃
度を上げる必要がある。一方、ソース−ドレインの接合
容量と接合耐圧の問題のためＰ型チャネルストッパの濃
度を上げることができない。
離領域（フィールド酸化膜）の幅の縮小およびフィール
ド酸化膜厚の削減が要請されている。その際、素子間の
絶縁分離特性を維持するにはＰ型チャネルストッパの濃
度を上げる必要がある。一方、ソース−ドレインの接合
容量と接合耐圧の問題のためＰ型チャネルストッパの濃
度を上げることができない。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板の一主面に耐酸化性膜を堆積した
のちパターニングする工程と、熱酸化により前記耐酸化
性膜で覆われていない前記半導体基板の一主面に酸化膜
を形成する工程と、前記酸化膜の上からイオン注入し
て、前記耐酸化性膜で覆われていない前記半導体基板の
一主面に不純物層を形成する工程とを含むものである。
造方法は、半導体基板の一主面に耐酸化性膜を堆積した
のちパターニングする工程と、熱酸化により前記耐酸化
性膜で覆われていない前記半導体基板の一主面に酸化膜
を形成する工程と、前記酸化膜の上からイオン注入し
て、前記耐酸化性膜で覆われていない前記半導体基板の
一主面に不純物層を形成する工程とを含むものである。
【００１０】
【実施例】本発明の第１の実施例について、図１（ａ）
〜（ｃ）を参照して説明する。
〜（ｃ）を参照して説明する。
【００１１】はじめに図１（ａ）に示すように、Ｐ型シ
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２を形
成したのち、厚さ５００ｎｍの窒化シリコン膜３を形成
する。つぎにフォトレジスト４をマスクとして窒化シリ
コン膜３をエッチングする。
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２を形
成したのち、厚さ５００ｎｍの窒化シリコン膜３を形成
する。つぎにフォトレジスト４をマスクとして窒化シリ
コン膜３をエッチングする。
【００１２】つぎに図１（ｂ）に示すように、フォトレ
ジスト４を除去したのち、熱酸化して窒化シリコン膜３
で覆われていないＰ型シリコン基板１表面に厚さ３００
ｎｍの熱酸化膜からなるフィールド酸化膜５を形成す
る。つぎにボロン（硼素）を加速エネルギー１００ｋｅ
Ｖでイオン注入してフィールド酸化膜５直下にＰ型チャ
ネルストッパ７を形成する。
ジスト４を除去したのち、熱酸化して窒化シリコン膜３
で覆われていないＰ型シリコン基板１表面に厚さ３００
ｎｍの熱酸化膜からなるフィールド酸化膜５を形成す
る。つぎにボロン（硼素）を加速エネルギー１００ｋｅ
Ｖでイオン注入してフィールド酸化膜５直下にＰ型チャ
ネルストッパ７を形成する。
【００１３】このイオン注入において、加速エネルギー
１００ｋｅＶのボロンの窒化シリコン膜および酸化シリ
コン膜に対するＲp （投影飛程）はそれぞれ２４０ｎｍ
および３１０ｎｍである。したがってボロンをイオン注
入したとき、厚さ５００ｎｍの窒化シリコン膜３はマス
クとなるので、ボロンはＰ型シリコン基板１には到達し
ない。一方、窒化シリコン膜３に覆われていない領域に
は、ボロンが厚さ３００ｎｍのフィールド酸化膜５を通
してＰ型シリコン基板１に到達してＰ型チャネルストッ
パ７が形成される。
１００ｋｅＶのボロンの窒化シリコン膜および酸化シリ
コン膜に対するＲp （投影飛程）はそれぞれ２４０ｎｍ
および３１０ｎｍである。したがってボロンをイオン注
入したとき、厚さ５００ｎｍの窒化シリコン膜３はマス
クとなるので、ボロンはＰ型シリコン基板１には到達し
ない。一方、窒化シリコン膜３に覆われていない領域に
は、ボロンが厚さ３００ｎｍのフィールド酸化膜５を通
してＰ型シリコン基板１に到達してＰ型チャネルストッ
パ７が形成される。
【００１４】つぎに図１（ｃ）に示すように、窒化シリ
コン膜３を除去し、Ｎ型ソース−ドレイン１０を形成し
たのち、アルミニウム配線（図示せず）などを形成して
素子部が完成する。
コン膜３を除去し、Ｎ型ソース−ドレイン１０を形成し
たのち、アルミニウム配線（図示せず）などを形成して
素子部が完成する。
【００１５】本実施例において、Ｐ型チャネルストッパ
７とＮ型ソース−ドレイン１０とは接触しないので、接
合容量は小さく、接合耐圧も小さくすることができる。
またＰ型チャネルストッパ７がフィールド酸化膜５直下
からはみ出さないので、チャネル幅を小さくしても、Ｖ
T が上昇することはない。
７とＮ型ソース−ドレイン１０とは接触しないので、接
合容量は小さく、接合耐圧も小さくすることができる。
またＰ型チャネルストッパ７がフィールド酸化膜５直下
からはみ出さないので、チャネル幅を小さくしても、Ｖ
T が上昇することはない。
【００１６】さらに、接合容量、接合耐圧、ＦＥＴのナ
ローチャネル効果の問題が解決したので、Ｐ型チャネル
ストッパ７の濃度を上げることにより、フィールド酸化
膜５を薄くしたり幅を狭くすることができる。
ローチャネル効果の問題が解決したので、Ｐ型チャネル
ストッパ７の濃度を上げることにより、フィールド酸化
膜５を薄くしたり幅を狭くすることができる。
【００１７】つぎに本発明の第２の実施例について、図
２（ａ）〜（ｃ）を参照して説明する。
２（ａ）〜（ｃ）を参照して説明する。
【００１８】はじめに図２（ａ）に示すように、Ｐ型シ
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２およ
び窒化シリコン膜３を形成してから、フォトレジスト４
をマスクとして窒化シリコン膜３をエッチングする。
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２およ
び窒化シリコン膜３を形成してから、フォトレジスト４
をマスクとして窒化シリコン膜３をエッチングする。
【００１９】つぎに図２（ｂ）に示すように、フォトレ
ジスト４を除去したのち、熱酸化して窒化シリコン膜３
で覆われていないＰ型シリコン基板１の表面に厚さ３０
０ｎｍのフィールド酸化膜５を形成する。つぎに厚さ１
００ｎｍのポリシリコン６を形成する。
ジスト４を除去したのち、熱酸化して窒化シリコン膜３
で覆われていないＰ型シリコン基板１の表面に厚さ３０
０ｎｍのフィールド酸化膜５を形成する。つぎに厚さ１
００ｎｍのポリシリコン６を形成する。
【００２０】つぎに図２（ｃ）に示すように、異方性エ
ッチングによりポリシリコン６をエッチバックして窒化
シリコン膜３の側面にポリシリコン６からなる側壁を残
す。つぎに第１の実施例と同様に、ボロン（硼素）を加
速エネルギー１００ｋｅＶでイオン注入してフィールド
酸化膜５直下にＰ型チャネルストッパ７を形成する。
ッチングによりポリシリコン６をエッチバックして窒化
シリコン膜３の側面にポリシリコン６からなる側壁を残
す。つぎに第１の実施例と同様に、ボロン（硼素）を加
速エネルギー１００ｋｅＶでイオン注入してフィールド
酸化膜５直下にＰ型チャネルストッパ７を形成する。
【００２１】本実施例ではポリシリコン６の側壁の厚さ
の分だけ、ＦＥＴのチャネル領域からチャネルストッパ
７を離すことができる。
の分だけ、ＦＥＴのチャネル領域からチャネルストッパ
７を離すことができる。
【００２２】つぎに本発明の第３の実施例について、図
３（ａ）〜（ｃ）を参照して説明する。
３（ａ）〜（ｃ）を参照して説明する。
【００２３】はじめに図３（ａ）に示すように、Ｐ型シ
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２、厚
さ１００ｎｍのポリシリコン６、厚さ４００ｎｍの窒化
シリコン膜３を形成する。つぎにフォトレジスト４をマ
スクとして窒化シリコン膜３をエッチングする。
リコン基板１上に厚さ５０ｎｍの酸化シリコン膜２、厚
さ１００ｎｍのポリシリコン６、厚さ４００ｎｍの窒化
シリコン膜３を形成する。つぎにフォトレジスト４をマ
スクとして窒化シリコン膜３をエッチングする。
【００２４】つぎに図３（ｂ）に示すように、フォトレ
ジスト４を除去したのち、窒化シリコン膜３で覆われて
いないポリシリコン６およびＰ型シリコン基板１表面を
熱酸化して厚さ３００ｎｍの熱酸化膜からなるフィール
ド酸化膜５を形成する。つぎにボロン（硼素）を加速エ
ネルギー１００ｋｅＶでイオン注入してフィールド酸化
膜５直下にＰ型チャネルストッパ７を形成する。
ジスト４を除去したのち、窒化シリコン膜３で覆われて
いないポリシリコン６およびＰ型シリコン基板１表面を
熱酸化して厚さ３００ｎｍの熱酸化膜からなるフィール
ド酸化膜５を形成する。つぎにボロン（硼素）を加速エ
ネルギー１００ｋｅＶでイオン注入してフィールド酸化
膜５直下にＰ型チャネルストッパ７を形成する。
【００２５】つぎに図３（ｃ）に示すように、窒化シリ
コン膜３を除去し、Ｎ型ソース−ドレイン１０を形成し
たのち、アルミニウム配線（図示せず）などを形成して
素子部が完成する。
コン膜３を除去し、Ｎ型ソース−ドレイン１０を形成し
たのち、アルミニウム配線（図示せず）などを形成して
素子部が完成する。
【００２６】本実施例では窒化シリコン膜３の下にポリ
シリコン６が形成されているので、その分だけ窒化シリ
コン膜３を薄くすることができる。窒化シリコン膜３の
加工精度を上げることができる。
シリコン６が形成されているので、その分だけ窒化シリ
コン膜３を薄くすることができる。窒化シリコン膜３の
加工精度を上げることができる。
【００２７】
【発明の効果】フィールド酸化膜の上から高エネルギー
でイオン注入して、Ｐ型チャネルストッパを形成した。
その結果、ＦＥＴのチャネル領域から間隙を隔てて、Ｐ
型チャネルストッパを形成することが可能になった。Ｆ
ＥＴのチャネル幅が小さくなっても、ＦＥＴのＶT が上
昇しないので、チャネル幅を小さくすることができる。
でイオン注入して、Ｐ型チャネルストッパを形成した。
その結果、ＦＥＴのチャネル領域から間隙を隔てて、Ｐ
型チャネルストッパを形成することが可能になった。Ｆ
ＥＴのチャネル幅が小さくなっても、ＦＥＴのＶT が上
昇しないので、チャネル幅を小さくすることができる。
【００２８】また、Ｎ型ソース−ドレインと接触しない
で、Ｐ型チャネルストッパを形成することができるの
で、ソース−ドレインの接合容量を小さく、接合耐圧を
大きくすることができる。
で、Ｐ型チャネルストッパを形成することができるの
で、ソース−ドレインの接合容量を小さく、接合耐圧を
大きくすることができる。
【００２９】さらにパターン微細化に伴なう素子間分離
領域の幅を縮小し、フィールド酸化膜を薄くするという
要請に応えて、Ｐ型チャネルストッパの不純物濃度を上
げることができる。
領域の幅を縮小し、フィールド酸化膜を薄くするという
要請に応えて、Ｐ型チャネルストッパの不純物濃度を上
げることができる。
【図１】本発明の第１の実施例を工程順に示す断面図で
ある。
ある。
【図２】本発明の第２の実施例を工程順に示す断面図で
ある。
ある。
【図３】本発明の第３の実施例を工程順に示す断面図で
ある。
ある。
【図４】（ａ）はＦＥＴのゲート電極とソース−ドレイ
ンとの関係を示す平面図である。（ｂ）は従来のＰ型チ
ャネルストッパを示す断面図である。（ｃ）は本発明の
Ｐ型チャネルストッパを示す断面図である。
ンとの関係を示す平面図である。（ｂ）は従来のＰ型チ
ャネルストッパを示す断面図である。（ｃ）は本発明の
Ｐ型チャネルストッパを示す断面図である。
【図５】従来の素子間分離領域のチャネルストッパの形
成方法を示す断面図である。
成方法を示す断面図である。
１ Ｐ型シリコン基板 ２ 酸化シリコン膜 ３ 窒化シリコン膜 ４ フォトレジスト ５ フィールド酸化膜 ６ ポリシリコン ７ チャネルストッパ ８ ゲート酸化膜 ９ ゲート電極 １０ ソース−ドレイン
Claims (3)
- 【請求項１】 半導体基板の一主面に耐酸化性膜を堆積
したのちパターニングする工程と、熱酸化により前記耐
酸化性膜で覆われていない前記半導体基板の一主面に酸
化膜を形成する工程と、前記酸化膜の上からイオン注入
して、前記耐酸化性膜で覆われていない前記半導体基板
の一主面に不純物層を形成する工程とを含む半導体装置
の製造方法。 - 【請求項２】 半導体基板の一主面に耐酸化性膜を堆積
したのちパターニングする工程と、熱酸化により前記耐
酸化性膜で覆われていない前記半導体基板の一主面に酸
化膜を形成する工程と、全面にポリシリコンを堆積した
のち、エッチバックして前記耐酸化性膜の側面に前記ポ
リシリコンからなる側壁を形成する工程と、前記酸化膜
の上からイオン注入して、前記耐酸化性膜および前記側
壁で覆われていない前記半導体基板の一主面に不純物層
を形成する工程とを含む半導体装置の製造方法。 - 【請求項３】 半導体基板の一主面にポリシリコン膜お
よび耐酸化性膜を順次堆積したのち前記耐酸化性膜をパ
ターニングする工程と、前記耐酸化性膜で覆われていな
い前記ポリシリコン膜および前記半導体基板の一主面を
熱酸化して酸化膜を形成する工程と、前記酸化膜の上か
らイオン注入して、前記耐酸化性膜で覆われていない前
記半導体基板の一主面に不純物層を形成する工程とを含
む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7501392A JPH05283519A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7501392A JPH05283519A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05283519A true JPH05283519A (ja) | 1993-10-29 |
Family
ID=13563881
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7501392A Pending JPH05283519A (ja) | 1992-03-31 | 1992-03-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05283519A (ja) |
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1992
- 1992-03-31 JP JP7501392A patent/JPH05283519A/ja active Pending
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