JPS61156883A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS61156883A JPS61156883A JP27607884A JP27607884A JPS61156883A JP S61156883 A JPS61156883 A JP S61156883A JP 27607884 A JP27607884 A JP 27607884A JP 27607884 A JP27607884 A JP 27607884A JP S61156883 A JPS61156883 A JP S61156883A
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Classifications
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は半導体装置の製造方法に関し、特にサブミクロ
ン領域のチャネル長を有するyrosW半導体装置の製
造に使用されるものである。
ン領域のチャネル長を有するyrosW半導体装置の製
造に使用されるものである。
近年、MO8型半導体装置の微細化につれ、ドレイン領
域近傍でのチャネル領域における強電界にようて引き起
されるホットキャリアの発生に伴うしきい値電圧の変動
等緒特性の劣化が問題となっている。また、配線抵抗や
拡散抵抗もますます無視できないものとなっている。
域近傍でのチャネル領域における強電界にようて引き起
されるホットキャリアの発生に伴うしきい値電圧の変動
等緒特性の劣化が問題となっている。また、配線抵抗や
拡散抵抗もますます無視できないものとなっている。
このような問題を解消するために、いわゆるLDD (
Light Doped Drain )構造及びゲー
ト電極やソース、ドレイン領域表面を金属シリサイドと
する技術(サリサイド技術)の複合技術を採用したMO
8型半導体装置が注目されている。
Light Doped Drain )構造及びゲー
ト電極やソース、ドレイン領域表面を金属シリサイドと
する技術(サリサイド技術)の複合技術を採用したMO
8型半導体装置が注目されている。
従来、このようなMO8型半導体装置は第2図に示すよ
うな方法によシ製造されている。まず、例えばP型シリ
コン基板10表面にフィールド酸化膜2を形成する。次
に、素子領域表面にゲート酸化膜3を形成した後、全面
に多結晶シリコン膜を堆積し、これをパターニングする
ことによりy−計電極4を形成する。つづいて、r−計
電極4をマスクとしてNW不純物をイオン注入すること
によ、9N″″型拡散層5を形成する。
うな方法によシ製造されている。まず、例えばP型シリ
コン基板10表面にフィールド酸化膜2を形成する。次
に、素子領域表面にゲート酸化膜3を形成した後、全面
に多結晶シリコン膜を堆積し、これをパターニングする
ことによりy−計電極4を形成する。つづいて、r−計
電極4をマスクとしてNW不純物をイオン注入すること
によ、9N″″型拡散層5を形成する。
つづいて、全面にC■酸化膜を堆積した後、反応性イオ
ンエツチングのような異方性エツチングによ6 cv’
p酸化膜をエツチングし、y−ト[極4の側壁にCvD
酸化膜(スペーサ)6を残存させる。つづいて、ゲート
電極4及び残存し九〇VD酸化膜6をマスクとしてN型
不純物をイオン注入することにより N” m拡散層7
を形成し、LDD構造のソース、ドレイン領域8,9を
形成する。つづいて、全面に高融点金属を蒸着した後、
例えば熱処理することにより?−)電極4表面及びソー
ス、ドレイン領域8,9表面の高融点金属を金属珪化物
10に変換し、更に未反応の高融点金属をエツチング除
去する。
ンエツチングのような異方性エツチングによ6 cv’
p酸化膜をエツチングし、y−ト[極4の側壁にCvD
酸化膜(スペーサ)6を残存させる。つづいて、ゲート
電極4及び残存し九〇VD酸化膜6をマスクとしてN型
不純物をイオン注入することにより N” m拡散層7
を形成し、LDD構造のソース、ドレイン領域8,9を
形成する。つづいて、全面に高融点金属を蒸着した後、
例えば熱処理することにより?−)電極4表面及びソー
ス、ドレイン領域8,9表面の高融点金属を金属珪化物
10に変換し、更に未反応の高融点金属をエツチング除
去する。
しかし、上述した従来の方法には以下のような欠点があ
る。すなわち、CvD酸化膜を堆積した後、反応性イオ
ンエツチングによりエツチングしてゲート電極4側壁に
残存させるCV’D酸化膜(スペーサ)6を形成する際
に、ソース、ドレイン領域上及びr−計電極4上に工、
チング損傷が残る。また、(至)酸化膜はステッグカパ
レージが悪く、異方性エツチング時にサイドエツチング
が生じること等から、スペーサ幅の制御が困難であり、
この結果N″″型拡散拡散層50幅御も困難となるため
、特にサブミクロンのMOS )ランジスタでソース、
ドレイン電極反転動作時に素子特性に影響を与え°る可
能性がある。
る。すなわち、CvD酸化膜を堆積した後、反応性イオ
ンエツチングによりエツチングしてゲート電極4側壁に
残存させるCV’D酸化膜(スペーサ)6を形成する際
に、ソース、ドレイン領域上及びr−計電極4上に工、
チング損傷が残る。また、(至)酸化膜はステッグカパ
レージが悪く、異方性エツチング時にサイドエツチング
が生じること等から、スペーサ幅の制御が困難であり、
この結果N″″型拡散拡散層50幅御も困難となるため
、特にサブミクロンのMOS )ランジスタでソース、
ドレイン電極反転動作時に素子特性に影響を与え°る可
能性がある。
しかも、スペーサが全く残存しないこともあるため、高
融点金属を蒸着した際にショートモード不良を起す原因
ともなシうる@ ゛〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、LDD
構造及びサリサイド技術を採用した場合にゲート電極や
ソース、ドレイン領域に工。
融点金属を蒸着した際にショートモード不良を起す原因
ともなシうる@ ゛〔発明の目的〕 本発明は上記事情に鑑みてなされたものであり、LDD
構造及びサリサイド技術を採用した場合にゲート電極や
ソース、ドレイン領域に工。
チング損傷を残さず、しかも素子特性に悪影響を与えず
、ショートモード不良も生じることなく、サブミクロン
のMO8fi半導体装置を製造し得る方法を提供しよう
とするものである。
、ショートモード不良も生じることなく、サブミクロン
のMO8fi半導体装置を製造し得る方法を提供しよう
とするものである。
本発明の半導体装置の製造方法は、第1導電型の半導体
基板上にゲート絶縁膜を形成し、更にf−4電極材及び
第1の被膜(例えばシリコン窒化膜)を順次堆積した後
、これらを順次/4ターニングしてゲート電極及びその
上の第1の被膜/4ターンを形成し、次いでゲート電極
側壁及び基板表面に絶縁膜(0例えば酸化膜)を形成し
た後、全面に第2の被膜(例えば多結晶シリコン膜)を
形成し、更にその表面に第3の被膜(例えば酸化膜)を
形成し、つづいて異方性エツチングによシ第3の被膜を
エツチングして第2の被膜の段差部の側壁に第3の被膜
を残存させた後、残存した第3の被膜をマスクとして前
記第2の被膜をエツチングして前記ゲート電極の側壁に
絶縁膜、を介して第2の被膜を残存させ、前記ゲート電
極及びその側壁に絶縁膜を介して残存しfe、第2の被
膜をマスクとして第2導電凰の不純物をイオン注入する
ことによシ第2導電凰の高濃度拡散層を形成し、つづい
て前記残存した第2の被膜及び第1の被膜・ぐターンを
除去した後、更に前記絶縁膜の一部を選択的にエツチン
グすることにより前記第2の被膜が残存していた以外の
領域の基板表面を露出させ、前記ゲート電極を形成した
後、又はゲート電極側壁に絶縁膜を介して残存した第2
の被膜を除去した後、ゲート電極をマスクとして第2導
電型の不純物をイオン注入することにより第2導電型の
低濃度拡散層を形成し、更に全面に高融点金属を堆積し
た後、熱処理又はイオン注入によシ高融点金属を金属珪
化物に変換することを特徴とするものである。
基板上にゲート絶縁膜を形成し、更にf−4電極材及び
第1の被膜(例えばシリコン窒化膜)を順次堆積した後
、これらを順次/4ターニングしてゲート電極及びその
上の第1の被膜/4ターンを形成し、次いでゲート電極
側壁及び基板表面に絶縁膜(0例えば酸化膜)を形成し
た後、全面に第2の被膜(例えば多結晶シリコン膜)を
形成し、更にその表面に第3の被膜(例えば酸化膜)を
形成し、つづいて異方性エツチングによシ第3の被膜を
エツチングして第2の被膜の段差部の側壁に第3の被膜
を残存させた後、残存した第3の被膜をマスクとして前
記第2の被膜をエツチングして前記ゲート電極の側壁に
絶縁膜、を介して第2の被膜を残存させ、前記ゲート電
極及びその側壁に絶縁膜を介して残存しfe、第2の被
膜をマスクとして第2導電凰の不純物をイオン注入する
ことによシ第2導電凰の高濃度拡散層を形成し、つづい
て前記残存した第2の被膜及び第1の被膜・ぐターンを
除去した後、更に前記絶縁膜の一部を選択的にエツチン
グすることにより前記第2の被膜が残存していた以外の
領域の基板表面を露出させ、前記ゲート電極を形成した
後、又はゲート電極側壁に絶縁膜を介して残存した第2
の被膜を除去した後、ゲート電極をマスクとして第2導
電型の不純物をイオン注入することにより第2導電型の
低濃度拡散層を形成し、更に全面に高融点金属を堆積し
た後、熱処理又はイオン注入によシ高融点金属を金属珪
化物に変換することを特徴とするものである。
このような方法によれば、異方性エツチングにより第2
の被膜をエツチングする際r−ト電極上には第1の被膜
パターンが、またソース、ドレイン領域上には絶縁膜が
それぞれ形成されているので、これらの領域にエツチン
グ損傷が残ることがない。しかも、第2の被膜として例
えば多結晶シリコン膜を用いれば、ステップカバレージ
が良好であるので、ゲート電極側壁に残存させるスペー
サの幅の制御性、ひいては第2導電型の低濃度拡散層の
幅の制御性が良好となシ、素′−F−特性に悪影響を及
ぼすことがない。
の被膜をエツチングする際r−ト電極上には第1の被膜
パターンが、またソース、ドレイン領域上には絶縁膜が
それぞれ形成されているので、これらの領域にエツチン
グ損傷が残ることがない。しかも、第2の被膜として例
えば多結晶シリコン膜を用いれば、ステップカバレージ
が良好であるので、ゲート電極側壁に残存させるスペー
サの幅の制御性、ひいては第2導電型の低濃度拡散層の
幅の制御性が良好となシ、素′−F−特性に悪影響を及
ぼすことがない。
また、r−計電極の側壁には絶縁膜を確実に残存させる
ことができるので、ゲート電極と金属珪化物とのショー
トモード不良を起すこともない。
ことができるので、ゲート電極と金属珪化物とのショー
トモード不良を起すこともない。
以下、本発明の実施例を第1図(、)〜(f)を参照し
て説明する。
て説明する。
まず、例えば結晶方位(10(1)のpmシリコン基板
11表面に選択酸化法によりフィールド酸化膜12を形
成した後、素子領域表面に膜厚200〜250Xのゲー
ト酸化膜13を形成する。次に、全面に膜厚3000〜
3500Xの多結晶シリコン膜14を堆積した。後、9
00℃でリン拡散を行ない、シート抵抗ρSを約30Ω
/口とする。更に、全面に膜厚1000〜1500Xの
シリコン窒化膜(第1の被膜)15を堆積する(第1図
(、)図示)。つづいて、図示しないホトレジストパタ
ーンを形成した後、これをマスクとして反応性イオンエ
ツチングによシ前記シリコン窒化膜15及び多結晶シリ
コン膜14を順次パターニングしてゲート電極16及び
その上のシリコン窒化膜パターン15′を形成する。
11表面に選択酸化法によりフィールド酸化膜12を形
成した後、素子領域表面に膜厚200〜250Xのゲー
ト酸化膜13を形成する。次に、全面に膜厚3000〜
3500Xの多結晶シリコン膜14を堆積した。後、9
00℃でリン拡散を行ない、シート抵抗ρSを約30Ω
/口とする。更に、全面に膜厚1000〜1500Xの
シリコン窒化膜(第1の被膜)15を堆積する(第1図
(、)図示)。つづいて、図示しないホトレジストパタ
ーンを形成した後、これをマスクとして反応性イオンエ
ツチングによシ前記シリコン窒化膜15及び多結晶シリ
コン膜14を順次パターニングしてゲート電極16及び
その上のシリコン窒化膜パターン15′を形成する。
つづいて、前記ホトレジストノ4ターンを除去した後、
シリコン窒化膜ツクターン15′及びゲート電極16を
マスクとして P を1〜2 X 1013鋸−2のド
ーズ量でイオン注入することによりN−型拡散層17.
17を形成する。つづいて、熱酸化を行ない、露出した
基板表面及びゲート電極16側壁に膜厚500〜700
1の熱酸化膜(絶縁膜)18を形成する(同図(b)図
示)。
シリコン窒化膜ツクターン15′及びゲート電極16を
マスクとして P を1〜2 X 1013鋸−2のド
ーズ量でイオン注入することによりN−型拡散層17.
17を形成する。つづいて、熱酸化を行ない、露出した
基板表面及びゲート電極16側壁に膜厚500〜700
1の熱酸化膜(絶縁膜)18を形成する(同図(b)図
示)。
つづいて、全面に膜厚的3000Xの多結晶シリコン膜
(第2の被膜)19を堆積した後、熱酸化を行ない、そ
の表面に膜厚200〜300又の熱酸化膜(第3の被膜
)2・0を形成する(同図(、)図示)。
(第2の被膜)19を堆積した後、熱酸化を行ない、そ
の表面に膜厚200〜300又の熱酸化膜(第3の被膜
)2・0を形成する(同図(、)図示)。
次いで、反応性イオンエツチングにより前記熱酸化膜2
0をエツチングし、前記多結晶シリコン膜190段差部
の側壁にのみ熱酸化膜20’を残存させる。つづいて、
残存した熱酸化膜20′をマスクとして反応性イオンエ
ツチングによシ前記多結晶シリコン膜19をエツチング
し、?−)電極16の側壁に前記熱酸化膜17を介して
多結晶シリコン膜を残存させてスペーサ21を形成する
。なお、この反応性イオンエツチング時にスペーサ21
が残存している以外の熱酸化膜18はその膜厚が約捧に
減少する(同図(d)図示)。つづいて、シリコン窒化
膜パターン15′とff−計電極16及び多結晶シリコ
ン膜のスペーサ21をマスクとして Aa を1〜5
x t o 15 のドーズ量でイオン注入することに
よりN+型型数散層22.22を形成し、LDD構造の
ソース、ドレイン領域23.24を形成する(同図(d
)図示)。つづいて、スペーサ21をケミカルドライエ
ツチングによシ、またシリコン窒化膜パターン15′を
熱リン酸により顆次エッ域23.24上の薄い熱酸化膜
18.18のみをエツチングして基板シリコンを露出さ
せた後、全面に高融点金属として例えばTiを蒸着する
。
0をエツチングし、前記多結晶シリコン膜190段差部
の側壁にのみ熱酸化膜20’を残存させる。つづいて、
残存した熱酸化膜20′をマスクとして反応性イオンエ
ツチングによシ前記多結晶シリコン膜19をエツチング
し、?−)電極16の側壁に前記熱酸化膜17を介して
多結晶シリコン膜を残存させてスペーサ21を形成する
。なお、この反応性イオンエツチング時にスペーサ21
が残存している以外の熱酸化膜18はその膜厚が約捧に
減少する(同図(d)図示)。つづいて、シリコン窒化
膜パターン15′とff−計電極16及び多結晶シリコ
ン膜のスペーサ21をマスクとして Aa を1〜5
x t o 15 のドーズ量でイオン注入することに
よりN+型型数散層22.22を形成し、LDD構造の
ソース、ドレイン領域23.24を形成する(同図(d
)図示)。つづいて、スペーサ21をケミカルドライエ
ツチングによシ、またシリコン窒化膜パターン15′を
熱リン酸により顆次エッ域23.24上の薄い熱酸化膜
18.18のみをエツチングして基板シリコンを露出さ
せた後、全面に高融点金属として例えばTiを蒸着する
。
つづいて、例えば600℃でアニールを行ない、ゲート
電極16表面及びソース、ドレイン領域23.24表面
のTIをTiシリサイド25゜25に変換した後、未反
応ので1のみを除去する(同図(、)図示)。つづいて
、全面にCVD酸化膜26を堆積した後、コンタクトホ
ール27.・・・を開孔する。つづいて、全面に1−8
1を蒸着し7’c後、ノ”ターニングしてソース、ドレ
イン電極28.29を形成し、MOS )ランジスタを
製造する(同図(f)図示)。
電極16表面及びソース、ドレイン領域23.24表面
のTIをTiシリサイド25゜25に変換した後、未反
応ので1のみを除去する(同図(、)図示)。つづいて
、全面にCVD酸化膜26を堆積した後、コンタクトホ
ール27.・・・を開孔する。つづいて、全面に1−8
1を蒸着し7’c後、ノ”ターニングしてソース、ドレ
イン電極28.29を形成し、MOS )ランジスタを
製造する(同図(f)図示)。
このような方法によれば、第1図(C)1での工程でゲ
ート電極16上にシリコン窒化膜パターン15′を、?
−)電極16の側壁及びソース。
ート電極16上にシリコン窒化膜パターン15′を、?
−)電極16の側壁及びソース。
ドレイン形成領域表面に熱酸化膜18を形成し、更に全
面に多結晶シリコン膜19及びその表面の熱酸化膜20
を形成しているので、第1図(d)の工程で反応性イオ
ンエツチングを用いてスペーサ21.21を形成する際
にゲート電極16表面及びソース、ドレイン形成領域゛
−′表面がエツチング損傷を受けるおそれがない。この
ため、最終的に製造されるMOS )ランジスタは接合
リークやゲート破壊を起す危険性がない。また、多結晶
シリコン膜19はステ、fカバレージが良好であるので
、スペーサ21.21の幅を制御性よく形成することが
でき、ひいてはソース。
面に多結晶シリコン膜19及びその表面の熱酸化膜20
を形成しているので、第1図(d)の工程で反応性イオ
ンエツチングを用いてスペーサ21.21を形成する際
にゲート電極16表面及びソース、ドレイン形成領域゛
−′表面がエツチング損傷を受けるおそれがない。この
ため、最終的に製造されるMOS )ランジスタは接合
リークやゲート破壊を起す危険性がない。また、多結晶
シリコン膜19はステ、fカバレージが良好であるので
、スペーサ21.21の幅を制御性よく形成することが
でき、ひいてはソース。
ドレイン領域23.24のN″″型拡散拡散層170幅
御性よく形成することができるので、微細なMOS )
ランジスタで問題となるホットキャリアの′発生による
しきい値電圧の変動等を確実に防止することができ、る
。更に、第1図(、)の工程で、ケミカルドライエツチ
ングによりスペーサ21.21をエツチング除去する際
、熱酸化膜18との選択比が大きく、またノー、ス、ド
レイン領域23.24の表面を露出させる際にも工、チ
ング時間を指定することにより熱酸化膜18の薄い部分
だけを除去することができるので、ゲート電極16の側
壁に熱酸化膜18を確実に残存させることができる。こ
のため、r−計電極16とTiシリサイド25とを確実
に絶縁分離することができる。
御性よく形成することができるので、微細なMOS )
ランジスタで問題となるホットキャリアの′発生による
しきい値電圧の変動等を確実に防止することができ、る
。更に、第1図(、)の工程で、ケミカルドライエツチ
ングによりスペーサ21.21をエツチング除去する際
、熱酸化膜18との選択比が大きく、またノー、ス、ド
レイン領域23.24の表面を露出させる際にも工、チ
ング時間を指定することにより熱酸化膜18の薄い部分
だけを除去することができるので、ゲート電極16の側
壁に熱酸化膜18を確実に残存させることができる。こ
のため、r−計電極16とTiシリサイド25とを確実
に絶縁分離することができる。
なお、上記実施例では第1図(b)の工程でy −計電
極16形成後にN″″″″層17を形成するための低ド
ーズイオン注入を行なったが、この低ドーズイオン注入
は第1図(・)の工程でスペーサ21を除去した後に行
なってもよい。
極16形成後にN″″″″層17を形成するための低ド
ーズイオン注入を行なったが、この低ドーズイオン注入
は第1図(・)の工程でスペーサ21を除去した後に行
なってもよい。
また、上記実施例では高融点゛金属としてT1を用いた
が、これに限らず基板シリコン及び多結晶シリコンと低
抵抗接触可能な高融点金属であればよく、例えばMo+
W、v、Ta等の高融点金属を用いることができる。ま
た、上記実施例では高融点金属を金属シリサイドに変換
する際に熱処理を行なったが、これに限らず例えばソー
ス、ドレイン領域23.24にイオン注入されるAs等
の不純物をイオン注入することによυ高融点金属を金属
シリサイドに変換してもよい。
が、これに限らず基板シリコン及び多結晶シリコンと低
抵抗接触可能な高融点金属であればよく、例えばMo+
W、v、Ta等の高融点金属を用いることができる。ま
た、上記実施例では高融点金属を金属シリサイドに変換
する際に熱処理を行なったが、これに限らず例えばソー
ス、ドレイン領域23.24にイオン注入されるAs等
の不純物をイオン注入することによυ高融点金属を金属
シリサイドに変換してもよい。
以上詳述した如く本発明の半導体装置の製造方法によれ
ば、LDD構造のソース、ドレイン領域を制御性よく形
成することができ、しかもショートモード不良を起すこ
となくr−ト電極表面及びソース、ドレイン領域表面に
低抵抗の金属シリサイドを確実に形成することができ、
微細で素子特性の良好なMOS W トランジスタなど
を形成できる等顕著効果を奏するものである。
ば、LDD構造のソース、ドレイン領域を制御性よく形
成することができ、しかもショートモード不良を起すこ
となくr−ト電極表面及びソース、ドレイン領域表面に
低抵抗の金属シリサイドを確実に形成することができ、
微細で素子特性の良好なMOS W トランジスタなど
を形成できる等顕著効果を奏するものである。
第1図(&)〜(f)は本発明の実施例におけるMOS
トランジスタの製造方法を示す断面図、第2図は従来の
MOS )ランジスタの製造・方法を示すための断面図
である。 11・・・P型シリコン基板、12・・・フィールド酸
化膜、13・・・ゲート酸化膜、14・・・多結晶シリ
コン膜、15・・・シリコン窒化膜、15′・・・シリ
コン窒化膜・母ターン、16・・・ゲート電極、17・
・・N″″型拡散層、18・・・熱酸化膜、19・・・
多結晶シリコン膜、20・・・熱酸化膜、21゛・・・
スペーサ、22・・・N+型型数散層23.24・・・
ソース、ドレイン領域、25・・・T17リサイド、2
6・・・CVI)酸化膜、27・・・コンタクトホール
、213.29・・・ソース、ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彦第1図
トランジスタの製造方法を示す断面図、第2図は従来の
MOS )ランジスタの製造・方法を示すための断面図
である。 11・・・P型シリコン基板、12・・・フィールド酸
化膜、13・・・ゲート酸化膜、14・・・多結晶シリ
コン膜、15・・・シリコン窒化膜、15′・・・シリ
コン窒化膜・母ターン、16・・・ゲート電極、17・
・・N″″型拡散層、18・・・熱酸化膜、19・・・
多結晶シリコン膜、20・・・熱酸化膜、21゛・・・
スペーサ、22・・・N+型型数散層23.24・・・
ソース、ドレイン領域、25・・・T17リサイド、2
6・・・CVI)酸化膜、27・・・コンタクトホール
、213.29・・・ソース、ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彦第1図
Claims (2)
- (1)第1導電型の半導体基板上にゲート絶縁膜を形成
し、更にゲート電極材及び第1の被膜を順次堆積する工
程と、前記第1の被膜及びゲート電極材を順次パターニ
ングしてゲート電極及びその上の第1の被膜パターンを
形成する工程と、ゲート電極側壁及び基板表面に絶縁膜
を形成する工程と、全面に第2の被膜を形成し、更にそ
の表面に第3の被膜を形成する工程と、異方性エッチン
グにより第3の被膜をエッチングし、第2の被膜の段差
部の側壁に第3の被膜を残存させる工程と、残存した第
3の被膜をマスクとして前記第2の被膜をエッチングし
、前記ゲート電極の側壁に絶縁膜を介して第2の被膜を
残存させる工程と、前記ゲート電極及びその側壁に絶縁
膜を介して残存した第2の被膜をマスクとして第2導電
型の不純物をイオン注入することにより第2導電型の高
濃度拡散層を形成する工程と、前記残存した第2の被膜
及び第1の被膜パターンを除去した後、更に前記絶縁膜
の一部を選択的にエッチングすることにより前記第2の
被膜が残存していた以外の領域の基板表面を露出させる
工程と、前記ゲート電極を形成した後、又はゲート電極
側壁に絶縁膜を介して残存した第2の被膜を除去した後
、ゲート電極をマスクとして第2導電型の不純物をイオ
ン注入することにより第2導電型の低濃度拡散層を形成
する工程と、全面に高融点金属を堆積した後、熱処理又
はイオン注入により高融点金属を金属珪化物に変換する
工程とを具備したことを特徴とする半導体装置の製造方
法。 - (2)第1の被膜がシリコン窒化膜、第2の被膜が多結
晶シリコン膜、絶縁膜及び第3の被膜が酸化膜であるこ
とを特徴とする特許請求の範囲第1項記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27607884A JPS61156883A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP27607884A JPS61156883A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61156883A true JPS61156883A (ja) | 1986-07-16 |
Family
ID=17564494
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP27607884A Pending JPS61156883A (ja) | 1984-12-28 | 1984-12-28 | 半導体装置の製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61156883A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5032532A (en) * | 1987-08-24 | 1991-07-16 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
US5179034A (en) * | 1987-08-24 | 1993-01-12 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
US6071802A (en) * | 1996-10-30 | 2000-06-06 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device having self-aligned contact |
-
1984
- 1984-12-28 JP JP27607884A patent/JPS61156883A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5032532A (en) * | 1987-08-24 | 1991-07-16 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
US5179034A (en) * | 1987-08-24 | 1993-01-12 | Hitachi, Ltd. | Method for fabricating insulated gate semiconductor device |
US6071802A (en) * | 1996-10-30 | 2000-06-06 | Samsung Electronics Co., Ltd. | Method for manufacturing semiconductor device having self-aligned contact |
US6316803B1 (en) | 1996-10-30 | 2001-11-13 | Samsung Electronics Co., Ltd. | Integrated circuit memory devices having self-aligned contact |
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