JPH1187520A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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Abstract
(57)【要約】
【課題】 パッドの数が増加しても、チップ面積の増加
を抑制し得る半導体集積回路装置を提供すること。 【解決手段】 半導体集積回路チップ１のＰＭＯＳ２
１、ＮＭＯＳ２２（出力回路）が形成される主要な表面
の全面を回路エリア２とし、パッド１０を回路エリア２
上にオーバーラップさせて配置する。そして、パッド１
０と出力回路の出力ノード４１-1との電気的な接続経路
を、層間絶縁膜３２〜３５間それぞれに形成された配線
層４２-1〜４４-1、層間絶縁膜３１〜３５それぞれに形
成されたヴィアホール５２-1〜５５-1を介してパッド１
０下に垂直な方向に設定し、パッド１と出力回路とを、
多層配線構造において最短な距離で電気的に接続する。
を抑制し得る半導体集積回路装置を提供すること。 【解決手段】 半導体集積回路チップ１のＰＭＯＳ２
１、ＮＭＯＳ２２（出力回路）が形成される主要な表面
の全面を回路エリア２とし、パッド１０を回路エリア２
上にオーバーラップさせて配置する。そして、パッド１
０と出力回路の出力ノード４１-1との電気的な接続経路
を、層間絶縁膜３２〜３５間それぞれに形成された配線
層４２-1〜４４-1、層間絶縁膜３１〜３５それぞれに形
成されたヴィアホール５２-1〜５５-1を介してパッド１
０下に垂直な方向に設定し、パッド１と出力回路とを、
多層配線構造において最短な距離で電気的に接続する。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体集積回路
チップのパッド配置に関する。
チップのパッド配置に関する。
【０００２】
【従来の技術】半導体集積回路チップ内には集積回路が
形成されており、その集積回路と外部とのやりとりは、
チップ上に設けられたパッドと呼ばれる端子を介し、各
種の電気信号により行われる。
形成されており、その集積回路と外部とのやりとりは、
チップ上に設けられたパッドと呼ばれる端子を介し、各
種の電気信号により行われる。
【０００３】現在の集積回路チップの設計においては、
パッドが形成されるパッドエリアを特別に設け、パッド
エリアを確保した後に、集積回路を構成する回路素子や
回路ブロックが配置される回路エリア、および回路素子
どうしや回路ブロック部分どうしを電気的に接続する配
線が配置される配線エリアが確保されるようになってい
る。
パッドが形成されるパッドエリアを特別に設け、パッド
エリアを確保した後に、集積回路を構成する回路素子や
回路ブロックが配置される回路エリア、および回路素子
どうしや回路ブロック部分どうしを電気的に接続する配
線が配置される配線エリアが確保されるようになってい
る。
【０００４】近時、集積回路チップの機能の複雑化に伴
って、回路エリアに比べて、チップ内に占める配線エリ
アの割合が増加してきた。その解決策として、配線の多
層化が推進され、配線が数層にわたって形成されるよう
になってきた。これにより、配線エリアの増加に伴うチ
ップ面積の増加は、抑制されている。
って、回路エリアに比べて、チップ内に占める配線エリ
アの割合が増加してきた。その解決策として、配線の多
層化が推進され、配線が数層にわたって形成されるよう
になってきた。これにより、配線エリアの増加に伴うチ
ップ面積の増加は、抑制されている。
【０００５】また、回路エリアにおいては、トランジス
タなどの回路素子の微細化技術の進展、必要な回路素子
数をより少なくする回路設計、より効率的な回路レイア
ウトの実現などにより、回路素子数の急速な伸びに比
べ、回路エリアの増加は鈍化している。
タなどの回路素子の微細化技術の進展、必要な回路素子
数をより少なくする回路設計、より効率的な回路レイア
ウトの実現などにより、回路素子数の急速な伸びに比
べ、回路エリアの増加は鈍化している。
【０００６】また、パッドエリアにおいては、ボンディ
ングマシンの高精度化が推進され、パッドサイズは、例
えば１００μｍ2 から６０μｍ2 以下まで小さくなって
きている。
ングマシンの高精度化が推進され、パッドサイズは、例
えば１００μｍ2 から６０μｍ2 以下まで小さくなって
きている。
【０００７】図１０（Ａ）は、従来の半導体集積回路装
置の平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線
に沿う断面図である。図１０（Ａ）に示すように、パッ
ド１１０が配置されるパッドエリア１０２は、半導体基
板（チップ）１０１の縁に沿って環状に設定され、回路
エリア１０３は、環状のパッドエリア１０２の内側に設
定されている。配線エリア（図示せず）は、パッドエリ
ア１０２中から回路エリア１０３中にかけて設定され
る。
置の平面図、図１０（Ｂ）は図１０（Ａ）中のＢ−Ｂ線
に沿う断面図である。図１０（Ａ）に示すように、パッ
ド１１０が配置されるパッドエリア１０２は、半導体基
板（チップ）１０１の縁に沿って環状に設定され、回路
エリア１０３は、環状のパッドエリア１０２の内側に設
定されている。配線エリア（図示せず）は、パッドエリ
ア１０２中から回路エリア１０３中にかけて設定され
る。
【０００８】図１０（Ｂ）に示すように、回路エリア１
０３内の基板１０１には、集積回路を構成するための回
路素子が形成される。同図では、回路素子として、ＰＭ
ＯＳ１２１、ＮＭＯＳ１２２が示されている。ＰＭＯＳ
１２１およびＮＭＯＳ１２２は、第１層め層間絶縁膜１
３１上に形成された、第１層配線１４１を介して互いに
直列に接続され、ＣＭＯＳ型のインバータを構成してい
る。このインバータは、出力回路である。第１層配線１
４１は、第２層め層間絶縁膜１３２上に形成された、第
２層配線１４２に接続されている。第２層配線１４２
は、パッドエリア１０２まで延長され、ここで第３層め
層間絶縁膜１３３上に形成された、第３層配線１４３に
接続されている。第３層配線１４３は、基板１０１の端
部に向かって延長されている。第３層配線１４３は、パ
ッドエリア１０２において、第４層め層間絶縁膜１３４
上に形成された、第４層配線１４４に接続されている。
第４層配線１４４は、基板１０１の端部に向かって延長
され、パッドエリア１０２において、第５層め層間絶縁
膜１４５上に形成されたパッド１１０に接続されてい
る。
０３内の基板１０１には、集積回路を構成するための回
路素子が形成される。同図では、回路素子として、ＰＭ
ＯＳ１２１、ＮＭＯＳ１２２が示されている。ＰＭＯＳ
１２１およびＮＭＯＳ１２２は、第１層め層間絶縁膜１
３１上に形成された、第１層配線１４１を介して互いに
直列に接続され、ＣＭＯＳ型のインバータを構成してい
る。このインバータは、出力回路である。第１層配線１
４１は、第２層め層間絶縁膜１３２上に形成された、第
２層配線１４２に接続されている。第２層配線１４２
は、パッドエリア１０２まで延長され、ここで第３層め
層間絶縁膜１３３上に形成された、第３層配線１４３に
接続されている。第３層配線１４３は、基板１０１の端
部に向かって延長されている。第３層配線１４３は、パ
ッドエリア１０２において、第４層め層間絶縁膜１３４
上に形成された、第４層配線１４４に接続されている。
第４層配線１４４は、基板１０１の端部に向かって延長
され、パッドエリア１０２において、第５層め層間絶縁
膜１４５上に形成されたパッド１１０に接続されてい
る。
【０００９】このようにして、回路エリア１０３の基板
１０１内に形成された出力回路は、パッドエリア１０２
内の層間絶縁膜１４５上に形成されたパッド１１０に、
チップ１の縁に向かって階段状に順次形成されたヴィア
ホール５２〜５５を介して接続されている。
１０１内に形成された出力回路は、パッドエリア１０２
内の層間絶縁膜１４５上に形成されたパッド１１０に、
チップ１の縁に向かって階段状に順次形成されたヴィア
ホール５２〜５５を介して接続されている。
【００１０】しかし、パッド１１０のサイズが縮小され
てきているとはいえ、近年の集積回路の高度機能化、各
種機能集積の進展は加速度的である。現在、ボード上で
構築されているようなコンピュータシステムまでもが、
やがて１つの半導体チップの中に集積されようとしてい
る（システムオンシリコン技術）。
てきているとはいえ、近年の集積回路の高度機能化、各
種機能集積の進展は加速度的である。現在、ボード上で
構築されているようなコンピュータシステムまでもが、
やがて１つの半導体チップの中に集積されようとしてい
る（システムオンシリコン技術）。
【００１１】このような状況では、１つの半導体チップ
に形成されるパッド１１０の数は、加速度に増加してい
くすると予想される。このため、パッド１１０のサイズ
の縮小のみによるパッドエリア１０２の面積の増加の抑
制は、近く限界に達することが見込まれる。
に形成されるパッド１１０の数は、加速度に増加してい
くすると予想される。このため、パッド１１０のサイズ
の縮小のみによるパッドエリア１０２の面積の増加の抑
制は、近く限界に達することが見込まれる。
【００１２】
【発明が解決しようとする課題】上記のように、集積回
路チップの高度機能化やシステムオンシリコン技術の進
展により、パッドの数は、今後、加速度的に増加すると
予想される。やがて、チップの面積を増加させる主たる
要因が、回路エリアや配線エリアの面積増に代わり、パ
ッドエリアの面積増となることが充分に考えられる。
路チップの高度機能化やシステムオンシリコン技術の進
展により、パッドの数は、今後、加速度的に増加すると
予想される。やがて、チップの面積を増加させる主たる
要因が、回路エリアや配線エリアの面積増に代わり、パ
ッドエリアの面積増となることが充分に考えられる。
【００１３】この発明は上記のような事情に鑑みてなさ
れたもので、その目的は、パッドの数が増加しても、チ
ップ面積の増加を抑制し得る半導体集積回路装置を提供
することにある。
れたもので、その目的は、パッドの数が増加しても、チ
ップ面積の増加を抑制し得る半導体集積回路装置を提供
することにある。
【００１４】
【課題を解決するための手段】上記目的を達成するため
に、この発明に係る半導体集積回路装置は、集積回路を
構成する回路素子が形成される主要な表面の全面を、集
積回路を配置する回路エリアとした半導体基板と、この
半導体基板の主要な表面の上に順次形成された複数の層
間絶縁膜と、これら複数の層間絶縁膜の各間に各々形成
された内部配線層と、前記複数の層間絶縁膜のうち、最
も上層の層間絶縁膜上に配置され、前記回路エリアの上
方にオーバーラップするパッドと、前記回路エリアに配
置された入力／出力回路と、前記複数の層間絶縁膜それ
ぞれに形成された、前記パッドと前記入力／出力回路と
を前記内部配線層各々を介して電気的に接続するための
開孔部とを具備することを特徴としている。
に、この発明に係る半導体集積回路装置は、集積回路を
構成する回路素子が形成される主要な表面の全面を、集
積回路を配置する回路エリアとした半導体基板と、この
半導体基板の主要な表面の上に順次形成された複数の層
間絶縁膜と、これら複数の層間絶縁膜の各間に各々形成
された内部配線層と、前記複数の層間絶縁膜のうち、最
も上層の層間絶縁膜上に配置され、前記回路エリアの上
方にオーバーラップするパッドと、前記回路エリアに配
置された入力／出力回路と、前記複数の層間絶縁膜それ
ぞれに形成された、前記パッドと前記入力／出力回路と
を前記内部配線層各々を介して電気的に接続するための
開孔部とを具備することを特徴としている。
【００１５】また、前記層間絶縁膜のうち、最も上層の
層間絶縁膜と前記パッドとの間には衝撃緩和材が設けら
れていることを特徴としている。また、前記パッドは前
記入力／出力回路の上方にオーバーラップして配置さ
れ、前記入力／出力回路から前記パッドに向かって垂直
な方向に、前記開孔部が配置されていることを特徴とし
ている。
層間絶縁膜と前記パッドとの間には衝撃緩和材が設けら
れていることを特徴としている。また、前記パッドは前
記入力／出力回路の上方にオーバーラップして配置さ
れ、前記入力／出力回路から前記パッドに向かって垂直
な方向に、前記開孔部が配置されていることを特徴とし
ている。
【００１６】また、前記開孔部は、前記入力／出力回路
から前記パッドに向かって垂直な方向に順次、千鳥状に
形成されていることを特徴としている。また、前記パッ
ドは前記基板の主要な表面の上方に、前記チップの全て
の辺、（ｂ）前記チップの互いに対向する２辺、（ｃ）
前記チップの中心線のいずれかに沿って配置されている
ことを特徴としている。
から前記パッドに向かって垂直な方向に順次、千鳥状に
形成されていることを特徴としている。また、前記パッ
ドは前記基板の主要な表面の上方に、前記チップの全て
の辺、（ｂ）前記チップの互いに対向する２辺、（ｃ）
前記チップの中心線のいずれかに沿って配置されている
ことを特徴としている。
【００１７】また、前記基板の主要な表面の上方に配置
されたパッドは複数の列を含むことを特徴としている。
また、前記チップの主要な表面の上方に複数の列に配置
されたパッドは千鳥状に配列されていることを特徴とし
ている。
されたパッドは複数の列を含むことを特徴としている。
また、前記チップの主要な表面の上方に複数の列に配置
されたパッドは千鳥状に配列されていることを特徴とし
ている。
【００１８】また、前記パッドは、実使用時に使用され
るパッドの他、テスト時に使用されるテスト用パッド、
不良解析時に使用されるモニター用パッドのいずれかを
少なくとも含むことを特徴としている。また、前記パッ
ドの上に、導電性バンプが形成されていることを特徴と
している。
るパッドの他、テスト時に使用されるテスト用パッド、
不良解析時に使用されるモニター用パッドのいずれかを
少なくとも含むことを特徴としている。また、前記パッ
ドの上に、導電性バンプが形成されていることを特徴と
している。
【００１９】
【発明の実施の形態】以下、この発明の実施の形態につ
いて図面を参照して説明する。図１（Ａ）は、この発明
の第１の実施形態に係る半導体集積回路チップの平面
図、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂ線に沿う断
面図である。
いて図面を参照して説明する。図１（Ａ）は、この発明
の第１の実施形態に係る半導体集積回路チップの平面
図、図１（Ｂ）は、図１（Ａ）に示すＢ−Ｂ線に沿う断
面図である。
【００２０】図１（Ａ）、（Ｂ）に示すように、Ｐ型シ
リコン基板１の回路素子が形成される主要な表面は、全
て回路エリア２とされている。基板１の主要な表面の上
には、第１層め層間絶縁膜３１〜第５層め層間絶縁膜３
５が順次形成されている。第１層め層間絶縁膜３１と第
２層め層間絶縁膜３２との間には、第１層内部配線４１
-1が形成され、第２層め層間絶縁膜３２と第３層め層間
絶縁膜３３との間には、第２層内部配線４２-1が形成さ
れ、…、第４層め層間絶縁膜３４と最も上層の第５層め
層間絶縁膜３５との間には第４層め内部配線４４-1が形
成されている。第５層め層間絶縁膜３５の上には、感光
性ポリイミド膜３６を介してパッド１０が形成されてい
る。感光性ポリイミド膜３６は、パッド１０に図示せぬ
ワイヤがボンディングされた時の衝撃を緩和する衝撃緩
和材である。また、パッド１０は、特に図１（Ａ）に示
すように、回路エリア２の上方にオーバーラップして形
成されている。
リコン基板１の回路素子が形成される主要な表面は、全
て回路エリア２とされている。基板１の主要な表面の上
には、第１層め層間絶縁膜３１〜第５層め層間絶縁膜３
５が順次形成されている。第１層め層間絶縁膜３１と第
２層め層間絶縁膜３２との間には、第１層内部配線４１
-1が形成され、第２層め層間絶縁膜３２と第３層め層間
絶縁膜３３との間には、第２層内部配線４２-1が形成さ
れ、…、第４層め層間絶縁膜３４と最も上層の第５層め
層間絶縁膜３５との間には第４層め内部配線４４-1が形
成されている。第５層め層間絶縁膜３５の上には、感光
性ポリイミド膜３６を介してパッド１０が形成されてい
る。感光性ポリイミド膜３６は、パッド１０に図示せぬ
ワイヤがボンディングされた時の衝撃を緩和する衝撃緩
和材である。また、パッド１０は、特に図１（Ａ）に示
すように、回路エリア２の上方にオーバーラップして形
成されている。
【００２１】図１（Ｂ）の断面には、回路素子として、
ＰＭＯＳ２１、ＮＭＯＳ２２が示されている。第１層め
層間絶縁膜３１には、ＰＭＯＳ２１のＰ型ドレイン領域
に通じるコンタクトホール５１-1、ＮＭＯＳ２２のＮ型
ドレイン領域に通じるコンタクトホール５１-2が形成さ
れている。ＰＭＯＳ２１およびＮＭＯＳ２２のドレイン
は、これらコンタクトホール５１-1、５１-2を介し、第
１層内部配線４１-1によって互いに接続され、さらにＰ
ＭＯＳ２１およびＮＭＯＳ２２のゲートは、図１（Ｂ）
の断面には示されない箇所で互いに接続されて、ＣＭＯ
Ｓ型のインバータを構成している。このインバータは、
出力回路である。図１（Ｃ）はこの出力回路の回路図で
ある。第２層め層間絶縁膜３２には、第１層内部配線４
１-1に通じるヴィアホール５２-1が形成され、第２層内
部配線４２-1は、ヴィアホール５２-1を介して第１層内
部配線４１-1に接続されている。第３層め層間絶縁膜３
３には、第２層内部配線４２-1に通じるヴィアホール５
３-1が形成され、第３層内部配線４３-1は、ヴィアホー
ル５３-1を介して第２層内部配線４２-1に接続され、同
様に、第４層め層間絶縁膜３４には、第３層内部配線４
３-1に通じるヴィアホール５４-1が形成され、第４層内
部配線４４-1は、ヴィアホール５４-1を介して第３層内
部配線４３-1に接続されている。第５層め層間絶縁膜３
５および感光性ポリイミド膜３６には、第４層内部配線
４４-1に通じるヴィアホール５５-1が形成され、パッド
１０は、ヴィアホール５５-1を介して第４層内部配線４
４-1に接続されている。このようにして、パッド１０
は、出力回路の出力ノード（第１層内部配線４１-1）に
電気的に接続される。
ＰＭＯＳ２１、ＮＭＯＳ２２が示されている。第１層め
層間絶縁膜３１には、ＰＭＯＳ２１のＰ型ドレイン領域
に通じるコンタクトホール５１-1、ＮＭＯＳ２２のＮ型
ドレイン領域に通じるコンタクトホール５１-2が形成さ
れている。ＰＭＯＳ２１およびＮＭＯＳ２２のドレイン
は、これらコンタクトホール５１-1、５１-2を介し、第
１層内部配線４１-1によって互いに接続され、さらにＰ
ＭＯＳ２１およびＮＭＯＳ２２のゲートは、図１（Ｂ）
の断面には示されない箇所で互いに接続されて、ＣＭＯ
Ｓ型のインバータを構成している。このインバータは、
出力回路である。図１（Ｃ）はこの出力回路の回路図で
ある。第２層め層間絶縁膜３２には、第１層内部配線４
１-1に通じるヴィアホール５２-1が形成され、第２層内
部配線４２-1は、ヴィアホール５２-1を介して第１層内
部配線４１-1に接続されている。第３層め層間絶縁膜３
３には、第２層内部配線４２-1に通じるヴィアホール５
３-1が形成され、第３層内部配線４３-1は、ヴィアホー
ル５３-1を介して第２層内部配線４２-1に接続され、同
様に、第４層め層間絶縁膜３４には、第３層内部配線４
３-1に通じるヴィアホール５４-1が形成され、第４層内
部配線４４-1は、ヴィアホール５４-1を介して第３層内
部配線４３-1に接続されている。第５層め層間絶縁膜３
５および感光性ポリイミド膜３６には、第４層内部配線
４４-1に通じるヴィアホール５５-1が形成され、パッド
１０は、ヴィアホール５５-1を介して第４層内部配線４
４-1に接続されている。このようにして、パッド１０
は、出力回路の出力ノード（第１層内部配線４１-1）に
電気的に接続される。
【００２２】また、ヴィアホール５２-1〜５５-1は、出
力回路内の回路素子、即ちＰＭＯＳ２１とＮＭＯＳ２２
とを素子分離するために基板１に形成されたフィールド
絶縁膜５の上方に、出力回路からパッド１０に向かって
垂直な方向に配置される。さらにパッド１０は、ＰＭＯ
Ｓ２１、ＮＭＯＳ２２、出力回路の出力ノード（第１層
内部配線４１-1）の上方に、オーバーラップされる。こ
れらにより、多層配線構造において、出力回路の出力ノ
ード（第１層内部配線４１-1）とパッド１０とを最短距
離で接続することができる。
力回路内の回路素子、即ちＰＭＯＳ２１とＮＭＯＳ２２
とを素子分離するために基板１に形成されたフィールド
絶縁膜５の上方に、出力回路からパッド１０に向かって
垂直な方向に配置される。さらにパッド１０は、ＰＭＯ
Ｓ２１、ＮＭＯＳ２２、出力回路の出力ノード（第１層
内部配線４１-1）の上方に、オーバーラップされる。こ
れらにより、多層配線構造において、出力回路の出力ノ
ード（第１層内部配線４１-1）とパッド１０とを最短距
離で接続することができる。
【００２３】さらに、ヴィアホール５２-1〜５５-1は、
出力回路からパッド１０に向かって垂直な方向に順次、
互いに重なり合わないように千鳥状にずらされて形成さ
れている。これにより、ヴィアホール５３-1〜５５-1を
順次、内部配線４２-1〜４４-1それぞれの平坦な部分に
形成でき、ヴィアホール５３-1〜５５-1内の埋め込み不
良などの事情を解消でき、多層配線構造において、出力
回路の出力ノード（第１層内部配線４１-1）とパッド１
０との間の接続不良の発生を抑制することができる。
出力回路からパッド１０に向かって垂直な方向に順次、
互いに重なり合わないように千鳥状にずらされて形成さ
れている。これにより、ヴィアホール５３-1〜５５-1を
順次、内部配線４２-1〜４４-1それぞれの平坦な部分に
形成でき、ヴィアホール５３-1〜５５-1内の埋め込み不
良などの事情を解消でき、多層配線構造において、出力
回路の出力ノード（第１層内部配線４１-1）とパッド１
０との間の接続不良の発生を抑制することができる。
【００２４】また、図１（Ｂ）、（Ｃ）には出力回路の
例を示したが、入力回路においても、この発明は適用さ
れる。図２（Ａ）は入力回路の断面図である。
例を示したが、入力回路においても、この発明は適用さ
れる。図２（Ａ）は入力回路の断面図である。
【００２５】図２（Ａ）に示すように、ＰＭＯＳ２４、
ＮＭＯＳ２５が示されている。第１層め層間絶縁膜３１
にはＰＭＯＳ２４のゲートに通じるコンタクトホール５
１-3、ＮＭＯＳ２５のゲートに通じるコンタクトホール
５１-4が形成されている。ＰＭＯＳ２４およびＮＭＯＳ
２５のゲートは、第１層め層間絶縁膜３１に形成された
コンタクトホール５１-1、５１-2を介し、第１層内部配
線４１-2によって互いに接続されている。また、ＰＭＯ
Ｓ２４およびＮＭＯＳ２５のドレインは、第１層め層間
絶縁膜３１に形成されたコンタクトホール５１-5、５１
-6を介し、第１層内部配線４１-3によって互いに接続さ
れている。これにより、入力回路である、ＣＭＯＳ型の
インバータを構成している。図２（Ｃ）はこの入力回路
の回路図である。第２層め層間絶縁膜３２には、第１層
内部配線４１-2に通じるヴィアホール５２-2が形成さ
れ、第２層内部配線４２-2は、ヴィアホール５２-2を介
して第１層内部配線４１-2に接続されている。第３層め
層間絶縁膜３３には、第２層内部配線４２-2に通じるヴ
ィアホール５３-2が形成され、第３層内部配線４３-2
は、ヴィアホール５３-2を介して第２層内部配線４２-2
に接続され、同様に、第４層め層間絶縁膜３４には、第
３層内部配線４３-2に通じるヴィアホール５４-2が形成
され、第４層内部配線４４-2は、ヴィアホール５４-2を
介して第３層内部配線４３-2に接続されている。第５層
め層間絶縁膜３５および感光性ポリイミド膜３６には、
第４層内部配線４４-2に通じるヴィアホール５５-2が形
成され、パッド１０は、ヴィアホール５５-2を介して第
４層内部配線４４-2に接続されている。このようにし
て、パッド１０は、入力回路の入力ノード（第１層内部
配線４１-2）に電気的に接続される。
ＮＭＯＳ２５が示されている。第１層め層間絶縁膜３１
にはＰＭＯＳ２４のゲートに通じるコンタクトホール５
１-3、ＮＭＯＳ２５のゲートに通じるコンタクトホール
５１-4が形成されている。ＰＭＯＳ２４およびＮＭＯＳ
２５のゲートは、第１層め層間絶縁膜３１に形成された
コンタクトホール５１-1、５１-2を介し、第１層内部配
線４１-2によって互いに接続されている。また、ＰＭＯ
Ｓ２４およびＮＭＯＳ２５のドレインは、第１層め層間
絶縁膜３１に形成されたコンタクトホール５１-5、５１
-6を介し、第１層内部配線４１-3によって互いに接続さ
れている。これにより、入力回路である、ＣＭＯＳ型の
インバータを構成している。図２（Ｃ）はこの入力回路
の回路図である。第２層め層間絶縁膜３２には、第１層
内部配線４１-2に通じるヴィアホール５２-2が形成さ
れ、第２層内部配線４２-2は、ヴィアホール５２-2を介
して第１層内部配線４１-2に接続されている。第３層め
層間絶縁膜３３には、第２層内部配線４２-2に通じるヴ
ィアホール５３-2が形成され、第３層内部配線４３-2
は、ヴィアホール５３-2を介して第２層内部配線４２-2
に接続され、同様に、第４層め層間絶縁膜３４には、第
３層内部配線４３-2に通じるヴィアホール５４-2が形成
され、第４層内部配線４４-2は、ヴィアホール５４-2を
介して第３層内部配線４３-2に接続されている。第５層
め層間絶縁膜３５および感光性ポリイミド膜３６には、
第４層内部配線４４-2に通じるヴィアホール５５-2が形
成され、パッド１０は、ヴィアホール５５-2を介して第
４層内部配線４４-2に接続されている。このようにし
て、パッド１０は、入力回路の入力ノード（第１層内部
配線４１-2）に電気的に接続される。
【００２６】また、ヴィアホール５２- ２〜５５- ２
は、ヴィアホール５２-1〜５５-1と同様に、ＰＭＯＳ２
４とＮＭＯＳ２５とを素子分離するフィールド絶縁膜５
の上方に、入力回路からパッド１０に向かって垂直な方
向に配置され、パッド１０は、ＰＭＯＳ２４、ＮＭＯＳ
２５、入力回路の入力ノード（第１層内部配線４１-2）
の上方に、オーバーラップされる。
は、ヴィアホール５２-1〜５５-1と同様に、ＰＭＯＳ２
４とＮＭＯＳ２５とを素子分離するフィールド絶縁膜５
の上方に、入力回路からパッド１０に向かって垂直な方
向に配置され、パッド１０は、ＰＭＯＳ２４、ＮＭＯＳ
２５、入力回路の入力ノード（第１層内部配線４１-2）
の上方に、オーバーラップされる。
【００２７】また、ヴィアホール５２-2〜５５-2もま
た、ヴィアホール５２-1〜５５-1と同様に、入力回路か
らパッド１０に向かって垂直な方向に順次、千鳥状に形
成される。
た、ヴィアホール５２-1〜５５-1と同様に、入力回路か
らパッド１０に向かって垂直な方向に順次、千鳥状に形
成される。
【００２８】このような第１の実施形態によれば、パッ
ド１０を、回路エリア２の上方にオーバーラップさせる
ので、従来のように回路エリアの周囲に、パッドエリア
がない。このため、図１（Ａ）に示すように、この発明
が適用されたチップ１は、回路エリア２に形成される回
路を従来のチップ１０１と同じとした場合には、従来の
チップ１０１に比べて、その面積を小さくすることがで
きる。
ド１０を、回路エリア２の上方にオーバーラップさせる
ので、従来のように回路エリアの周囲に、パッドエリア
がない。このため、図１（Ａ）に示すように、この発明
が適用されたチップ１は、回路エリア２に形成される回
路を従来のチップ１０１と同じとした場合には、従来の
チップ１０１に比べて、その面積を小さくすることがで
きる。
【００２９】また、多層配線構造の場合、従来では、図
１０（Ｂ）に示すように、出力回路とパッド１１０との
電気的接続経路が、チップ１０１の縁に向かって斜め方
向に傾いてしまう。このため、出力回路とパッド１１０
とを接続する配線の長さが長くなる事情がある。
１０（Ｂ）に示すように、出力回路とパッド１１０との
電気的接続経路が、チップ１０１の縁に向かって斜め方
向に傾いてしまう。このため、出力回路とパッド１１０
とを接続する配線の長さが長くなる事情がある。
【００３０】これに対して、第１の実施形態では、入力
回路／出力回路の上方にパッド１０を配置でき、これら
の電気的接続経路を、入力回路／出力回路からパッド１
０に向かって垂直な方向に設けることができる。このた
め、入力回路／出力回路とパッド１０とを接続する配線
の長さを短くできる。
回路／出力回路の上方にパッド１０を配置でき、これら
の電気的接続経路を、入力回路／出力回路からパッド１
０に向かって垂直な方向に設けることができる。このた
め、入力回路／出力回路とパッド１０とを接続する配線
の長さを短くできる。
【００３１】現在、半導体集積回路の電源電圧は、回路
素子の微細化にしたがって低下する傾向にある。電源電
圧を低くすることは、回路素子の微細化に有効である反
面、配線長に起因した信号遅延を顕著化させるなど、好
ましくない事情も招いている。このような好ましくない
事情は、例えば集積回路の特性を十分でないものとし、
製品の歩留りを落とす原因となる。
素子の微細化にしたがって低下する傾向にある。電源電
圧を低くすることは、回路素子の微細化に有効である反
面、配線長に起因した信号遅延を顕著化させるなど、好
ましくない事情も招いている。このような好ましくない
事情は、例えば集積回路の特性を十分でないものとし、
製品の歩留りを落とす原因となる。
【００３２】これに対して、第１の実施形態では、入力
回路／出力回路とパッド１０との間の配線長を短くでき
るので、電源電圧を低下させても、図１０（Ｂ）に示し
たような装置に比べて、配線長に起因する信号遅延によ
る事情を軽減でき、製品の歩留りの低下を抑制すること
ができる。
回路／出力回路とパッド１０との間の配線長を短くでき
るので、電源電圧を低下させても、図１０（Ｂ）に示し
たような装置に比べて、配線長に起因する信号遅延によ
る事情を軽減でき、製品の歩留りの低下を抑制すること
ができる。
【００３３】また、回路エリアの周囲にパッドエリアを
設ける従来の構成では、パッド数が多く、パッドエリア
を縮小できなかった場合、回路エリア内の回路素子の微
細化が達成されたとしても、チップの面積を小さくする
ことは不可能である。パッドエリアによって、チップの
面積が律速されてしまうためである。
設ける従来の構成では、パッド数が多く、パッドエリア
を縮小できなかった場合、回路エリア内の回路素子の微
細化が達成されたとしても、チップの面積を小さくする
ことは不可能である。パッドエリアによって、チップの
面積が律速されてしまうためである。
【００３４】これに対して、第１の実施形態では、回路
エリア２の上方の全てを、パッド１０を配置するパッド
エリアとすることができるので、チップの面積がパッド
エリアによって律速される事情を、従来の構成よりも緩
和することができる。よって、パッド数が多くなった場
合でも、チップの面積を小さくすることが可能となる。
エリア２の上方の全てを、パッド１０を配置するパッド
エリアとすることができるので、チップの面積がパッド
エリアによって律速される事情を、従来の構成よりも緩
和することができる。よって、パッド数が多くなった場
合でも、チップの面積を小さくすることが可能となる。
【００３５】さらに、パッドを多数配置できるので、実
使用時に使用されるパッドの他、工場内で使用されるよ
うなパッド、例えばテスト時に使用されるテスト用パッ
ド、あるい不良の解析などを目的として形成されるモニ
ター用パッドなども、チップ面積を増加させずに付加す
ることもできる。
使用時に使用されるパッドの他、工場内で使用されるよ
うなパッド、例えばテスト時に使用されるテスト用パッ
ド、あるい不良の解析などを目的として形成されるモニ
ター用パッドなども、チップ面積を増加させずに付加す
ることもできる。
【００３６】また、ＣＰＵ、ＳＲＡＭ、ＤＲＡＭ、FLAS
H-ＥＥＰＲＯＭなどを１チップ化してしまう、システム
オンシリコン技術では、テスト時間の短縮を図るため
に、ＣＰＵのテスト、ＳＲＡＭのテスト、ＤＲＡＭのテ
スト、FLASH-ＥＥＰＲＯＭのテストを同時に並列して行
うことも考えられる。このような場合には、実際に使用
されるパッドの他、ＣＰＵテスト用、ＳＲＡＭテスト
用、ＤＲＡＭテスト用、FLASH-ＥＥＰＲＯＭテスト用の
パッドが別途必要である。これは、テスト用パッドの数
を爆発的に増加させる。
H-ＥＥＰＲＯＭなどを１チップ化してしまう、システム
オンシリコン技術では、テスト時間の短縮を図るため
に、ＣＰＵのテスト、ＳＲＡＭのテスト、ＤＲＡＭのテ
スト、FLASH-ＥＥＰＲＯＭのテストを同時に並列して行
うことも考えられる。このような場合には、実際に使用
されるパッドの他、ＣＰＵテスト用、ＳＲＡＭテスト
用、ＤＲＡＭテスト用、FLASH-ＥＥＰＲＯＭテスト用の
パッドが別途必要である。これは、テスト用パッドの数
を爆発的に増加させる。
【００３７】このような場合に対しても、第１の実施形
態では、回路エリア２の上方の全てを、パッド１０を配
置するパッドエリアにできるために、パッド数の増加に
伴ったチップ面積の増加を抑制しつつ、対応することが
できる。
態では、回路エリア２の上方の全てを、パッド１０を配
置するパッドエリアにできるために、パッド数の増加に
伴ったチップ面積の増加を抑制しつつ、対応することが
できる。
【００３８】また、第１の実施形態では、パッド１０の
下に衝撃緩和材を設けているので、テスト時のプローブ
針の針圧などによる機械的な衝撃を緩和でき、回路エリ
ア２に形成された回路素子、配線等がダメージを被るお
それも軽減される。
下に衝撃緩和材を設けているので、テスト時のプローブ
針の針圧などによる機械的な衝撃を緩和でき、回路エリ
ア２に形成された回路素子、配線等がダメージを被るお
それも軽減される。
【００３９】図３、図４はそれぞれこの発明の第２の実
施形態に係る半導体集積回路装置の断面図である。図
３、図４において、図１（Ｂ）と同一の部分に同じ参照
符号を付す。
施形態に係る半導体集積回路装置の断面図である。図
３、図４において、図１（Ｂ）と同一の部分に同じ参照
符号を付す。
【００４０】パッド１０と配線４４-1とのコンタクト抵
抗を低減するために、層間絶縁膜３５、ポリイミド膜３
６に形成されるヴィアホール５５-1の数を、図３に示す
ように、５５-1a 、５５-1b の２つとしても良く、ま
た、図４に示すように、５５-1a 、５５-1b 、５５-1c
の３つとしても良い。
抗を低減するために、層間絶縁膜３５、ポリイミド膜３
６に形成されるヴィアホール５５-1の数を、図３に示す
ように、５５-1a 、５５-1b の２つとしても良く、ま
た、図４に示すように、５５-1a 、５５-1b 、５５-1c
の３つとしても良い。
【００４１】図５（Ａ）はこの発明の第３の実施形態に
係る半導体集積回路装置の平面図、図５（Ｂ）は比較例
の平面図である。第１の実施形態では、パッド１０を、
チップ１の主要な表面の上方に、チップ１の全ての辺に
沿って配置した。
係る半導体集積回路装置の平面図、図５（Ｂ）は比較例
の平面図である。第１の実施形態では、パッド１０を、
チップ１の主要な表面の上方に、チップ１の全ての辺に
沿って配置した。
【００４２】これを、図５（Ａ）に示すように、パッド
１０をチップ１の互いに対向する２辺に沿って配置する
ようにしても良い。このようにしても、図５（Ｂ）に示
すように、従来では、パッド列に交差する方向のチップ
１０１の幅が、“回路エリア１０２の幅ａ１＋パッドエ
リア１０３の幅ｂ１×２”となるが、この発明によれ
ば、図５（Ａ）に示すように、パッド列に交差する方向
のチップ１の幅が“幅ａ１”だけで済み、チップの面積
を縮小することができる。
１０をチップ１の互いに対向する２辺に沿って配置する
ようにしても良い。このようにしても、図５（Ｂ）に示
すように、従来では、パッド列に交差する方向のチップ
１０１の幅が、“回路エリア１０２の幅ａ１＋パッドエ
リア１０３の幅ｂ１×２”となるが、この発明によれ
ば、図５（Ａ）に示すように、パッド列に交差する方向
のチップ１の幅が“幅ａ１”だけで済み、チップの面積
を縮小することができる。
【００４３】図６（Ａ）はこの発明の第４の実施形態に
係る半導体集積回路装置の平面図、図６（Ｂ）は比較例
の平面図である。図６（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って配置するようにしても良
い。
係る半導体集積回路装置の平面図、図６（Ｂ）は比較例
の平面図である。図６（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って配置するようにしても良
い。
【００４４】このようにしても、図６（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ１”となるが、この発明によれば、図６
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ１”となるが、この発明によれば、図６
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。
【００４５】図７（Ａ）はこの発明の第５の実施形態に
係る半導体集積回路装置の平面図、図７（Ｂ）は比較例
の平面図である。図７（Ａ）に示すように、パッド１０
をチップ１の全ての辺に配置する場合、複数の列となる
ように配置するようにしても良い。また、パッド１０を
複数の列で配置する場合には、図７（Ａ）に示すよう
に、千鳥状に配置されることが好ましい。
係る半導体集積回路装置の平面図、図７（Ｂ）は比較例
の平面図である。図７（Ａ）に示すように、パッド１０
をチップ１の全ての辺に配置する場合、複数の列となる
ように配置するようにしても良い。また、パッド１０を
複数の列で配置する場合には、図７（Ａ）に示すよう
に、千鳥状に配置されることが好ましい。
【００４６】このようにしても、図７（Ｂ）に示すよう
に、従来では、一つの辺に沿ったチップ１０１の幅が
“回路エリア１０２の幅ａ３＋パッドエリア１０３の幅
ｂ２×２”、これに交差する方向のチップ１０１の幅が
“回路エリア１０２の幅ａ４＋パッドエリア１０３の幅
ｂ２×２”となっていたが、この発明によれば、図７
（Ａ）に示すように、それぞれ“幅ａ３”、“幅ａ４”
だけで済み、チップ面積を縮小させることができる。
に、従来では、一つの辺に沿ったチップ１０１の幅が
“回路エリア１０２の幅ａ３＋パッドエリア１０３の幅
ｂ２×２”、これに交差する方向のチップ１０１の幅が
“回路エリア１０２の幅ａ４＋パッドエリア１０３の幅
ｂ２×２”となっていたが、この発明によれば、図７
（Ａ）に示すように、それぞれ“幅ａ３”、“幅ａ４”
だけで済み、チップ面積を縮小させることができる。
【００４７】図８（Ａ）はこの発明の第６の実施形態に
係る半導体集積回路装置の平面図、図８（Ｂ）は比較例
の平面図である。図８（Ａ）に示すように、パッド１０
をチップ１の互いに対向する２辺に沿って、複数の列と
なるように配置するようにしても良い。そして、好まし
くは、図８（Ａ）に示すように、千鳥状に配置する。
係る半導体集積回路装置の平面図、図８（Ｂ）は比較例
の平面図である。図８（Ａ）に示すように、パッド１０
をチップ１の互いに対向する２辺に沿って、複数の列と
なるように配置するようにしても良い。そして、好まし
くは、図８（Ａ）に示すように、千鳥状に配置する。
【００４８】このようにしても、図８（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ１＋パッドエリア１
０３の幅ｂ２×２”となるが、この発明によれば、図８
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が“幅ａ１”だけで済み、チップの面積を縮小す
ることができる。
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ１＋パッドエリア１
０３の幅ｂ２×２”となるが、この発明によれば、図８
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が“幅ａ１”だけで済み、チップの面積を縮小す
ることができる。
【００４９】図９（Ａ）はこの発明の第７の実施形態に
係る半導体集積回路装置の平面図、図９（Ｂ）は比較例
の平面図である。図９（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って、複数の列に配置するよう
にしても良い。そして、好ましくは、千鳥状に配置す
る。
係る半導体集積回路装置の平面図、図９（Ｂ）は比較例
の平面図である。図９（Ａ）に示すように、パッド１０
をチップ１の中心線に沿って、複数の列に配置するよう
にしても良い。そして、好ましくは、千鳥状に配置す
る。
【００５０】このようにしても、図９（Ｂ）に示すよう
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ３”となるが、この発明によれば、図９
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。
に、従来では、パッド列に交差する方向のチップ１０１
の幅が、“回路エリア１０２の幅ａ２×２＋パッドエリ
ア１０３の幅ｂ３”となるが、この発明によれば、図９
（Ａ）に示すように、パッド列に交差する方向のチップ
１の幅が、“幅ａ２×２”だけで済む。
【００５１】また、第１〜第７の実施形態において、パ
ッド１０と図示せぬリードとは、ボンディングワイヤに
よって接続する他、パッド１０の上に、導電性バンプ、
例えばボール状ハンダなどを形成し、これを介してリー
ドに接続されるようにしても良い。導電性バンプにより
パッド１０をリードに接続する方式は、例えば図７〜図
９に示すように、パッド１０が互いに近接して複数の列
を為している場合、あるいはチップ１の主要な表面の全
面上方にパッド１０が配置される場合に、特に有効であ
る。また、このようなパッド配置に有効な接続方式とし
ては、導電性バンプの他、多重（多列）ワイヤボンディ
ング方式があり、これが用いられても良い。
ッド１０と図示せぬリードとは、ボンディングワイヤに
よって接続する他、パッド１０の上に、導電性バンプ、
例えばボール状ハンダなどを形成し、これを介してリー
ドに接続されるようにしても良い。導電性バンプにより
パッド１０をリードに接続する方式は、例えば図７〜図
９に示すように、パッド１０が互いに近接して複数の列
を為している場合、あるいはチップ１の主要な表面の全
面上方にパッド１０が配置される場合に、特に有効であ
る。また、このようなパッド配置に有効な接続方式とし
ては、導電性バンプの他、多重（多列）ワイヤボンディ
ング方式があり、これが用いられても良い。
【００５２】また、リードとしては、通常の低抵抗金属
薄板からなるリードフレームが使用される他、フレキシ
ブル絶縁性テープ上に低抵抗金属箔からなるリードパタ
ーンを形成したＴＡＢテープが使用されても良い。リー
ドフレームを用いる場合には、ボンディングワイヤによ
る接続が好ましく、ＴＡＢテープを用いる場合には、導
電性バンプが好ましい。
薄板からなるリードフレームが使用される他、フレキシ
ブル絶縁性テープ上に低抵抗金属箔からなるリードパタ
ーンを形成したＴＡＢテープが使用されても良い。リー
ドフレームを用いる場合には、ボンディングワイヤによ
る接続が好ましく、ＴＡＢテープを用いる場合には、導
電性バンプが好ましい。
【００５３】また、この発明に係る半導体集積回路装置
のパッケージとしては、通常のモールディング樹脂を使
用したパッケージの他、ＣＳＰやＰＧＡ、ＢＧＡなども
好ましく用いることができる。
のパッケージとしては、通常のモールディング樹脂を使
用したパッケージの他、ＣＳＰやＰＧＡ、ＢＧＡなども
好ましく用いることができる。
【００５４】また、パッド１０は、これに接続される入
力回路や出力回路の上方にオーバーラップさせて配置さ
れたが、他のパッドに接続される入力回路や出力回路の
上方にオーバーラップさせても良い。また、パッド１０
は、回路エリア２内に形成される入力回路や出力回路以
外の回路素子、あるいは回路ブロックにオーバーラップ
させても良い。
力回路や出力回路の上方にオーバーラップさせて配置さ
れたが、他のパッドに接続される入力回路や出力回路の
上方にオーバーラップさせても良い。また、パッド１０
は、回路エリア２内に形成される入力回路や出力回路以
外の回路素子、あるいは回路ブロックにオーバーラップ
させても良い。
【００５５】
【発明の効果】以上説明したように、この発明によれ
ば、パッドの数が増加しても、チップ面積の増加を抑制
し得る半導体集積回路装置を提供できる。
ば、パッドの数が増加しても、チップ面積の増加を抑制
し得る半導体集積回路装置を提供できる。
【図１】図１（Ａ）はこの発明の第１の実施形態に係る
半導体集積回路装置の平面図、図１（Ｂ）は図１（Ａ）
中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は出力回路の回
路図。
半導体集積回路装置の平面図、図１（Ｂ）は図１（Ａ）
中のＢ−Ｂ線に沿う断面図、図１（Ｃ）は出力回路の回
路図。
【図２】図２（Ａ）は入力回路の断面図、図２（Ｂ）は
入力回路の回路図。
入力回路の回路図。
【図３】図３はこの発明の第２の実施形態に係る半導体
集積回路装置の断面図。
集積回路装置の断面図。
【図４】図４はこの発明の第２の実施形態の他の例に係
る半導体集積回路装置の断面図。
る半導体集積回路装置の断面図。
【図５】図５（Ａ）はこの発明の第３の実施形態に係る
半導体集積回路装置の平面図、図５（Ｂ）は比較例の平
面図。
半導体集積回路装置の平面図、図５（Ｂ）は比較例の平
面図。
【図６】図６（Ａ）はこの発明の第４の実施形態に係る
半導体集積回路装置の平面図、図６（Ｂ）は比較例の平
面図。
半導体集積回路装置の平面図、図６（Ｂ）は比較例の平
面図。
【図７】図７（Ａ）はこの発明の第５の実施形態に係る
半導体集積回路装置の平面図、図７（Ｂ）は比較例の平
面図。
半導体集積回路装置の平面図、図７（Ｂ）は比較例の平
面図。
【図８】図８（Ａ）はこの発明の第６の実施形態に係る
半導体集積回路装置の平面図、図８（Ｂ）は比較例の平
面図。
半導体集積回路装置の平面図、図８（Ｂ）は比較例の平
面図。
【図９】図９（Ａ）はこの発明の第７の実施形態に係る
半導体集積回路装置の平面図、図９（Ｂ）は比較例の平
面図。
半導体集積回路装置の平面図、図９（Ｂ）は比較例の平
面図。
【図１０】図１０（Ａ）は従来の半導体集積回路装置の
平面図、図１０（Ｂ）は図１０（Ａ）のＢ−Ｂ線に沿う
断面図。
平面図、図１０（Ｂ）は図１０（Ａ）のＢ−Ｂ線に沿う
断面図。
１…Ｐ型シリコン基板（半導体チップ）、 ２…回路エリア、 １０…パッド、 ２１…ＰＭＯＳ、 ２２…ＮＭＯＳ、 ２４…ＰＭＯＳ、 ２５…ＮＭＯＳ、 ３１〜３５…層間絶縁膜、 ４１〜４４…内部配線層、 ５１〜５５…ヴィアホール。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/822
Claims (9)
- 【請求項１】 集積回路を構成する回路素子が形成され
る主要な表面の全面を、集積回路を配置する回路エリア
とした半導体基板と、 前記半導体基板の主要な表面の上に順次形成された複数
の層間絶縁膜と、 前記複数の層間絶縁膜の各間に各々形成された内部配線
層と、 前記複数の層間絶縁膜のうち、最も上層の層間絶縁膜上
に配置され、前記回路エリアの上方にオーバーラップす
るパッドと、 前記回路エリアに配置された入力／出力回路と、 前記複数の層間絶縁膜それぞれに形成された、前記パッ
ドと前記入力／出力回路とを前記内部配線層各々を介し
て電気的に接続するための開孔部とを具備することを特
徴とする半導体集積回路装置。 - 【請求項２】 前記層間絶縁膜のうち、最も上層の層間
絶縁膜と前記パッドとの間には衝撃緩和材が設けられて
いることを特徴とする請求項１に記載の半導体集積回路
装置。 - 【請求項３】 前記パッドは前記入力／出力回路の上方
にオーバーラップして配置され、前記入力／出力回路か
ら前記パッドに向かって垂直な方向に、前記開孔部が配
置されていることを特徴とする請求項１および請求項２
いずれかに記載の半導体集積回路装置。 - 【請求項４】 前記開孔部は、前記入力／出力回路から
前記パッドに向かって垂直な方向に順次、千鳥状に形成
されていることを特徴とする請求項３に記載の半導体集
積回路装置。 - 【請求項５】 前記パッドは前記基板の主要な表面の上
方に、 （ａ）前記チップの全ての辺、 （ｂ）前記チップの互いに対向する２辺、 （ｃ）前記チップの中心線、 前記（ａ）〜（ｃ）のいずれかに沿って配置されている
ことを特徴とする請求項１乃至請求項４いずれか一項に
記載の半導体集積回路装置。 - 【請求項６】 前記基板の主要な表面の上方に配置され
たパッドは複数の列を含むことを特徴とする請求項５に
記載の半導体集積回路装置。 - 【請求項７】 前記チップの主要な表面の上方に複数の
列に配置されたパッドは千鳥状に配列されていることを
特徴とする請求項６に記載の半導体集積回路装置。 - 【請求項８】 前記パッドは、実使用時に使用されるパ
ッドの他、テスト時に使用されるテスト用パッド、不良
解析時に使用されるモニター用パッドのいずれかを少な
くとも含むことを特徴とする請求項１乃至請求項７いず
れか一項に記載の半導体集積回路装置。 - 【請求項９】 前記パッドの上に、導電性バンプが形成
されていることを特徴とする請求項１乃至請求項８いず
れか一項に記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244024A JPH1187520A (ja) | 1997-09-09 | 1997-09-09 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9244024A JPH1187520A (ja) | 1997-09-09 | 1997-09-09 | 半導体集積回路装置 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005322347A Division JP4167684B2 (ja) | 2005-11-07 | 2005-11-07 | 半導体集積回路装置とその製造方法及びそのテスト方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1187520A true JPH1187520A (ja) | 1999-03-30 |
Family
ID=17112583
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9244024A Pending JPH1187520A (ja) | 1997-09-09 | 1997-09-09 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1187520A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005229118A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 |
| KR100631917B1 (ko) * | 2000-08-08 | 2006-10-04 | 삼성전자주식회사 | 반도체 장치의 패드 주변회로 레이아웃 구조 |
| US7623364B2 (en) | 2007-03-30 | 2009-11-24 | Renesas Technology Corp. | Semiconductor device |
-
1997
- 1997-09-09 JP JP9244024A patent/JPH1187520A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100631917B1 (ko) * | 2000-08-08 | 2006-10-04 | 삼성전자주식회사 | 반도체 장치의 패드 주변회로 레이아웃 구조 |
| JP2005229118A (ja) * | 2004-02-10 | 2005-08-25 | Samsung Electronics Co Ltd | マルチ・ローパッド構造を有する半導体装置、及びそれを製造する方法 |
| US7623364B2 (en) | 2007-03-30 | 2009-11-24 | Renesas Technology Corp. | Semiconductor device |
| US7872891B2 (en) | 2007-03-30 | 2011-01-18 | Renesas Electronics Corporation | Semiconductor device |
| US8400806B2 (en) | 2007-03-30 | 2013-03-19 | Renesas Electronics Corporation | Semiconductor device |
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