JPS60161655A - 半導体装置 - Google Patents
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- JPS60161655A JPS60161655A JP59015216A JP1521684A JPS60161655A JP S60161655 A JPS60161655 A JP S60161655A JP 59015216 A JP59015216 A JP 59015216A JP 1521684 A JP1521684 A JP 1521684A JP S60161655 A JPS60161655 A JP S60161655A
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- integrated circuit
- semiconductor integrated
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0214—Particular design considerations for integrated circuits for internal polarisation, e.g. I2L
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- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
この発明は、半導体装置技術さらにはプリント基板など
に実装されて使用される半導体装置に適用して特に有効
な技術に関するもので、たとえば、論理用C−MOS半
導体集積回路装置に利用して有効な技術に関するもので
ある。
に実装されて使用される半導体装置に適用して特に有効
な技術に関するもので、たとえば、論理用C−MOS半
導体集積回路装置に利用して有効な技術に関するもので
ある。
例えば論理用C−MO8論理半導体集積回路装置などは
、そのほとんどが他の半導体集積回路装置とともにプリ
ント回路基板に実装された状態で使用される。第1図は
多数の半導体集積回路装置ICが実装されたプリント回
路基板PCの一例を示す。同図に示すプリント回路基板
PCに実装された多数の半導体集積回路装置ICは、そ
の基板゛PCに成された共通電源ラインL1および共通
接地ラインL2を介して電源Vccおよび接地電位GN
Dに接続されるようになっている。
、そのほとんどが他の半導体集積回路装置とともにプリ
ント回路基板に実装された状態で使用される。第1図は
多数の半導体集積回路装置ICが実装されたプリント回
路基板PCの一例を示す。同図に示すプリント回路基板
PCに実装された多数の半導体集積回路装置ICは、そ
の基板゛PCに成された共通電源ラインL1および共通
接地ラインL2を介して電源Vccおよび接地電位GN
Dに接続されるようになっている。
ところで、上述のようにプリント回路基板PCなどに半
導体築城回路装置ICを実装し使用する場合は、各半導
体集積回路装置ICの電源端子と接地端子との間にそれ
ぞれバイパスコンデンサCPを並列に挿入しなければな
らない。これは、半導体集積回路装置IC間における干
渉防止いわゆるデカップリング、電源ラインL2に乗っ
てくる高周波ノイズの侵入防止、あるいは半導体集積回
路装置ICからの高周波ノイズの漏洩防止などのためで
あって、そのバイパスコンデンサCPがないと、発振な
どの動作不安定あるいは誤動作の原因となる。従って、
半導体集積回路装置ICをプリント回路基板P’Cなど
に実装して使用する場合は、上記バイパスコンデンサC
Pも必が実装しなげおばならないという問題点があった
。
導体築城回路装置ICを実装し使用する場合は、各半導
体集積回路装置ICの電源端子と接地端子との間にそれ
ぞれバイパスコンデンサCPを並列に挿入しなければな
らない。これは、半導体集積回路装置IC間における干
渉防止いわゆるデカップリング、電源ラインL2に乗っ
てくる高周波ノイズの侵入防止、あるいは半導体集積回
路装置ICからの高周波ノイズの漏洩防止などのためで
あって、そのバイパスコンデンサCPがないと、発振な
どの動作不安定あるいは誤動作の原因となる。従って、
半導体集積回路装置ICをプリント回路基板P’Cなど
に実装して使用する場合は、上記バイパスコンデンサC
Pも必が実装しなげおばならないという問題点があった
。
しかしながら、上記バイパスコンデンサCPは、各半導
体集積回路装置ICごとにそれぞれ実装しなければ効果
がなく、このため少なくとも半導体集積回路装置ICの
数と同じ数のバイパスコンデンサCPを実装しなければ
ならない、という問題点があった。
体集積回路装置ICごとにそれぞれ実装しなければ効果
がなく、このため少なくとも半導体集積回路装置ICの
数と同じ数のバイパスコンデンサCPを実装しなければ
ならない、という問題点があった。
他方、動作速度および集積密度が共に高くなってきた近
年の半導体集積回路装置は、一般にノイズに対して敏感
になっており、また発生するノイズの周波数領域も従前
のものに比べると大幅に高くなっている。このため、た
とえ個々の半導体集積回路装置ごとにバイパスコンデン
サを実装したとしても、そのバイパスコンデンサから半
導体集積回路装置の内部回路に至るまでの間の電源供給
ラインから侵入するノイズによって生じる動作不安定や
誤動作、あるいはその間の電源供給ラインから放射され
る高周波ノイズが無視できなくなってきた。つまり、上
述したごときバイパスコンデンサCPによって十分なノ
イズ防止効果を得ることが難しくなってきた。このよう
な問題点があることが本発明者によりあきらかとされた
。
年の半導体集積回路装置は、一般にノイズに対して敏感
になっており、また発生するノイズの周波数領域も従前
のものに比べると大幅に高くなっている。このため、た
とえ個々の半導体集積回路装置ごとにバイパスコンデン
サを実装したとしても、そのバイパスコンデンサから半
導体集積回路装置の内部回路に至るまでの間の電源供給
ラインから侵入するノイズによって生じる動作不安定や
誤動作、あるいはその間の電源供給ラインから放射され
る高周波ノイズが無視できなくなってきた。つまり、上
述したごときバイパスコンデンサCPによって十分なノ
イズ防止効果を得ることが難しくなってきた。このよう
な問題点があることが本発明者によりあきらかとされた
。
この発明は以上のような問題に着目してなされたもので
ある。
ある。
この発明の目的は、プリント回路基板などに実装されて
使用される半導体集積回路装置の耐ノイズ性能を確実に
強化することができ、また半導体集積回路装置と共に実
装されていたバイパスコンデンサを省略あるいは削減す
ることもできるようにした技術を提供するものである。
使用される半導体集積回路装置の耐ノイズ性能を確実に
強化することができ、また半導体集積回路装置と共に実
装されていたバイパスコンデンサを省略あるいは削減す
ることもできるようにした技術を提供するものである。
この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。
ついては、本明細書の記述および添附図面から明かにな
るであろう。
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、ノイズ防止用のバイパスコンデンサの一部も
しくは全体を半導集積回路装置に形成することにより1
.プリント回路基板などに実装されて使用される半導体
集積回路装置の耐ノイズ性能を確実に強化することがで
き、また半導体集積回路装置と共に実装されていたバイ
パスコンデンサを省略あるいは削減することもできるよ
うにする、という目的を達成するものである。
しくは全体を半導集積回路装置に形成することにより1
.プリント回路基板などに実装されて使用される半導体
集積回路装置の耐ノイズ性能を確実に強化することがで
き、また半導体集積回路装置と共に実装されていたバイ
パスコンデンサを省略あるいは削減することもできるよ
うにする、という目的を達成するものである。
以下、この発明の代表的な実施例を図面を参照しながら
説明する。
説明する。
なお、図面において同一あるいは相当する部分は同一符
号で示す。
号で示す。
先ず、第2図はこの発明の実施例による半導集積回路装
置ICの全体の構成を示す。同図に示す半導体集積回路
装置ICは、プリント回路基板などに実装されて使用さ
れるものであって、注目すべきは、半導体集積回路装置
内部における電源端子パッドPi、P2と内部回路10
0との間の電源供給ラインLOに沿う部分°に容量CP
Iを形成し、この容量CPIにバイパスコンデンサとし
ての機能の少なくとも一部を受持たせるようにしたこと
である。ここで、上記端子パッドPI、P2は半導体集
積回路装置ICが形成される半導体基板10に形成され
たものであって、この端子パッドPi、P2は、半導体
集積回路装置ICのパッケージに設れらけた端子ピンを
介してプリント回路基板の共通電源ラインL1および共
通接地ライン12に接続されることにより、電源Vce
および接地電位GNDに接続される。さらに注目すべき
は、上記容量cpiとしては、半導体板10に形成され
たMOS容量あるいは接合容量が利用されるということ
である。
置ICの全体の構成を示す。同図に示す半導体集積回路
装置ICは、プリント回路基板などに実装されて使用さ
れるものであって、注目すべきは、半導体集積回路装置
内部における電源端子パッドPi、P2と内部回路10
0との間の電源供給ラインLOに沿う部分°に容量CP
Iを形成し、この容量CPIにバイパスコンデンサとし
ての機能の少なくとも一部を受持たせるようにしたこと
である。ここで、上記端子パッドPI、P2は半導体集
積回路装置ICが形成される半導体基板10に形成され
たものであって、この端子パッドPi、P2は、半導体
集積回路装置ICのパッケージに設れらけた端子ピンを
介してプリント回路基板の共通電源ラインL1および共
通接地ライン12に接続されることにより、電源Vce
および接地電位GNDに接続される。さらに注目すべき
は、上記容量cpiとしては、半導体板10に形成され
たMOS容量あるいは接合容量が利用されるということ
である。
第3図に上記半導体集積回路装置ICの要部を示す。同
図に示すように、上記容量CPIは、半導体集積回路装
置ICが形成される半導体基板lOに形成する。同図に
示す容量cpiは半導体集積回路装置内部の電源供給ラ
インLoと半導体基板10との間に形成される。この実
施例では、II−半導体基板IOを使用しているため、
上記容量CP1の一方の極をなす半導体基板10が正側
電源Vccに、またその他方の極をなす電源供給ライン
Loが接地電位GNDにそれぞれ接続されるようになっ
ている。同図において特徴的なことは、上記電源供給ラ
インLOに沿った部分の表面酸化膜22が選択的に薄く
形成され、またその下の半導体伴板10にn+型型数散
層30選択形成しておくことにより、電源ラインLOと
半導体伴板10との間に、少なくともバイパスコンデン
サの一部として機能する容量CP1が形成されていると
いうことである。
図に示すように、上記容量CPIは、半導体集積回路装
置ICが形成される半導体基板lOに形成する。同図に
示す容量cpiは半導体集積回路装置内部の電源供給ラ
インLoと半導体基板10との間に形成される。この実
施例では、II−半導体基板IOを使用しているため、
上記容量CP1の一方の極をなす半導体基板10が正側
電源Vccに、またその他方の極をなす電源供給ライン
Loが接地電位GNDにそれぞれ接続されるようになっ
ている。同図において特徴的なことは、上記電源供給ラ
インLOに沿った部分の表面酸化膜22が選択的に薄く
形成され、またその下の半導体伴板10にn+型型数散
層30選択形成しておくことにより、電源ラインLOと
半導体伴板10との間に、少なくともバイパスコンデン
サの一部として機能する容量CP1が形成されていると
いうことである。
なお、■+型型数散層30直列寄生抵抗を低くするため
のものであって、省略してもよい。
のものであって、省略してもよい。
さて、上記した半導体集積回路装置ICでは、第2図に
示すように、・上記容1cP1がバイパスコンデンサと
して機能することにより、先ず、該容量CP1が形成さ
れた位置よりも外側からのノイズについては、該容量C
Plによってバイパスコンデンサすることにより半導体
集積回路装置■Cの内部回路100に影響を及ぼさない
レベルまで減衰させることができる。次に、その容量C
l)1を半導体集積回路装置ICの半導体基板10に形
成したことにより、その容量CP1の等測的な接続位置
から上記内部回路1’ 00に至るまでの間の距離dを
非常に短くすることができる。つまり、ノイズを拾うア
ンテナ部分の実効長を著しく短くすることができる。こ
れにより、その内部回路100に直接侵入するノイズは
その極く短い距離dの間でしかも侵入することができず
、従ってその直接侵入するノイズについては、はとんど
無視できるほどに確認に抑制することができる。同様に
、半導体集積回路装置ICの内部回路100かに発生す
るノイズを放射させるアンテナの実効長も非常に短くな
り、これにより半導体集積回路装置ICからのノイズ放
射も非常′に効果的に抑制されるようになる。
示すように、・上記容1cP1がバイパスコンデンサと
して機能することにより、先ず、該容量CP1が形成さ
れた位置よりも外側からのノイズについては、該容量C
Plによってバイパスコンデンサすることにより半導体
集積回路装置■Cの内部回路100に影響を及ぼさない
レベルまで減衰させることができる。次に、その容量C
l)1を半導体集積回路装置ICの半導体基板10に形
成したことにより、その容量CP1の等測的な接続位置
から上記内部回路1’ 00に至るまでの間の距離dを
非常に短くすることができる。つまり、ノイズを拾うア
ンテナ部分の実効長を著しく短くすることができる。こ
れにより、その内部回路100に直接侵入するノイズは
その極く短い距離dの間でしかも侵入することができず
、従ってその直接侵入するノイズについては、はとんど
無視できるほどに確認に抑制することができる。同様に
、半導体集積回路装置ICの内部回路100かに発生す
るノイズを放射させるアンテナの実効長も非常に短くな
り、これにより半導体集積回路装置ICからのノイズ放
射も非常′に効果的に抑制されるようになる。
以上により、プリント回路基板などに実装されて使用さ
れる半導体集積回路装置の耐ノイズ性能を確実に強化す
ることができ、また半導体集積回路装置と共に実装され
ていたバイパスコンデンサを省略あるいは削減すること
もできる、という効果が得られる。
れる半導体集積回路装置の耐ノイズ性能を確実に強化す
ることができ、また半導体集積回路装置と共に実装され
ていたバイパスコンデンサを省略あるいは削減すること
もできる、という効果が得られる。
次に、上述した容量を他の回路素子と共に半導体基板に
形成する方法の一実施例を示す。
形成する方法の一実施例を示す。
第4図から第11図までは、C−MO8論理回路が形成
される半導体集積回路装置にて上記容量CPIを形成す
る方法の一実施例をその工程順に示したものである。以
下、その工程を各図ごどに説明する。
される半導体集積回路装置にて上記容量CPIを形成す
る方法の一実施例をその工程順に示したものである。以
下、その工程を各図ごどに説明する。
先ず第4図はこの発明の実施例による半導体集積回路装
置を形成するために使用される半導体基板10を示す。
置を形成するために使用される半導体基板10を示す。
半導体基板10としてはn−型単結晶シリコン基板が使
用される。ここでは、上記基板10にウェルを形成する
ために、酸化膜12およびフォ1〜レジスト14をマス
クとして、ホウ素B+などのp型導電不純物を選択的に
打込む。
用される。ここでは、上記基板10にウェルを形成する
ために、酸化膜12およびフォ1〜レジスト14をマス
クとして、ホウ素B+などのp型導電不純物を選択的に
打込む。
旨5図は第4図に示した半導体基板1oを熱処理するこ
とによりP−型ウェル16を引伸し拡散させた状態を示
す。
とによりP−型ウェル16を引伸し拡散させた状態を示
す。
第6図は第5図に示した半導体基板10にろコスによる
厚い酸化膜20を形成した状態を示す。
厚い酸化膜20を形成した状態を示す。
この厚い酸化膜20は、素子形成領域al、a2゜a3
.a4以外の部分に形成される。
.a4以外の部分に形成される。
なお、図示を省略するが、この厚い酸化膜20のバード
ビーク付近の下側面にはチャンネルストッパーとしての
p型層があらかじめ薄く形成される。
ビーク付近の下側面にはチャンネルストッパーとしての
p型層があらかじめ薄く形成される。
第7図は第6図に示した半導体基板10に多結晶シリコ
ン層24を選択形成した状態を示す。この多結晶シリコ
ン層24は、半導体基板10上の素子形成領域にそれぞ
れ薄い酸化膜22を形成した後に形成される。また、そ
の多結晶シリコン層24は、一旦全面にデポジションさ
れた後、パターニングエッチされたものである。ここで
形成した多結晶シリコン層24は、C−MO8電界効果
トランジスタのゲー1へおよび後述する容量の一方の電
極となるものである。また、上記薄い酸化膜22は、M
O3電界効果トランジスタのグー1−酸化膜および後述
する容量の電極間誘電体となるものである。
ン層24を選択形成した状態を示す。この多結晶シリコ
ン層24は、半導体基板10上の素子形成領域にそれぞ
れ薄い酸化膜22を形成した後に形成される。また、そ
の多結晶シリコン層24は、一旦全面にデポジションさ
れた後、パターニングエッチされたものである。ここで
形成した多結晶シリコン層24は、C−MO8電界効果
トランジスタのゲー1へおよび後述する容量の一方の電
極となるものである。また、上記薄い酸化膜22は、M
O3電界効果トランジスタのグー1−酸化膜および後述
する容量の電極間誘電体となるものである。
第8図は第7図に示した半導体基板10の領域a2にp
′″型拡散拡散層26択形成した状態を示す。このp1
1型拡散26はPチャネルMO8電界効果トランジスタ
のソース・ドレイン領域となるものである。
′″型拡散拡散層26択形成した状態を示す。このp1
1型拡散26はPチャネルMO8電界効果トランジスタ
のソース・ドレイン領域となるものである。
第9図は第8図に示した半導体基板10の領域a1.a
4にn1型拡散層28.30を選択形成した状態を示す
。領域a1に形成された拡散層28はnチャネルMO8
電界効果トランジスタのソース・ドレイン領域となるも
のである。また、領域a4に形成された拡散層30は後
述する容量の他方の電極取出し部となるものである。
4にn1型拡散層28.30を選択形成した状態を示す
。領域a1に形成された拡散層28はnチャネルMO8
電界効果トランジスタのソース・ドレイン領域となるも
のである。また、領域a4に形成された拡散層30は後
述する容量の他方の電極取出し部となるものである。
第10図は第9図に示した半導体基板10にPSG(リ
ン・シリケート・ガラス)などによるパッペーション膜
32を形成した状態を示す。この膜32には、電極取出
しのためのコンタクト・ホールTHが開孔される。
ン・シリケート・ガラス)などによるパッペーション膜
32を形成した状態を示す。この膜32には、電極取出
しのためのコンタクト・ホールTHが開孔される。
第11図は第10図に示した半導体基板10に電極およ
び配線を形成するためのアルミニウム層34選択的に形
成した状態を示す。この層34は一旦全面に蒸着された
後、パターンニングエッチされることにより形成された
ものである。これにより、領域al、a2にC−MO8
電界効果トランジスタQn、Qpが形成される。また、
領域a3にて、多結晶シリコン22を一方の電極とし、
またn−型半導体基板IOを他方の電極し、さらにその
間の薄い酸化膜22を誘電体とする容量CPIが形成さ
れる。一方の電極は上記アルミニウム層34によって、
また他方の電極は領域a4のn+型型数散層30よびア
ルミニウム層34を介してそれぞれ外部へ取出される。
び配線を形成するためのアルミニウム層34選択的に形
成した状態を示す。この層34は一旦全面に蒸着された
後、パターンニングエッチされることにより形成された
ものである。これにより、領域al、a2にC−MO8
電界効果トランジスタQn、Qpが形成される。また、
領域a3にて、多結晶シリコン22を一方の電極とし、
またn−型半導体基板IOを他方の電極し、さらにその
間の薄い酸化膜22を誘電体とする容量CPIが形成さ
れる。一方の電極は上記アルミニウム層34によって、
また他方の電極は領域a4のn+型型数散層30よびア
ルミニウム層34を介してそれぞれ外部へ取出される。
ここで、特徴的なことは、容量CPIの一方の電極を取
出すアルミニウム層34は電源供給ラインLoの一部を
なすものであって、接地電位GNDに接続されさらに、
容量CPIの他方の電極となる半導体基板10はアルミ
ニウム層34を介して正側電源Vccに接続されている
ということである。これにより、上記容量cpiは、半
導体集積回路装置ICの内部にて、その電源供給ライン
Loに並列に接続するバイパスコンデンサとして機能す
るようになっている。
出すアルミニウム層34は電源供給ラインLoの一部を
なすものであって、接地電位GNDに接続されさらに、
容量CPIの他方の電極となる半導体基板10はアルミ
ニウム層34を介して正側電源Vccに接続されている
ということである。これにより、上記容量cpiは、半
導体集積回路装置ICの内部にて、その電源供給ライン
Loに並列に接続するバイパスコンデンサとして機能す
るようになっている。
(1)半導体集積回路装置内部における電源端子と内部
回路との間の電源供給ラインに沿う部分に容量を形成し
、この容量にバイパスコンデンサとしての機能の少なく
とも一部を受持たせるようにしたことにより、プリント
回路基板などに実装されて使用される半導体集積回路装
置の耐ノイズ性能を確実に強化することができ、信頼性
が向上するという効果が得られる。
回路との間の電源供給ラインに沿う部分に容量を形成し
、この容量にバイパスコンデンサとしての機能の少なく
とも一部を受持たせるようにしたことにより、プリント
回路基板などに実装されて使用される半導体集積回路装
置の耐ノイズ性能を確実に強化することができ、信頼性
が向上するという効果が得られる。
(2)また、半導体集積回路装置と共に実装されていた
バイパスコンデンサを省略あるいは消滅することができ
、高密度実装が可能となる。という効果も得られる。
バイパスコンデンサを省略あるいは消滅することができ
、高密度実装が可能となる。という効果も得られる。
(3)(2)よりプリント回路基板の小型化が達成でき
る。
る。
(4)(3)より、コストの低減が計れる。
以上本発明者によってなされた発明を実施例にもとすき
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記容量C
PIは接合容量であってもよい。
具体的に説明したが、この発明は上記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることはいうまでもない。例えば、上記容量C
PIは接合容量であってもよい。
以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野である論理用C−MO8半
導体集積回路装置の電源ノイズ防止技術に適用した場合
について説明したが、それに限定されるものではなく、
例えば、アナログ用半導体集積回路装置における電源ノ
イズ防止技術などにも適用できる。
をその背景となった利用分野である論理用C−MO8半
導体集積回路装置の電源ノイズ防止技術に適用した場合
について説明したが、それに限定されるものではなく、
例えば、アナログ用半導体集積回路装置における電源ノ
イズ防止技術などにも適用できる。
第1図はこの発明以前の半導体集積回路装置の実装状態
の一例を示す平画図、 第2図はこの発明の実施例による半導体集積回路装置の
全体の構成を示す図。 第3図はこの発明による半導体集積回路装置の要部一実
施例を示す断面図、 第4図はこの発明の実施例による半導体集積回路装置を
形成するために使用される半導体基板を示す断面図、 第5図は第4図に示した半導体基板にP−型ウィルを形
成した状態を示す断面図、 第6図は第5図に示した半導体基板にロコスによる厚い
酸化膜を形成した状態を示す断面図、第7図は第6図に
示した半導体基板に多結晶シリコン層を選択形成した状
態を示す断面図、第8図は第7図に示した半導体基板P
+型拡散層を選択形成した状態を示す断面図、 第9図は第8図に示した半導体基板にrl“型拡散層を
選択形成した状態を示す断面図、第10図は第9図に示
した半導体基板にパシベーション膜を形成した状態を示
す断面図、第1I図は第10図に示した半導体基板に電
極および配線を形成することにより完成された半導体集
積回路装置の要部を示す断面図である。 Vcc・・・正側電源、GND・・・共通接地電位、P
C・・・プリント回路基板、Ll・・・電源ライン、L
2・・・接地ライン、IC・・・半導体集積回路装置、
cp・・・バイパスコンデンサ、Lo・・・電源供給ラ
イン、10・・・n−型半導体基板、20・・・厚い酸
化膜、22・・・薄い酸化膜、30・・・n3型拡散層
、lo。 ・・・内部回路、12・・・表面酸化膜、14・・・フ
ォトレジスト、16・・・n−型ウェル、a1〜a4・
・・素子形成領域、24・・・多結晶シリコン層、26
・・・P11型拡散、28・・・n+型抵拡散層32・
・・パシベーション膜、34・・・アルミニウム層、Q
p、Qn・・・MO8電界効果トランジスタ、CPI・
・・容量。 第 1 図 第2図 // 第 3 図 2 第 4 図 B+ 第 5 図 第 6 図 −′″づ一一″=−“′1 ■“′i 第 7 図 /f /U
の一例を示す平画図、 第2図はこの発明の実施例による半導体集積回路装置の
全体の構成を示す図。 第3図はこの発明による半導体集積回路装置の要部一実
施例を示す断面図、 第4図はこの発明の実施例による半導体集積回路装置を
形成するために使用される半導体基板を示す断面図、 第5図は第4図に示した半導体基板にP−型ウィルを形
成した状態を示す断面図、 第6図は第5図に示した半導体基板にロコスによる厚い
酸化膜を形成した状態を示す断面図、第7図は第6図に
示した半導体基板に多結晶シリコン層を選択形成した状
態を示す断面図、第8図は第7図に示した半導体基板P
+型拡散層を選択形成した状態を示す断面図、 第9図は第8図に示した半導体基板にrl“型拡散層を
選択形成した状態を示す断面図、第10図は第9図に示
した半導体基板にパシベーション膜を形成した状態を示
す断面図、第1I図は第10図に示した半導体基板に電
極および配線を形成することにより完成された半導体集
積回路装置の要部を示す断面図である。 Vcc・・・正側電源、GND・・・共通接地電位、P
C・・・プリント回路基板、Ll・・・電源ライン、L
2・・・接地ライン、IC・・・半導体集積回路装置、
cp・・・バイパスコンデンサ、Lo・・・電源供給ラ
イン、10・・・n−型半導体基板、20・・・厚い酸
化膜、22・・・薄い酸化膜、30・・・n3型拡散層
、lo。 ・・・内部回路、12・・・表面酸化膜、14・・・フ
ォトレジスト、16・・・n−型ウェル、a1〜a4・
・・素子形成領域、24・・・多結晶シリコン層、26
・・・P11型拡散、28・・・n+型抵拡散層32・
・・パシベーション膜、34・・・アルミニウム層、Q
p、Qn・・・MO8電界効果トランジスタ、CPI・
・・容量。 第 1 図 第2図 // 第 3 図 2 第 4 図 B+ 第 5 図 第 6 図 −′″づ一一″=−“′1 ■“′i 第 7 図 /f /U
Claims (1)
- 【特許請求の範囲】 1、半導体装置内部における電源端子と内部回路との間
の電源供給うインにに沿う部分に容量を形成し、この容
量にバイパスコンデンサとしての機能の少なくとも一部
を受持たせるようにしたことを特徴とする半導体装置。 2、上記半導体装置が形成される半導体基板が上記容量
の一方の極をなすことを特徴とする特許請求の範囲第1
項記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59015216A JPS60161655A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59015216A JPS60161655A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS60161655A true JPS60161655A (ja) | 1985-08-23 |
Family
ID=11882676
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59015216A Pending JPS60161655A (ja) | 1984-02-01 | 1984-02-01 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS60161655A (ja) |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185053A (ja) * | 1987-01-27 | 1988-07-30 | Fujitsu Ltd | 半導体装置 |
JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
JPH02302074A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
US6054751A (en) * | 1996-09-18 | 2000-04-25 | Denso Corporation | Semiconductor integrated circuit |
US7239005B2 (en) | 2003-07-18 | 2007-07-03 | Yamaha Corporation | Semiconductor device with bypass capacitor |
-
1984
- 1984-02-01 JP JP59015216A patent/JPS60161655A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63185053A (ja) * | 1987-01-27 | 1988-07-30 | Fujitsu Ltd | 半導体装置 |
JPS648657A (en) * | 1987-06-30 | 1989-01-12 | Mitsubishi Electric Corp | Supplementary semiconductor integrated circuit device |
JPH02302074A (ja) * | 1989-05-16 | 1990-12-14 | Mitsubishi Electric Corp | 半導体集積回路 |
JPH0548020A (ja) * | 1991-08-12 | 1993-02-26 | Mitsubishi Electric Corp | 半導体集積回路 |
US6054751A (en) * | 1996-09-18 | 2000-04-25 | Denso Corporation | Semiconductor integrated circuit |
US7239005B2 (en) | 2003-07-18 | 2007-07-03 | Yamaha Corporation | Semiconductor device with bypass capacitor |
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