JPH07334431A - Fifoメモリ装置及びその信頼性向上方法 - Google Patents
Fifoメモリ装置及びその信頼性向上方法Info
- Publication number
- JPH07334431A JPH07334431A JP6128776A JP12877694A JPH07334431A JP H07334431 A JPH07334431 A JP H07334431A JP 6128776 A JP6128776 A JP 6128776A JP 12877694 A JP12877694 A JP 12877694A JP H07334431 A JPH07334431 A JP H07334431A
- Authority
- JP
- Japan
- Prior art keywords
- address
- read
- signal
- write
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】
【目的】 スタティックメモリ型FIFOにおいて内部
メモリの故障を検出する診断回路を内蔵し故障の検出を
可能にするとともに故障が検出された場合にも正常な動
作を可能にする。 【構成】 診断部1aは書き込みアドレスバス2,書き
込みデータバス3,メモリ書き込み制御信号10,及
び,読み出しアドレスバス4,読み出しデータバス5を
介してデータメモリ本体6に接続され,診断で異常が検
出されると第1及び第2アドレス保持部14,15にア
ドレスが保持される。書き込み制御部8aはデータメモ
リ本体6への書き込みアドレスに第1アドレス保持部1
4に保持されたアドレスを使用せず書き込みを行う。同
様に読み出し制御部11bは読み出しアドレスに第2ア
ドレス保持部15に保持されたアドレスを使用せず読み
出しを行う。これによりFIFOメモリ装置の動作を保
証する。
メモリの故障を検出する診断回路を内蔵し故障の検出を
可能にするとともに故障が検出された場合にも正常な動
作を可能にする。 【構成】 診断部1aは書き込みアドレスバス2,書き
込みデータバス3,メモリ書き込み制御信号10,及
び,読み出しアドレスバス4,読み出しデータバス5を
介してデータメモリ本体6に接続され,診断で異常が検
出されると第1及び第2アドレス保持部14,15にア
ドレスが保持される。書き込み制御部8aはデータメモ
リ本体6への書き込みアドレスに第1アドレス保持部1
4に保持されたアドレスを使用せず書き込みを行う。同
様に読み出し制御部11bは読み出しアドレスに第2ア
ドレス保持部15に保持されたアドレスを使用せず読み
出しを行う。これによりFIFOメモリ装置の動作を保
証する。
Description
【0001】
【産業上の利用分野】本発明は,情報処理機器において
使用される先入先出式(First-in First-out, 以下,F
IFOと呼ぶ)メモリに関する。
使用される先入先出式(First-in First-out, 以下,F
IFOと呼ぶ)メモリに関する。
【0002】
【従来の技術】従来,先入先出式(First-in First-ou
t,以下,FIFOと呼ぶ)メモリに書き込むデータに
パリティを付加することにより読み出した時にデータ化
けを検出する機能を設ける等の異常検出方式はある。し
かし,FIFOの内部メモリの故障を検出する機能を有
するものは無かった。従って,故障を検出するためには
FIFOメモリ外部に検出機構を設ける必要があった。
t,以下,FIFOと呼ぶ)メモリに書き込むデータに
パリティを付加することにより読み出した時にデータ化
けを検出する機能を設ける等の異常検出方式はある。し
かし,FIFOの内部メモリの故障を検出する機能を有
するものは無かった。従って,故障を検出するためには
FIFOメモリ外部に検出機構を設ける必要があった。
【0003】例えば,特開昭56−94591号公報
(以下,従来例と呼ぶ)には,FIFOメモリとして,
FIFOバッファメモリと,このメモリの外部に設けら
れた制御回路及び要求受付回路とを備えた構成が示され
ている。ここで,制御回路はFIFOバッファメモリへ
のデータの書き込み読み込みを制御し,要求受付回路
は,複数の書き込み要求を受け,障害診断動作時には,
制御回路内部で発生する4ワードカウンタの2°信号を
書き込みデータとして,FIFOバッファメモリに書き
込むように構成されている。
(以下,従来例と呼ぶ)には,FIFOメモリとして,
FIFOバッファメモリと,このメモリの外部に設けら
れた制御回路及び要求受付回路とを備えた構成が示され
ている。ここで,制御回路はFIFOバッファメモリへ
のデータの書き込み読み込みを制御し,要求受付回路
は,複数の書き込み要求を受け,障害診断動作時には,
制御回路内部で発生する4ワードカウンタの2°信号を
書き込みデータとして,FIFOバッファメモリに書き
込むように構成されている。
【0004】
【発明が解決しようとする課題】しかしながら,上記従
来例に示されたように,外部回路で故障の検出を行った
としてもFIFOの制御機能はFIFOメモリ内に内蔵
されているため故障となった場合FIFOの動作は保証
されないという問題があった。
来例に示されたように,外部回路で故障の検出を行った
としてもFIFOの制御機能はFIFOメモリ内に内蔵
されているため故障となった場合FIFOの動作は保証
されないという問題があった。
【0005】そこで,本発明の技術的課題は,FIFO
の内部メモリの故障を外部回路等により検出する手段を
持つことなく検出可能にする。FIFOメモリ信頼性向
上方法及びFIFOメモリ装置を提供することにある。
の内部メモリの故障を外部回路等により検出する手段を
持つことなく検出可能にする。FIFOメモリ信頼性向
上方法及びFIFOメモリ装置を提供することにある。
【0006】また,本発明の技術的課題は,FIFOの
内部メモリに故障が検出された場合にもその後の動作を
保証するFIFOメモリ信頼性向上方法及びFIFOメ
モリ装置を提供することにある。
内部メモリに故障が検出された場合にもその後の動作を
保証するFIFOメモリ信頼性向上方法及びFIFOメ
モリ装置を提供することにある。
【0007】
【課題を解決するための手段】本発明においては,FI
FOメモリの内部にメモリの故障を診断し,診断結果を
出力する診断回路を内蔵することを特徴としている。
FOメモリの内部にメモリの故障を診断し,診断結果を
出力する診断回路を内蔵することを特徴としている。
【0008】ここで,本発明において,前記内部メモリ
に故障が検出されたときに故障が検出されたメモリアド
レスを使用することなく書き込みを行う書き込み制御部
と読み出しを行う読み出し制御部とを備えていることが
好ましく,また,前記診断回路による診断で異常が検出
されたアドレスを保持する第1及び第2のアドレス保持
部を備え,前記書き込み制御部は,内部メモリへの書き
込みアドレスに前記第1のアドレス保持部に保持された
アドレスを使用せず書き込みを行い,前記読み出し制御
部は,データメモリの読み出しアドレスに第2のアドレ
ス保持部に保持されたアドレスを使用せず読み出しを行
うことが好ましい。
に故障が検出されたときに故障が検出されたメモリアド
レスを使用することなく書き込みを行う書き込み制御部
と読み出しを行う読み出し制御部とを備えていることが
好ましく,また,前記診断回路による診断で異常が検出
されたアドレスを保持する第1及び第2のアドレス保持
部を備え,前記書き込み制御部は,内部メモリへの書き
込みアドレスに前記第1のアドレス保持部に保持された
アドレスを使用せず書き込みを行い,前記読み出し制御
部は,データメモリの読み出しアドレスに第2のアドレ
ス保持部に保持されたアドレスを使用せず読み出しを行
うことが好ましい。
【0009】また,本発明においては,前記内部メモリ
は,外部書き込み信号の制御で動作し,メモリ書き込み
制御信号で前記データメモリへの書き込みを制御する書
き込み制御部と,外部読み出し信号の制御で動作し,読
み出し制御信号で前記データメモリからの読み出しを制
御する読み出し制御部とを備えるとともに,前記診断回
路は,前記内部メモリに接続され,メモリ書き込み制御
信号,及び読み出し制御信号により,前記内部メモリの
全てのアドレスに対して書き込み及び読み出しを行い,
書き込んだデータと読み出したデータとを比較し一致し
なかったときに,異常であると判断し,異常であること
を示す不一致信号を前記メモリの故障診断結果として出
力することが好ましい。
は,外部書き込み信号の制御で動作し,メモリ書き込み
制御信号で前記データメモリへの書き込みを制御する書
き込み制御部と,外部読み出し信号の制御で動作し,読
み出し制御信号で前記データメモリからの読み出しを制
御する読み出し制御部とを備えるとともに,前記診断回
路は,前記内部メモリに接続され,メモリ書き込み制御
信号,及び読み出し制御信号により,前記内部メモリの
全てのアドレスに対して書き込み及び読み出しを行い,
書き込んだデータと読み出したデータとを比較し一致し
なかったときに,異常であると判断し,異常であること
を示す不一致信号を前記メモリの故障診断結果として出
力することが好ましい。
【0010】また,本発明においては,前記診断回路は
前記内部メモリのすべてのアドレスに対して書き込み及
び読み出しを行い,当該書き込みを行ったデータと読み
出したデータとを比較し一致しなかったとき前記不一致
信号を出力するとともに,一致しなかったデータのアド
レスに対して書き込み及び読み出しを禁止する保持信号
を出力する診断部と,前記保持信号により書き込みが禁
止された第1の禁止アドレスと前記保持信号により読み
出しが禁止された第2の禁止アドレスとを夫々保持する
第1アドレス保持部と第2アドレス保持部とを含み,前
記第1アドレス保持部は,前記書き込み制御部から送出
されたアドレスと前記第1の禁止アドレスとを比較し,
一致した場合,前記書き込み制御部の書き込み動作を停
止し,前記第2アドレス保持部は,前記データメモリか
ら送出されたアドレスと前記第2の禁止アドレスとを比
較し,一致した場合,前記読み出し制御部の読み出し動
作を停止することが好ましい。
前記内部メモリのすべてのアドレスに対して書き込み及
び読み出しを行い,当該書き込みを行ったデータと読み
出したデータとを比較し一致しなかったとき前記不一致
信号を出力するとともに,一致しなかったデータのアド
レスに対して書き込み及び読み出しを禁止する保持信号
を出力する診断部と,前記保持信号により書き込みが禁
止された第1の禁止アドレスと前記保持信号により読み
出しが禁止された第2の禁止アドレスとを夫々保持する
第1アドレス保持部と第2アドレス保持部とを含み,前
記第1アドレス保持部は,前記書き込み制御部から送出
されたアドレスと前記第1の禁止アドレスとを比較し,
一致した場合,前記書き込み制御部の書き込み動作を停
止し,前記第2アドレス保持部は,前記データメモリか
ら送出されたアドレスと前記第2の禁止アドレスとを比
較し,一致した場合,前記読み出し制御部の読み出し動
作を停止することが好ましい。
【0011】さらに,本発明においては,前記第1アド
レス保持部は,書き込みアドレスと第1の禁止アドレス
とが一致する場合,書き込みアドレス一致信号を出力
し,前記第2アドレス保持部は,読み出しアドレスと第
2の禁止アドレスとが一致する場合,読み出しアドレス
一致信号を出力するとともに,前記書き込み制御部は,
書き込みアドレスを保持するアドレスカウンタと,前記
外部書き込み信号から前記読み出し制御信号を生成する
メモリ制御部と,前記書き込みアドレス一致信号により
前記アドレスカウンタをカウントアップするカウンタ制
御部とを備え,前記読み出し制御部は,前記読み出しア
ドレスを保持するアドレスカウンタと,前記外部読み出
し信号から前記読み出し制御信号を生成するメモリ制御
部と,前記読み出しアドレス一致信号により前記アドレ
スカウンタをカウントアップするカウンタ制御部とを備
えていることが好ましい。
レス保持部は,書き込みアドレスと第1の禁止アドレス
とが一致する場合,書き込みアドレス一致信号を出力
し,前記第2アドレス保持部は,読み出しアドレスと第
2の禁止アドレスとが一致する場合,読み出しアドレス
一致信号を出力するとともに,前記書き込み制御部は,
書き込みアドレスを保持するアドレスカウンタと,前記
外部書き込み信号から前記読み出し制御信号を生成する
メモリ制御部と,前記書き込みアドレス一致信号により
前記アドレスカウンタをカウントアップするカウンタ制
御部とを備え,前記読み出し制御部は,前記読み出しア
ドレスを保持するアドレスカウンタと,前記外部読み出
し信号から前記読み出し制御信号を生成するメモリ制御
部と,前記読み出しアドレス一致信号により前記アドレ
スカウンタをカウントアップするカウンタ制御部とを備
えていることが好ましい。
【0012】一方,本発明のFIFOメモリ装置の信頼
性向上方法は,内部メモリを備えたFIFOメモリ装置
の信頼性向上方法において,前記内部メモリを診断する
診断部を内蔵することによって,前記内部メモリの故障
を検出するとともに,前記内部メモリに故障が検出され
たときに故障が検出されたメモリアドレスを使用するこ
となく書き込み又は読み出しを行うことを特徴としてい
る。
性向上方法は,内部メモリを備えたFIFOメモリ装置
の信頼性向上方法において,前記内部メモリを診断する
診断部を内蔵することによって,前記内部メモリの故障
を検出するとともに,前記内部メモリに故障が検出され
たときに故障が検出されたメモリアドレスを使用するこ
となく書き込み又は読み出しを行うことを特徴としてい
る。
【0013】
【実施例】以下,本発明の実施例について図面を参照し
て説明する。
て説明する。
【0014】図1は本発明の第1実施例に係るFIFO
メモリ装置を含む情報処理装置のブロック図である。図
1に示すように,情報処理装置は,外部制御部22とF
IFOメモリ装置21とを備えている。このFIFOメ
モリ装置21は,診断回路20と,データメモリ23と
を備えている。診断回路20は,書き込み制御信号及び
読み出し制御信号をデータメモリ23に出力し,不一致
信号7を外部制御部22に出力する。また,データメモ
リ23とは,データバスを介して接続されている。デー
タメモリ23と,外部制御部22とは,外部書き込み信
号9及び外部読み出し信号12とによって接続され,ま
た,書き込みデータバス3および読み出しデータバス5
を介して接続されている。外部制御部22は,診断回路
20からの不一致信号7を記録するとともに,必要に応
じてFIFOメモリ装置21の使用を停止する。
メモリ装置を含む情報処理装置のブロック図である。図
1に示すように,情報処理装置は,外部制御部22とF
IFOメモリ装置21とを備えている。このFIFOメ
モリ装置21は,診断回路20と,データメモリ23と
を備えている。診断回路20は,書き込み制御信号及び
読み出し制御信号をデータメモリ23に出力し,不一致
信号7を外部制御部22に出力する。また,データメモ
リ23とは,データバスを介して接続されている。デー
タメモリ23と,外部制御部22とは,外部書き込み信
号9及び外部読み出し信号12とによって接続され,ま
た,書き込みデータバス3および読み出しデータバス5
を介して接続されている。外部制御部22は,診断回路
20からの不一致信号7を記録するとともに,必要に応
じてFIFOメモリ装置21の使用を停止する。
【0015】図2は図1の第1実施例に係るFIFOメ
モリ装置21のブロック図である。図1及び図2を参照
して,診断回路20とデータメモリ23とを備えてい
る。診断回路20は,診断部1aを備えている。また,
データメモリ23は,内部メモリであるデータメモリ本
体6と,書き込み制御部8aと,読み出し制御部11a
とを備えている。診断部1aは,書き込みアドレスバス
2,書き込みデータバス3,書き込み制御信号10,お
よび,読み出しアドレスバス4,読み出しデータバス
5,読み出し制御信号13を介してデータメモリ本体6
に接続され,診断で異常が検出されたときに,不一致信
号7を外部制御部22に通知する。書き込み制御部8a
は外部書き込み信号9の制御で動作しデータメモリ本体
6への書き込みアドレスバス2に接続され,書き込み制
御信号10で書き込みを制御する。読み出し制御部11
aは外部読み出し信号12の制御で動作しデータメモリ
本体6からの読み出しアドレスバス4に接続され,メモ
リ読み出し制御信号13で読み出しを制御する。
モリ装置21のブロック図である。図1及び図2を参照
して,診断回路20とデータメモリ23とを備えてい
る。診断回路20は,診断部1aを備えている。また,
データメモリ23は,内部メモリであるデータメモリ本
体6と,書き込み制御部8aと,読み出し制御部11a
とを備えている。診断部1aは,書き込みアドレスバス
2,書き込みデータバス3,書き込み制御信号10,お
よび,読み出しアドレスバス4,読み出しデータバス
5,読み出し制御信号13を介してデータメモリ本体6
に接続され,診断で異常が検出されたときに,不一致信
号7を外部制御部22に通知する。書き込み制御部8a
は外部書き込み信号9の制御で動作しデータメモリ本体
6への書き込みアドレスバス2に接続され,書き込み制
御信号10で書き込みを制御する。読み出し制御部11
aは外部読み出し信号12の制御で動作しデータメモリ
本体6からの読み出しアドレスバス4に接続され,メモ
リ読み出し制御信号13で読み出しを制御する。
【0016】次に,この様に構成された本発明の第1実
施例の動作を図1及び図2を参照して説明する。まず,
診断部1aは電源が投入されるとデータメモリ本体6に
対して書き込みアドレスバス2に書き込みアドレス,書
き込みデータバス3に書き込みデータを夫々送出し,さ
らに書き込み制御信号10を出力しデータメモリ本体6
への書き込みを実行する。さらに,読み出しアドレスバ
ス4に書き込みを行ったアドレスと同一のアドレスを送
出し,また,読み出し制御信号13を出力しデータメモ
リ本体6から読み出しデータバス5から読み出しデータ
を受信する。診断部1aは書き込みを行ったデータと読
み出したデータを比較し一致しなかった場合,不一致信
号7で外部制御部22に通知する。外部制御部22で
は,この不一致信号7を記録するとともに,必要に応じ
てFIFOメモリ装置21の動作を停止する。データメ
モリ本体6のすべてのアドレスに対して書き込み,読み
出しを行いデータの不一致検出を行う。
施例の動作を図1及び図2を参照して説明する。まず,
診断部1aは電源が投入されるとデータメモリ本体6に
対して書き込みアドレスバス2に書き込みアドレス,書
き込みデータバス3に書き込みデータを夫々送出し,さ
らに書き込み制御信号10を出力しデータメモリ本体6
への書き込みを実行する。さらに,読み出しアドレスバ
ス4に書き込みを行ったアドレスと同一のアドレスを送
出し,また,読み出し制御信号13を出力しデータメモ
リ本体6から読み出しデータバス5から読み出しデータ
を受信する。診断部1aは書き込みを行ったデータと読
み出したデータを比較し一致しなかった場合,不一致信
号7で外部制御部22に通知する。外部制御部22で
は,この不一致信号7を記録するとともに,必要に応じ
てFIFOメモリ装置21の動作を停止する。データメ
モリ本体6のすべてのアドレスに対して書き込み,読み
出しを行いデータの不一致検出を行う。
【0017】図3は図1に示した本発明の第2実施例に
係るFIFOメモリ装置21のブロック図であり,第1
実施例の変形例を示している。図3に示すように,本発
明の第2実施例では,診断回路20に,図1に示される
構成に加えて,データメモリ23の書き込み制御部8b
に接続された第1アドレス保持部14と,データメモリ
23の読み出し制御部11bに接続された第2アドレス
保持部15とを備えている。ここで,診断部1bは診断
で異常が検出された時に第1及び第2アドレス保持部1
4,15にアドレスの保持を通知する保持信号16が接
続され,さらに,第1アドレス保持部14はアドレス一
致信号17で書き込み制御部8bに,書き込みアドレス
バス2でデータメモリ本体6に接続され,第2アドレス
保持部15はアドレス一致信号18で読み出し制御部1
1bに,読み出しアドレスバス4でデータメモリ本体6
に接続されている。
係るFIFOメモリ装置21のブロック図であり,第1
実施例の変形例を示している。図3に示すように,本発
明の第2実施例では,診断回路20に,図1に示される
構成に加えて,データメモリ23の書き込み制御部8b
に接続された第1アドレス保持部14と,データメモリ
23の読み出し制御部11bに接続された第2アドレス
保持部15とを備えている。ここで,診断部1bは診断
で異常が検出された時に第1及び第2アドレス保持部1
4,15にアドレスの保持を通知する保持信号16が接
続され,さらに,第1アドレス保持部14はアドレス一
致信号17で書き込み制御部8bに,書き込みアドレス
バス2でデータメモリ本体6に接続され,第2アドレス
保持部15はアドレス一致信号18で読み出し制御部1
1bに,読み出しアドレスバス4でデータメモリ本体6
に接続されている。
【0018】図4,図5は図3の書き込み制御部8b,
読み出し制御部11bの具体的構成を示している。図4
に示すように,書き込み制御部8bは,入力されるアド
レス一致信号17からカウント信号114を生成するカ
ウンタ制御部81と,カウント制御部81から入力した
カウント信号84によって,書き込みアドレスバス2に
カウントアップしたアドレスを送り出すアドレスカウン
タ82と,外部書き込み信号9によって書き込み制御信
号10及びカウント信号114を出力するメモリ制御部
83とを備えている。また,図5に示すように,読み出
し制御部11bは,図4の書き込み制御部8bと同様の
構成で,入力されるアドレス一致信号18からカウント
信号114を生成するカウンタ制御部81と,カウント
制御部81から入力したカウント信号114によって,
読み出しアドレスバス4にカウントアップしたアドレス
を送り出すアドレスカウンタ112と,外部読み出し信
号12によって読み出し制御信号13及びカウント信号
84を出力するメモリ制御部113とを備えている。
読み出し制御部11bの具体的構成を示している。図4
に示すように,書き込み制御部8bは,入力されるアド
レス一致信号17からカウント信号114を生成するカ
ウンタ制御部81と,カウント制御部81から入力した
カウント信号84によって,書き込みアドレスバス2に
カウントアップしたアドレスを送り出すアドレスカウン
タ82と,外部書き込み信号9によって書き込み制御信
号10及びカウント信号114を出力するメモリ制御部
83とを備えている。また,図5に示すように,読み出
し制御部11bは,図4の書き込み制御部8bと同様の
構成で,入力されるアドレス一致信号18からカウント
信号114を生成するカウンタ制御部81と,カウント
制御部81から入力したカウント信号114によって,
読み出しアドレスバス4にカウントアップしたアドレス
を送り出すアドレスカウンタ112と,外部読み出し信
号12によって読み出し制御信号13及びカウント信号
84を出力するメモリ制御部113とを備えている。
【0019】次に,この様に構成された本発明の第2実
施例の動作を図1,及び図3乃至5を参照して説明す
る。第1実施例で示したものと同様に,診断部1bで診
断を行い,書き込みを行ったデータと読み出したデータ
を比較し一致しなかった場合,不一致信号7で外部制御
部22に通知するとともに保持信号16で第1及び第2
アドレス保持部14,15に通知する。第1アドレス保
持部14は書き込みアドレスバス2に送出されているア
ドレス(第1の禁止アドレス)を保持し,一方,第2ア
ドレス保持部15は読み出しアドレスバス4に送出され
ているアドレス(第2の禁止アドレス)を保持する。デ
ータメモリ本体6のすべてのアドレスに対して書き込
み,読み出しを行いデータの不一致検出を行い不一致と
なったアドレスを第1及び第2アドレス保持部14,1
5に保持する。ここで,書き込み制御部8bは,外部書
き込み信号9によりFIFOメモリ装置21への書き込
みが要求されると,アドレスカウンタ82から書き込み
アドレスバス2に保持している書き込みアドレスを送出
し,メモリ制御部83は,メモリ書き込み信号を制御
し,書き込みデータバス3から入力されるデータをメモ
リ本体6への書き込みを行う。この書き込みを行った
後,メモリ制御部113はカウント信号84により,ア
ドレスカウンタ82をカウントアップする。この時,第
1アドレス保持部14は書き込みアドレスバス2に送出
されたアドレスと保持している禁止アドレスとを比較
し,一致した場合,アドレス一致信号17がカウンタ制
御部81に通知され,カウンタ制御部81は,カウント
信号84により,アドレスカウンタ82をカウントアッ
プし,アドレス一致信号が通知されなくなるアドレスカ
ウンタ82をカウントアップする動作を繰り返す。これ
により,第1アドレス保持部14に保持された禁止アド
レスと一致するアドレス,即ち,書き込みにおいては診
断で異常が検出されたアドレスをアドレスカウンタ82
が使用しないように制御される。
施例の動作を図1,及び図3乃至5を参照して説明す
る。第1実施例で示したものと同様に,診断部1bで診
断を行い,書き込みを行ったデータと読み出したデータ
を比較し一致しなかった場合,不一致信号7で外部制御
部22に通知するとともに保持信号16で第1及び第2
アドレス保持部14,15に通知する。第1アドレス保
持部14は書き込みアドレスバス2に送出されているア
ドレス(第1の禁止アドレス)を保持し,一方,第2ア
ドレス保持部15は読み出しアドレスバス4に送出され
ているアドレス(第2の禁止アドレス)を保持する。デ
ータメモリ本体6のすべてのアドレスに対して書き込
み,読み出しを行いデータの不一致検出を行い不一致と
なったアドレスを第1及び第2アドレス保持部14,1
5に保持する。ここで,書き込み制御部8bは,外部書
き込み信号9によりFIFOメモリ装置21への書き込
みが要求されると,アドレスカウンタ82から書き込み
アドレスバス2に保持している書き込みアドレスを送出
し,メモリ制御部83は,メモリ書き込み信号を制御
し,書き込みデータバス3から入力されるデータをメモ
リ本体6への書き込みを行う。この書き込みを行った
後,メモリ制御部113はカウント信号84により,ア
ドレスカウンタ82をカウントアップする。この時,第
1アドレス保持部14は書き込みアドレスバス2に送出
されたアドレスと保持している禁止アドレスとを比較
し,一致した場合,アドレス一致信号17がカウンタ制
御部81に通知され,カウンタ制御部81は,カウント
信号84により,アドレスカウンタ82をカウントアッ
プし,アドレス一致信号が通知されなくなるアドレスカ
ウンタ82をカウントアップする動作を繰り返す。これ
により,第1アドレス保持部14に保持された禁止アド
レスと一致するアドレス,即ち,書き込みにおいては診
断で異常が検出されたアドレスをアドレスカウンタ82
が使用しないように制御される。
【0020】一方,読み出しにおいては,外部読み出し
信号12により読み出し制御部11bにFIFOメモリ
装置21からの読み出しが要求されると,アドレスカウ
ンタ112は,読み出しアドレスバス4に保持している
読み出しアドレスを送出するとともに,メモリ制御部1
13は,読み出し制御信号13を制御し,データメモリ
本体6からの読み出しを行い,読み出しデータバス5に
出力する。読み出しを行った後,メモリ制御部113
は,カウント信号114によりアドレスカウンタ112
をカウントアップする。この時,第2アドレス保持部1
5は読み出しアドレスバス4に送出されたアドレスと保
持している禁止アドレスとを比較し一致する場合,アド
レス一致信号18を読み出し制御部11bに通知する。
アドレス一致信号18が通知されると,カウンタ制御部
111は,カウント信号114によるアドレスカウンタ
112をカウントアップし,アドレス一致信号18が通
知されなくなるまで,アドレスカウンタ112をカウン
トアップする動作を繰り返す。この様に制御することに
よって診断で異常になったアドレスを使用することな
く,即ち,第2アドレス保持部15に保持された禁止ア
ドレスと一致するアドレスをアドレスカウンタ112が
使用しないように制御され,書き込み読み出しの動作が
保証される。
信号12により読み出し制御部11bにFIFOメモリ
装置21からの読み出しが要求されると,アドレスカウ
ンタ112は,読み出しアドレスバス4に保持している
読み出しアドレスを送出するとともに,メモリ制御部1
13は,読み出し制御信号13を制御し,データメモリ
本体6からの読み出しを行い,読み出しデータバス5に
出力する。読み出しを行った後,メモリ制御部113
は,カウント信号114によりアドレスカウンタ112
をカウントアップする。この時,第2アドレス保持部1
5は読み出しアドレスバス4に送出されたアドレスと保
持している禁止アドレスとを比較し一致する場合,アド
レス一致信号18を読み出し制御部11bに通知する。
アドレス一致信号18が通知されると,カウンタ制御部
111は,カウント信号114によるアドレスカウンタ
112をカウントアップし,アドレス一致信号18が通
知されなくなるまで,アドレスカウンタ112をカウン
トアップする動作を繰り返す。この様に制御することに
よって診断で異常になったアドレスを使用することな
く,即ち,第2アドレス保持部15に保持された禁止ア
ドレスと一致するアドレスをアドレスカウンタ112が
使用しないように制御され,書き込み読み出しの動作が
保証される。
【0021】
【発明の効果】以上説明したように,本発明によってF
IFOの内部メモリに故障がある場合に外部での検出手
段を持つことなく異常の検出が可能である。
IFOの内部メモリに故障がある場合に外部での検出手
段を持つことなく異常の検出が可能である。
【0022】また,本発明によればFIFOの内部メモ
リに故障がある場合にも故障のアドレスを検出しそのア
ドレスを使用しないで動作することによってFIFOの
動作が保証される。
リに故障がある場合にも故障のアドレスを検出しそのア
ドレスを使用しないで動作することによってFIFOの
動作が保証される。
【図面の簡単な説明】
【図1】本発明の第1実施例に係るFIFOメモリ装置
を含む情報処理装置のブロック図である。
を含む情報処理装置のブロック図である。
【図2】図1の第1実施例に係るFIFOメモリ装置の
ブロック図である。
ブロック図である。
【図3】本発明の第2実施例に係るFIFOメモリ装置
のブロック図であり,図2のFIFOメモリ装置の変形
例を示している。
のブロック図であり,図2のFIFOメモリ装置の変形
例を示している。
【図4】図3のFIFOメモリ装置の書き込み制御部の
ブロック図である。
ブロック図である。
【図5】図3のFIFOメモリ装置の読み出し制御部の
ブロック図である。
ブロック図である。
1a,1b 診断部 2 書き込みアドレスバス 3 書き込みデータバス 4 読み出しアドレスバス 5 読み出しデータバス 6 データメモリ本体 7 不一致信号 8a,8b 書き込み制御部 9 外部書き込み信号 10 書き込み制御信号 11a,11b 読み出し制御部 12 外部読み出し信号 13 読み出し制御信号 14 第1アドレス保持部 15 第2アドレス保持部 16 保持信号 17,18 アドレス一致信号 20 診断回路 21 FIFOメモリ装置 22 外部制御部 81,111 カウンタ制御部 82,112 アドレスカウンタ 83,113 メモリ制御部
Claims (7)
- 【請求項1】 内部メモリを備えたFIFOメモリ装置
において,前記内部メモリの診断回路を内蔵することに
よって,メモリの故障診断結果を出力することを特徴と
するFIFOメモリ。 - 【請求項2】 請求項1記載のFIFOメモリ装置にお
いて,前記内部メモリに故障が検出されたときに故障が
検出されたメモリアドレスを使用することなく書き込み
を行う書き込み制御部と読み出しを行う読み出し制御部
とを備えたことを特徴とすることを特徴とするFIFO
メモリ装置。 - 【請求項3】 請求項1記載のFIFOメモリ装置にお
いて,前記診断回路による診断で異常が検出されたアド
レスを保持する第1及び第2のアドレス保持部を備え,
前記書き込み制御部は,内部メモリへの書き込みアドレ
スに前記第1のアドレス保持部に保持されたアドレスを
使用せず書き込みを行い,前記読み出し制御部は,デー
タメモリの読み出しアドレスに第2のアドレス保持部に
保持されたアドレスを使用せず読み出しを行うことを特
徴とするFIFOメモリ装置。 - 【請求項4】 請求項1記載のFIFOメモリ装置にお
いて,前記内部メモリは,外部書き込み信号の制御で動
作し,書き込み制御信号で前記内部メモリへの書き込み
を制御する書き込み制御部と,外部読み出し信号の制御
で動作し,読み出し制御信号で前記内部メモリからの読
み出しを制御する読み出し制御部とを備えるとともに,
前記診断回路は,前記内部メモリに接続され,前記書き
込み制御信号,及び前記読み出し制御信号により,前記
内部メモリの全てのアドレスに対して書き込み及び読み
出しを行い,書き込んだデータと読み出したデータとを
比較し一致しなかったときに,異常であると判断し,異
常であることを示す不一致信号を前記メモリの故障診断
結果として出力することを特徴とするFIFOメモリ装
置。 - 【請求項5】 請求項4記載のFIFOメモリ装置にお
いて,前記診断回路は前記内部メモリのすべてのアドレ
スに対して書き込み及び読み出しを行い,当該書き込み
を行ったデータと読み出したデータとを比較し一致しな
かったとき前記不一致信号を出力するとともに,一致し
なかったデータのアドレスに対して書き込み及び読み出
しを禁止する保持信号を出力する診断部と,前記保持信
号により書き込みが禁止された第1の禁止アドレスと前
記保持信号により読み出しが禁止された第2の禁止アド
レスとを夫々保持する第1アドレス保持部と第2アドレ
ス保持部とを含み,前記第1アドレス保持部は,前記書
き込み制御部から送出されたアドレスと前記第1の禁止
アドレスとを比較し,一致した場合,前記書き込み制御
部の書き込み動作を停止し,前記第2アドレス保持部
は,前記データメモリから送出されたアドレスと前記第
2の禁止アドレスとを比較し,一致した場合,前記読み
出し制御部の読み出し動作を停止することを特徴とする
FIFOメモリ装置。 - 【請求項6】 請求項5記載のFIFOメモリ装置にお
いて,前記第1アドレス保持部は,書き込みアドレスと
第1の禁止アドレスとが一致する場合,書き込みアドレ
ス一致信号を出力し,前記第2アドレス保持部は,読み
出しアドレスと第2の禁止アドレスとが一致する場合,
読み出しアドレス一致信号を出力するとともに,前記書
き込み制御部は,書き込みアドレスを保持するアドレス
カウンタと,前記外部書き込み信号から前記読み出し制
御信号を生成するメモリ制御部と,前記書き込みアドレ
ス一致信号により前記アドレスカウンタをカウントアッ
プするカウンタ制御部とを備え,前記読み出し制御部
は,前記読み出しアドレスを保持するアドレスカウンタ
と,前記外部読み出し信号から前記読み出し制御信号を
生成するメモリ制御部と,前記読み出しアドレス一致信
号により前記アドレスカウンタをカウントアップするカ
ウンタ制御部とを備えていることを特徴とするFIFO
メモリ装置。 - 【請求項7】 内部メモリを備えたFIFOメモリ装置
の信頼性向上方法において,前記内部メモリを診断する
診断回路を内蔵することによって,前記内部メモリの故
障を検出するとともに,前記内部メモリに故障が検出さ
れたときに故障が検出されたメモリアドレスを使用する
ことなく書き込み又は読み出しを行うことを特徴とする
FIFOメモリ装置の信頼性向上方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6128776A JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Fifoメモリ装置及びその信頼性向上方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6128776A JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Fifoメモリ装置及びその信頼性向上方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07334431A true JPH07334431A (ja) | 1995-12-22 |
Family
ID=14993192
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6128776A Pending JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Fifoメモリ装置及びその信頼性向上方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07334431A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112579040A (zh) * | 2020-12-25 | 2021-03-30 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
JPH02168314A (ja) * | 1988-12-21 | 1990-06-28 | Fujitsu Ltd | 半導体ディスク装置におけるメモリ制御方式 |
JPH04312148A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 記憶装置 |
JPH05257822A (ja) * | 1992-03-12 | 1993-10-08 | Nec Eng Ltd | データバッファ |
-
1994
- 1994-06-10 JP JP6128776A patent/JPH07334431A/ja active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
JPH02168314A (ja) * | 1988-12-21 | 1990-06-28 | Fujitsu Ltd | 半導体ディスク装置におけるメモリ制御方式 |
JPH04312148A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 記憶装置 |
JPH05257822A (ja) * | 1992-03-12 | 1993-10-08 | Nec Eng Ltd | データバッファ |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN112579040A (zh) * | 2020-12-25 | 2021-03-30 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
CN112579040B (zh) * | 2020-12-25 | 2023-03-14 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH07146804A (ja) | 回路要素の故障診断システム、診断方法及びデジタルプロセッサシステム | |
JPH07334431A (ja) | Fifoメモリ装置及びその信頼性向上方法 | |
JP2751822B2 (ja) | Fifoメモリ装置のメモリ制御方法 | |
JPH06309185A (ja) | 情報処理装置 | |
JPH079636B2 (ja) | バス診断装置 | |
JPH05298193A (ja) | メモリアクセス障害検出回路 | |
JP3161532B2 (ja) | Dma診断装置 | |
JPH02297650A (ja) | 受信装置 | |
JP3036449B2 (ja) | メモリ診断装置 | |
JPS6386053A (ja) | 情報処理装置 | |
JP2609768B2 (ja) | 制御情報読出しデータの誤り検出方式 | |
JPH0528006A (ja) | マイクロプロセツサ監視回路 | |
JP3012402B2 (ja) | 情報処理システム | |
JPH01102651A (ja) | 診断方式 | |
JPS6132153A (ja) | メモリ制御装置 | |
JPH05204775A (ja) | ローカルメモリ診断装置 | |
JPH0290352A (ja) | バスマスタ異常処理機能の試験装置 | |
JPH0312748A (ja) | 故障診断方式 | |
JPH01102650A (ja) | 診断方式 | |
JPH02239352A (ja) | 記憶装置 | |
JPS59225460A (ja) | マイクロプロセツサ | |
JPH04184552A (ja) | バス異常監視装置 | |
JPH02129729A (ja) | データ処理装置 | |
JPH0721782B2 (ja) | 記憶装置 | |
JPH04352261A (ja) | 情報処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |