JPH07334431A - Ｆｉｆｏメモリ装置及びその信頼性向上方法 - Google Patents
Ｆｉｆｏメモリ装置及びその信頼性向上方法Info
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- JPH07334431A JPH07334431A JP6128776A JP12877694A JPH07334431A JP H07334431 A JPH07334431 A JP H07334431A JP 6128776 A JP6128776 A JP 6128776A JP 12877694 A JP12877694 A JP 12877694A JP H07334431 A JPH07334431 A JP H07334431A
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Abstract
(57)【要約】
【目的】 スタティックメモリ型ＦＩＦＯにおいて内部
メモリの故障を検出する診断回路を内蔵し故障の検出を
可能にするとともに故障が検出された場合にも正常な動
作を可能にする。 【構成】 診断部１ａは書き込みアドレスバス２，書き
込みデータバス３，メモリ書き込み制御信号１０，及
び，読み出しアドレスバス４，読み出しデータバス５を
介してデータメモリ本体６に接続され，診断で異常が検
出されると第１及び第２アドレス保持部１４，１５にア
ドレスが保持される。書き込み制御部８ａはデータメモ
リ本体６への書き込みアドレスに第１アドレス保持部１
４に保持されたアドレスを使用せず書き込みを行う。同
様に読み出し制御部１１ｂは読み出しアドレスに第２ア
ドレス保持部１５に保持されたアドレスを使用せず読み
出しを行う。これによりＦＩＦＯメモリ装置の動作を保
証する。
メモリの故障を検出する診断回路を内蔵し故障の検出を
可能にするとともに故障が検出された場合にも正常な動
作を可能にする。 【構成】 診断部１ａは書き込みアドレスバス２，書き
込みデータバス３，メモリ書き込み制御信号１０，及
び，読み出しアドレスバス４，読み出しデータバス５を
介してデータメモリ本体６に接続され，診断で異常が検
出されると第１及び第２アドレス保持部１４，１５にア
ドレスが保持される。書き込み制御部８ａはデータメモ
リ本体６への書き込みアドレスに第１アドレス保持部１
４に保持されたアドレスを使用せず書き込みを行う。同
様に読み出し制御部１１ｂは読み出しアドレスに第２ア
ドレス保持部１５に保持されたアドレスを使用せず読み
出しを行う。これによりＦＩＦＯメモリ装置の動作を保
証する。
Description
【０００１】
【産業上の利用分野】本発明は，情報処理機器において
使用される先入先出式（First-in First-out, 以下，Ｆ
ＩＦＯと呼ぶ）メモリに関する。
使用される先入先出式（First-in First-out, 以下，Ｆ
ＩＦＯと呼ぶ）メモリに関する。
【０００２】
【従来の技術】従来，先入先出式（First-in First-ou
t，以下，ＦＩＦＯと呼ぶ）メモリに書き込むデータに
パリティを付加することにより読み出した時にデータ化
けを検出する機能を設ける等の異常検出方式はある。し
かし，ＦＩＦＯの内部メモリの故障を検出する機能を有
するものは無かった。従って，故障を検出するためには
ＦＩＦＯメモリ外部に検出機構を設ける必要があった。
t，以下，ＦＩＦＯと呼ぶ）メモリに書き込むデータに
パリティを付加することにより読み出した時にデータ化
けを検出する機能を設ける等の異常検出方式はある。し
かし，ＦＩＦＯの内部メモリの故障を検出する機能を有
するものは無かった。従って，故障を検出するためには
ＦＩＦＯメモリ外部に検出機構を設ける必要があった。
【０００３】例えば，特開昭５６−９４５９１号公報
（以下，従来例と呼ぶ）には，ＦＩＦＯメモリとして，
ＦＩＦＯバッファメモリと，このメモリの外部に設けら
れた制御回路及び要求受付回路とを備えた構成が示され
ている。ここで，制御回路はＦＩＦＯバッファメモリへ
のデータの書き込み読み込みを制御し，要求受付回路
は，複数の書き込み要求を受け，障害診断動作時には，
制御回路内部で発生する４ワードカウンタの２°信号を
書き込みデータとして，ＦＩＦＯバッファメモリに書き
込むように構成されている。
（以下，従来例と呼ぶ）には，ＦＩＦＯメモリとして，
ＦＩＦＯバッファメモリと，このメモリの外部に設けら
れた制御回路及び要求受付回路とを備えた構成が示され
ている。ここで，制御回路はＦＩＦＯバッファメモリへ
のデータの書き込み読み込みを制御し，要求受付回路
は，複数の書き込み要求を受け，障害診断動作時には，
制御回路内部で発生する４ワードカウンタの２°信号を
書き込みデータとして，ＦＩＦＯバッファメモリに書き
込むように構成されている。
【０００４】
【発明が解決しようとする課題】しかしながら，上記従
来例に示されたように，外部回路で故障の検出を行った
としてもＦＩＦＯの制御機能はＦＩＦＯメモリ内に内蔵
されているため故障となった場合ＦＩＦＯの動作は保証
されないという問題があった。
来例に示されたように，外部回路で故障の検出を行った
としてもＦＩＦＯの制御機能はＦＩＦＯメモリ内に内蔵
されているため故障となった場合ＦＩＦＯの動作は保証
されないという問題があった。
【０００５】そこで，本発明の技術的課題は，ＦＩＦＯ
の内部メモリの故障を外部回路等により検出する手段を
持つことなく検出可能にする。ＦＩＦＯメモリ信頼性向
上方法及びＦＩＦＯメモリ装置を提供することにある。
の内部メモリの故障を外部回路等により検出する手段を
持つことなく検出可能にする。ＦＩＦＯメモリ信頼性向
上方法及びＦＩＦＯメモリ装置を提供することにある。
【０００６】また，本発明の技術的課題は，ＦＩＦＯの
内部メモリに故障が検出された場合にもその後の動作を
保証するＦＩＦＯメモリ信頼性向上方法及びＦＩＦＯメ
モリ装置を提供することにある。
内部メモリに故障が検出された場合にもその後の動作を
保証するＦＩＦＯメモリ信頼性向上方法及びＦＩＦＯメ
モリ装置を提供することにある。
【０００７】
【課題を解決するための手段】本発明においては，ＦＩ
ＦＯメモリの内部にメモリの故障を診断し，診断結果を
出力する診断回路を内蔵することを特徴としている。
ＦＯメモリの内部にメモリの故障を診断し，診断結果を
出力する診断回路を内蔵することを特徴としている。
【０００８】ここで，本発明において，前記内部メモリ
に故障が検出されたときに故障が検出されたメモリアド
レスを使用することなく書き込みを行う書き込み制御部
と読み出しを行う読み出し制御部とを備えていることが
好ましく，また，前記診断回路による診断で異常が検出
されたアドレスを保持する第１及び第２のアドレス保持
部を備え，前記書き込み制御部は，内部メモリへの書き
込みアドレスに前記第１のアドレス保持部に保持された
アドレスを使用せず書き込みを行い，前記読み出し制御
部は，データメモリの読み出しアドレスに第２のアドレ
ス保持部に保持されたアドレスを使用せず読み出しを行
うことが好ましい。
に故障が検出されたときに故障が検出されたメモリアド
レスを使用することなく書き込みを行う書き込み制御部
と読み出しを行う読み出し制御部とを備えていることが
好ましく，また，前記診断回路による診断で異常が検出
されたアドレスを保持する第１及び第２のアドレス保持
部を備え，前記書き込み制御部は，内部メモリへの書き
込みアドレスに前記第１のアドレス保持部に保持された
アドレスを使用せず書き込みを行い，前記読み出し制御
部は，データメモリの読み出しアドレスに第２のアドレ
ス保持部に保持されたアドレスを使用せず読み出しを行
うことが好ましい。
【０００９】また，本発明においては，前記内部メモリ
は，外部書き込み信号の制御で動作し，メモリ書き込み
制御信号で前記データメモリへの書き込みを制御する書
き込み制御部と，外部読み出し信号の制御で動作し，読
み出し制御信号で前記データメモリからの読み出しを制
御する読み出し制御部とを備えるとともに，前記診断回
路は，前記内部メモリに接続され，メモリ書き込み制御
信号，及び読み出し制御信号により，前記内部メモリの
全てのアドレスに対して書き込み及び読み出しを行い，
書き込んだデータと読み出したデータとを比較し一致し
なかったときに，異常であると判断し，異常であること
を示す不一致信号を前記メモリの故障診断結果として出
力することが好ましい。
は，外部書き込み信号の制御で動作し，メモリ書き込み
制御信号で前記データメモリへの書き込みを制御する書
き込み制御部と，外部読み出し信号の制御で動作し，読
み出し制御信号で前記データメモリからの読み出しを制
御する読み出し制御部とを備えるとともに，前記診断回
路は，前記内部メモリに接続され，メモリ書き込み制御
信号，及び読み出し制御信号により，前記内部メモリの
全てのアドレスに対して書き込み及び読み出しを行い，
書き込んだデータと読み出したデータとを比較し一致し
なかったときに，異常であると判断し，異常であること
を示す不一致信号を前記メモリの故障診断結果として出
力することが好ましい。
【００１０】また，本発明においては，前記診断回路は
前記内部メモリのすべてのアドレスに対して書き込み及
び読み出しを行い，当該書き込みを行ったデータと読み
出したデータとを比較し一致しなかったとき前記不一致
信号を出力するとともに，一致しなかったデータのアド
レスに対して書き込み及び読み出しを禁止する保持信号
を出力する診断部と，前記保持信号により書き込みが禁
止された第１の禁止アドレスと前記保持信号により読み
出しが禁止された第２の禁止アドレスとを夫々保持する
第１アドレス保持部と第２アドレス保持部とを含み，前
記第１アドレス保持部は，前記書き込み制御部から送出
されたアドレスと前記第１の禁止アドレスとを比較し，
一致した場合，前記書き込み制御部の書き込み動作を停
止し，前記第２アドレス保持部は，前記データメモリか
ら送出されたアドレスと前記第２の禁止アドレスとを比
較し，一致した場合，前記読み出し制御部の読み出し動
作を停止することが好ましい。
前記内部メモリのすべてのアドレスに対して書き込み及
び読み出しを行い，当該書き込みを行ったデータと読み
出したデータとを比較し一致しなかったとき前記不一致
信号を出力するとともに，一致しなかったデータのアド
レスに対して書き込み及び読み出しを禁止する保持信号
を出力する診断部と，前記保持信号により書き込みが禁
止された第１の禁止アドレスと前記保持信号により読み
出しが禁止された第２の禁止アドレスとを夫々保持する
第１アドレス保持部と第２アドレス保持部とを含み，前
記第１アドレス保持部は，前記書き込み制御部から送出
されたアドレスと前記第１の禁止アドレスとを比較し，
一致した場合，前記書き込み制御部の書き込み動作を停
止し，前記第２アドレス保持部は，前記データメモリか
ら送出されたアドレスと前記第２の禁止アドレスとを比
較し，一致した場合，前記読み出し制御部の読み出し動
作を停止することが好ましい。
【００１１】さらに，本発明においては，前記第１アド
レス保持部は，書き込みアドレスと第１の禁止アドレス
とが一致する場合，書き込みアドレス一致信号を出力
し，前記第２アドレス保持部は，読み出しアドレスと第
２の禁止アドレスとが一致する場合，読み出しアドレス
一致信号を出力するとともに，前記書き込み制御部は，
書き込みアドレスを保持するアドレスカウンタと，前記
外部書き込み信号から前記読み出し制御信号を生成する
メモリ制御部と，前記書き込みアドレス一致信号により
前記アドレスカウンタをカウントアップするカウンタ制
御部とを備え，前記読み出し制御部は，前記読み出しア
ドレスを保持するアドレスカウンタと，前記外部読み出
し信号から前記読み出し制御信号を生成するメモリ制御
部と，前記読み出しアドレス一致信号により前記アドレ
スカウンタをカウントアップするカウンタ制御部とを備
えていることが好ましい。
レス保持部は，書き込みアドレスと第１の禁止アドレス
とが一致する場合，書き込みアドレス一致信号を出力
し，前記第２アドレス保持部は，読み出しアドレスと第
２の禁止アドレスとが一致する場合，読み出しアドレス
一致信号を出力するとともに，前記書き込み制御部は，
書き込みアドレスを保持するアドレスカウンタと，前記
外部書き込み信号から前記読み出し制御信号を生成する
メモリ制御部と，前記書き込みアドレス一致信号により
前記アドレスカウンタをカウントアップするカウンタ制
御部とを備え，前記読み出し制御部は，前記読み出しア
ドレスを保持するアドレスカウンタと，前記外部読み出
し信号から前記読み出し制御信号を生成するメモリ制御
部と，前記読み出しアドレス一致信号により前記アドレ
スカウンタをカウントアップするカウンタ制御部とを備
えていることが好ましい。
【００１２】一方，本発明のＦＩＦＯメモリ装置の信頼
性向上方法は，内部メモリを備えたＦＩＦＯメモリ装置
の信頼性向上方法において，前記内部メモリを診断する
診断部を内蔵することによって，前記内部メモリの故障
を検出するとともに，前記内部メモリに故障が検出され
たときに故障が検出されたメモリアドレスを使用するこ
となく書き込み又は読み出しを行うことを特徴としてい
る。
性向上方法は，内部メモリを備えたＦＩＦＯメモリ装置
の信頼性向上方法において，前記内部メモリを診断する
診断部を内蔵することによって，前記内部メモリの故障
を検出するとともに，前記内部メモリに故障が検出され
たときに故障が検出されたメモリアドレスを使用するこ
となく書き込み又は読み出しを行うことを特徴としてい
る。
【００１３】
【実施例】以下，本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１４】図１は本発明の第１実施例に係るＦＩＦＯ
メモリ装置を含む情報処理装置のブロック図である。図
１に示すように，情報処理装置は，外部制御部２２とＦ
ＩＦＯメモリ装置２１とを備えている。このＦＩＦＯメ
モリ装置２１は，診断回路２０と，データメモリ２３と
を備えている。診断回路２０は，書き込み制御信号及び
読み出し制御信号をデータメモリ２３に出力し，不一致
信号７を外部制御部２２に出力する。また，データメモ
リ２３とは，データバスを介して接続されている。デー
タメモリ２３と，外部制御部２２とは，外部書き込み信
号９及び外部読み出し信号１２とによって接続され，ま
た，書き込みデータバス３および読み出しデータバス５
を介して接続されている。外部制御部２２は，診断回路
２０からの不一致信号７を記録するとともに，必要に応
じてＦＩＦＯメモリ装置２１の使用を停止する。
メモリ装置を含む情報処理装置のブロック図である。図
１に示すように，情報処理装置は，外部制御部２２とＦ
ＩＦＯメモリ装置２１とを備えている。このＦＩＦＯメ
モリ装置２１は，診断回路２０と，データメモリ２３と
を備えている。診断回路２０は，書き込み制御信号及び
読み出し制御信号をデータメモリ２３に出力し，不一致
信号７を外部制御部２２に出力する。また，データメモ
リ２３とは，データバスを介して接続されている。デー
タメモリ２３と，外部制御部２２とは，外部書き込み信
号９及び外部読み出し信号１２とによって接続され，ま
た，書き込みデータバス３および読み出しデータバス５
を介して接続されている。外部制御部２２は，診断回路
２０からの不一致信号７を記録するとともに，必要に応
じてＦＩＦＯメモリ装置２１の使用を停止する。
【００１５】図２は図１の第１実施例に係るＦＩＦＯメ
モリ装置２１のブロック図である。図１及び図２を参照
して，診断回路２０とデータメモリ２３とを備えてい
る。診断回路２０は，診断部１ａを備えている。また，
データメモリ２３は，内部メモリであるデータメモリ本
体６と，書き込み制御部８ａと，読み出し制御部１１ａ
とを備えている。診断部１ａは，書き込みアドレスバス
２，書き込みデータバス３，書き込み制御信号１０，お
よび，読み出しアドレスバス４，読み出しデータバス
５，読み出し制御信号１３を介してデータメモリ本体６
に接続され，診断で異常が検出されたときに，不一致信
号７を外部制御部２２に通知する。書き込み制御部８ａ
は外部書き込み信号９の制御で動作しデータメモリ本体
６への書き込みアドレスバス２に接続され，書き込み制
御信号１０で書き込みを制御する。読み出し制御部１１
ａは外部読み出し信号１２の制御で動作しデータメモリ
本体６からの読み出しアドレスバス４に接続され，メモ
リ読み出し制御信号１３で読み出しを制御する。
モリ装置２１のブロック図である。図１及び図２を参照
して，診断回路２０とデータメモリ２３とを備えてい
る。診断回路２０は，診断部１ａを備えている。また，
データメモリ２３は，内部メモリであるデータメモリ本
体６と，書き込み制御部８ａと，読み出し制御部１１ａ
とを備えている。診断部１ａは，書き込みアドレスバス
２，書き込みデータバス３，書き込み制御信号１０，お
よび，読み出しアドレスバス４，読み出しデータバス
５，読み出し制御信号１３を介してデータメモリ本体６
に接続され，診断で異常が検出されたときに，不一致信
号７を外部制御部２２に通知する。書き込み制御部８ａ
は外部書き込み信号９の制御で動作しデータメモリ本体
６への書き込みアドレスバス２に接続され，書き込み制
御信号１０で書き込みを制御する。読み出し制御部１１
ａは外部読み出し信号１２の制御で動作しデータメモリ
本体６からの読み出しアドレスバス４に接続され，メモ
リ読み出し制御信号１３で読み出しを制御する。
【００１６】次に，この様に構成された本発明の第１実
施例の動作を図１及び図２を参照して説明する。まず，
診断部１ａは電源が投入されるとデータメモリ本体６に
対して書き込みアドレスバス２に書き込みアドレス，書
き込みデータバス３に書き込みデータを夫々送出し，さ
らに書き込み制御信号１０を出力しデータメモリ本体６
への書き込みを実行する。さらに，読み出しアドレスバ
ス４に書き込みを行ったアドレスと同一のアドレスを送
出し，また，読み出し制御信号１３を出力しデータメモ
リ本体６から読み出しデータバス５から読み出しデータ
を受信する。診断部１ａは書き込みを行ったデータと読
み出したデータを比較し一致しなかった場合，不一致信
号７で外部制御部２２に通知する。外部制御部２２で
は，この不一致信号７を記録するとともに，必要に応じ
てＦＩＦＯメモリ装置２１の動作を停止する。データメ
モリ本体６のすべてのアドレスに対して書き込み，読み
出しを行いデータの不一致検出を行う。
施例の動作を図１及び図２を参照して説明する。まず，
診断部１ａは電源が投入されるとデータメモリ本体６に
対して書き込みアドレスバス２に書き込みアドレス，書
き込みデータバス３に書き込みデータを夫々送出し，さ
らに書き込み制御信号１０を出力しデータメモリ本体６
への書き込みを実行する。さらに，読み出しアドレスバ
ス４に書き込みを行ったアドレスと同一のアドレスを送
出し，また，読み出し制御信号１３を出力しデータメモ
リ本体６から読み出しデータバス５から読み出しデータ
を受信する。診断部１ａは書き込みを行ったデータと読
み出したデータを比較し一致しなかった場合，不一致信
号７で外部制御部２２に通知する。外部制御部２２で
は，この不一致信号７を記録するとともに，必要に応じ
てＦＩＦＯメモリ装置２１の動作を停止する。データメ
モリ本体６のすべてのアドレスに対して書き込み，読み
出しを行いデータの不一致検出を行う。
【００１７】図３は図１に示した本発明の第２実施例に
係るＦＩＦＯメモリ装置２１のブロック図であり，第１
実施例の変形例を示している。図３に示すように，本発
明の第２実施例では，診断回路２０に，図１に示される
構成に加えて，データメモリ２３の書き込み制御部８ｂ
に接続された第１アドレス保持部１４と，データメモリ
２３の読み出し制御部１１ｂに接続された第２アドレス
保持部１５とを備えている。ここで，診断部１ｂは診断
で異常が検出された時に第１及び第２アドレス保持部１
４，１５にアドレスの保持を通知する保持信号１６が接
続され，さらに，第１アドレス保持部１４はアドレス一
致信号１７で書き込み制御部８ｂに，書き込みアドレス
バス２でデータメモリ本体６に接続され，第２アドレス
保持部１５はアドレス一致信号１８で読み出し制御部１
１ｂに，読み出しアドレスバス４でデータメモリ本体６
に接続されている。
係るＦＩＦＯメモリ装置２１のブロック図であり，第１
実施例の変形例を示している。図３に示すように，本発
明の第２実施例では，診断回路２０に，図１に示される
構成に加えて，データメモリ２３の書き込み制御部８ｂ
に接続された第１アドレス保持部１４と，データメモリ
２３の読み出し制御部１１ｂに接続された第２アドレス
保持部１５とを備えている。ここで，診断部１ｂは診断
で異常が検出された時に第１及び第２アドレス保持部１
４，１５にアドレスの保持を通知する保持信号１６が接
続され，さらに，第１アドレス保持部１４はアドレス一
致信号１７で書き込み制御部８ｂに，書き込みアドレス
バス２でデータメモリ本体６に接続され，第２アドレス
保持部１５はアドレス一致信号１８で読み出し制御部１
１ｂに，読み出しアドレスバス４でデータメモリ本体６
に接続されている。
【００１８】図４，図５は図３の書き込み制御部８ｂ，
読み出し制御部１１ｂの具体的構成を示している。図４
に示すように，書き込み制御部８ｂは，入力されるアド
レス一致信号１７からカウント信号１１４を生成するカ
ウンタ制御部８１と，カウント制御部８１から入力した
カウント信号８４によって，書き込みアドレスバス２に
カウントアップしたアドレスを送り出すアドレスカウン
タ８２と，外部書き込み信号９によって書き込み制御信
号１０及びカウント信号１１４を出力するメモリ制御部
８３とを備えている。また，図５に示すように，読み出
し制御部１１ｂは，図４の書き込み制御部８ｂと同様の
構成で，入力されるアドレス一致信号１８からカウント
信号１１４を生成するカウンタ制御部８１と，カウント
制御部８１から入力したカウント信号１１４によって，
読み出しアドレスバス４にカウントアップしたアドレス
を送り出すアドレスカウンタ１１２と，外部読み出し信
号１２によって読み出し制御信号１３及びカウント信号
８４を出力するメモリ制御部１１３とを備えている。
読み出し制御部１１ｂの具体的構成を示している。図４
に示すように，書き込み制御部８ｂは，入力されるアド
レス一致信号１７からカウント信号１１４を生成するカ
ウンタ制御部８１と，カウント制御部８１から入力した
カウント信号８４によって，書き込みアドレスバス２に
カウントアップしたアドレスを送り出すアドレスカウン
タ８２と，外部書き込み信号９によって書き込み制御信
号１０及びカウント信号１１４を出力するメモリ制御部
８３とを備えている。また，図５に示すように，読み出
し制御部１１ｂは，図４の書き込み制御部８ｂと同様の
構成で，入力されるアドレス一致信号１８からカウント
信号１１４を生成するカウンタ制御部８１と，カウント
制御部８１から入力したカウント信号１１４によって，
読み出しアドレスバス４にカウントアップしたアドレス
を送り出すアドレスカウンタ１１２と，外部読み出し信
号１２によって読み出し制御信号１３及びカウント信号
８４を出力するメモリ制御部１１３とを備えている。
【００１９】次に，この様に構成された本発明の第２実
施例の動作を図１，及び図３乃至５を参照して説明す
る。第１実施例で示したものと同様に，診断部１ｂで診
断を行い，書き込みを行ったデータと読み出したデータ
を比較し一致しなかった場合，不一致信号７で外部制御
部２２に通知するとともに保持信号１６で第１及び第２
アドレス保持部１４，１５に通知する。第１アドレス保
持部１４は書き込みアドレスバス２に送出されているア
ドレス（第１の禁止アドレス）を保持し，一方，第２ア
ドレス保持部１５は読み出しアドレスバス４に送出され
ているアドレス（第２の禁止アドレス）を保持する。デ
ータメモリ本体６のすべてのアドレスに対して書き込
み，読み出しを行いデータの不一致検出を行い不一致と
なったアドレスを第１及び第２アドレス保持部１４，１
５に保持する。ここで，書き込み制御部８ｂは，外部書
き込み信号９によりＦＩＦＯメモリ装置２１への書き込
みが要求されると，アドレスカウンタ８２から書き込み
アドレスバス２に保持している書き込みアドレスを送出
し，メモリ制御部８３は，メモリ書き込み信号を制御
し，書き込みデータバス３から入力されるデータをメモ
リ本体６への書き込みを行う。この書き込みを行った
後，メモリ制御部１１３はカウント信号８４により，ア
ドレスカウンタ８２をカウントアップする。この時，第
１アドレス保持部１４は書き込みアドレスバス２に送出
されたアドレスと保持している禁止アドレスとを比較
し，一致した場合，アドレス一致信号１７がカウンタ制
御部８１に通知され，カウンタ制御部８１は，カウント
信号８４により，アドレスカウンタ８２をカウントアッ
プし，アドレス一致信号が通知されなくなるアドレスカ
ウンタ８２をカウントアップする動作を繰り返す。これ
により，第１アドレス保持部１４に保持された禁止アド
レスと一致するアドレス，即ち，書き込みにおいては診
断で異常が検出されたアドレスをアドレスカウンタ８２
が使用しないように制御される。
施例の動作を図１，及び図３乃至５を参照して説明す
る。第１実施例で示したものと同様に，診断部１ｂで診
断を行い，書き込みを行ったデータと読み出したデータ
を比較し一致しなかった場合，不一致信号７で外部制御
部２２に通知するとともに保持信号１６で第１及び第２
アドレス保持部１４，１５に通知する。第１アドレス保
持部１４は書き込みアドレスバス２に送出されているア
ドレス（第１の禁止アドレス）を保持し，一方，第２ア
ドレス保持部１５は読み出しアドレスバス４に送出され
ているアドレス（第２の禁止アドレス）を保持する。デ
ータメモリ本体６のすべてのアドレスに対して書き込
み，読み出しを行いデータの不一致検出を行い不一致と
なったアドレスを第１及び第２アドレス保持部１４，１
５に保持する。ここで，書き込み制御部８ｂは，外部書
き込み信号９によりＦＩＦＯメモリ装置２１への書き込
みが要求されると，アドレスカウンタ８２から書き込み
アドレスバス２に保持している書き込みアドレスを送出
し，メモリ制御部８３は，メモリ書き込み信号を制御
し，書き込みデータバス３から入力されるデータをメモ
リ本体６への書き込みを行う。この書き込みを行った
後，メモリ制御部１１３はカウント信号８４により，ア
ドレスカウンタ８２をカウントアップする。この時，第
１アドレス保持部１４は書き込みアドレスバス２に送出
されたアドレスと保持している禁止アドレスとを比較
し，一致した場合，アドレス一致信号１７がカウンタ制
御部８１に通知され，カウンタ制御部８１は，カウント
信号８４により，アドレスカウンタ８２をカウントアッ
プし，アドレス一致信号が通知されなくなるアドレスカ
ウンタ８２をカウントアップする動作を繰り返す。これ
により，第１アドレス保持部１４に保持された禁止アド
レスと一致するアドレス，即ち，書き込みにおいては診
断で異常が検出されたアドレスをアドレスカウンタ８２
が使用しないように制御される。
【００２０】一方，読み出しにおいては，外部読み出し
信号１２により読み出し制御部１１ｂにＦＩＦＯメモリ
装置２１からの読み出しが要求されると，アドレスカウ
ンタ１１２は，読み出しアドレスバス４に保持している
読み出しアドレスを送出するとともに，メモリ制御部１
１３は，読み出し制御信号１３を制御し，データメモリ
本体６からの読み出しを行い，読み出しデータバス５に
出力する。読み出しを行った後，メモリ制御部１１３
は，カウント信号１１４によりアドレスカウンタ１１２
をカウントアップする。この時，第２アドレス保持部１
５は読み出しアドレスバス４に送出されたアドレスと保
持している禁止アドレスとを比較し一致する場合，アド
レス一致信号１８を読み出し制御部１１ｂに通知する。
アドレス一致信号１８が通知されると，カウンタ制御部
１１１は，カウント信号１１４によるアドレスカウンタ
１１２をカウントアップし，アドレス一致信号１８が通
知されなくなるまで，アドレスカウンタ１１２をカウン
トアップする動作を繰り返す。この様に制御することに
よって診断で異常になったアドレスを使用することな
く，即ち，第２アドレス保持部１５に保持された禁止ア
ドレスと一致するアドレスをアドレスカウンタ１１２が
使用しないように制御され，書き込み読み出しの動作が
保証される。
信号１２により読み出し制御部１１ｂにＦＩＦＯメモリ
装置２１からの読み出しが要求されると，アドレスカウ
ンタ１１２は，読み出しアドレスバス４に保持している
読み出しアドレスを送出するとともに，メモリ制御部１
１３は，読み出し制御信号１３を制御し，データメモリ
本体６からの読み出しを行い，読み出しデータバス５に
出力する。読み出しを行った後，メモリ制御部１１３
は，カウント信号１１４によりアドレスカウンタ１１２
をカウントアップする。この時，第２アドレス保持部１
５は読み出しアドレスバス４に送出されたアドレスと保
持している禁止アドレスとを比較し一致する場合，アド
レス一致信号１８を読み出し制御部１１ｂに通知する。
アドレス一致信号１８が通知されると，カウンタ制御部
１１１は，カウント信号１１４によるアドレスカウンタ
１１２をカウントアップし，アドレス一致信号１８が通
知されなくなるまで，アドレスカウンタ１１２をカウン
トアップする動作を繰り返す。この様に制御することに
よって診断で異常になったアドレスを使用することな
く，即ち，第２アドレス保持部１５に保持された禁止ア
ドレスと一致するアドレスをアドレスカウンタ１１２が
使用しないように制御され，書き込み読み出しの動作が
保証される。
【００２１】
【発明の効果】以上説明したように，本発明によってＦ
ＩＦＯの内部メモリに故障がある場合に外部での検出手
段を持つことなく異常の検出が可能である。
ＩＦＯの内部メモリに故障がある場合に外部での検出手
段を持つことなく異常の検出が可能である。
【００２２】また，本発明によればＦＩＦＯの内部メモ
リに故障がある場合にも故障のアドレスを検出しそのア
ドレスを使用しないで動作することによってＦＩＦＯの
動作が保証される。
リに故障がある場合にも故障のアドレスを検出しそのア
ドレスを使用しないで動作することによってＦＩＦＯの
動作が保証される。
【図面の簡単な説明】
【図１】本発明の第１実施例に係るＦＩＦＯメモリ装置
を含む情報処理装置のブロック図である。
を含む情報処理装置のブロック図である。
【図２】図１の第１実施例に係るＦＩＦＯメモリ装置の
ブロック図である。
ブロック図である。
【図３】本発明の第２実施例に係るＦＩＦＯメモリ装置
のブロック図であり，図２のＦＩＦＯメモリ装置の変形
例を示している。
のブロック図であり，図２のＦＩＦＯメモリ装置の変形
例を示している。
【図４】図３のＦＩＦＯメモリ装置の書き込み制御部の
ブロック図である。
ブロック図である。
【図５】図３のＦＩＦＯメモリ装置の読み出し制御部の
ブロック図である。
ブロック図である。
１ａ，１ｂ 診断部 ２ 書き込みアドレスバス ３ 書き込みデータバス ４ 読み出しアドレスバス ５ 読み出しデータバス ６ データメモリ本体 ７ 不一致信号 ８ａ，８ｂ 書き込み制御部 ９ 外部書き込み信号 １０ 書き込み制御信号 １１ａ，１１ｂ 読み出し制御部 １２ 外部読み出し信号 １３ 読み出し制御信号 １４ 第１アドレス保持部 １５ 第２アドレス保持部 １６ 保持信号 １７，１８ アドレス一致信号 ２０ 診断回路 ２１ ＦＩＦＯメモリ装置 ２２ 外部制御部 ８１，１１１ カウンタ制御部 ８２，１１２ アドレスカウンタ ８３，１１３ メモリ制御部
Claims (7)
- 【請求項１】 内部メモリを備えたＦＩＦＯメモリ装置
において，前記内部メモリの診断回路を内蔵することに
よって，メモリの故障診断結果を出力することを特徴と
するＦＩＦＯメモリ。 - 【請求項２】 請求項１記載のＦＩＦＯメモリ装置にお
いて，前記内部メモリに故障が検出されたときに故障が
検出されたメモリアドレスを使用することなく書き込み
を行う書き込み制御部と読み出しを行う読み出し制御部
とを備えたことを特徴とすることを特徴とするＦＩＦＯ
メモリ装置。 - 【請求項３】 請求項１記載のＦＩＦＯメモリ装置にお
いて，前記診断回路による診断で異常が検出されたアド
レスを保持する第１及び第２のアドレス保持部を備え，
前記書き込み制御部は，内部メモリへの書き込みアドレ
スに前記第１のアドレス保持部に保持されたアドレスを
使用せず書き込みを行い，前記読み出し制御部は，デー
タメモリの読み出しアドレスに第２のアドレス保持部に
保持されたアドレスを使用せず読み出しを行うことを特
徴とするＦＩＦＯメモリ装置。 - 【請求項４】 請求項１記載のＦＩＦＯメモリ装置にお
いて，前記内部メモリは，外部書き込み信号の制御で動
作し，書き込み制御信号で前記内部メモリへの書き込み
を制御する書き込み制御部と，外部読み出し信号の制御
で動作し，読み出し制御信号で前記内部メモリからの読
み出しを制御する読み出し制御部とを備えるとともに，
前記診断回路は，前記内部メモリに接続され，前記書き
込み制御信号，及び前記読み出し制御信号により，前記
内部メモリの全てのアドレスに対して書き込み及び読み
出しを行い，書き込んだデータと読み出したデータとを
比較し一致しなかったときに，異常であると判断し，異
常であることを示す不一致信号を前記メモリの故障診断
結果として出力することを特徴とするＦＩＦＯメモリ装
置。 - 【請求項５】 請求項４記載のＦＩＦＯメモリ装置にお
いて，前記診断回路は前記内部メモリのすべてのアドレ
スに対して書き込み及び読み出しを行い，当該書き込み
を行ったデータと読み出したデータとを比較し一致しな
かったとき前記不一致信号を出力するとともに，一致し
なかったデータのアドレスに対して書き込み及び読み出
しを禁止する保持信号を出力する診断部と，前記保持信
号により書き込みが禁止された第１の禁止アドレスと前
記保持信号により読み出しが禁止された第２の禁止アド
レスとを夫々保持する第１アドレス保持部と第２アドレ
ス保持部とを含み，前記第１アドレス保持部は，前記書
き込み制御部から送出されたアドレスと前記第１の禁止
アドレスとを比較し，一致した場合，前記書き込み制御
部の書き込み動作を停止し，前記第２アドレス保持部
は，前記データメモリから送出されたアドレスと前記第
２の禁止アドレスとを比較し，一致した場合，前記読み
出し制御部の読み出し動作を停止することを特徴とする
ＦＩＦＯメモリ装置。 - 【請求項６】 請求項５記載のＦＩＦＯメモリ装置にお
いて，前記第１アドレス保持部は，書き込みアドレスと
第１の禁止アドレスとが一致する場合，書き込みアドレ
ス一致信号を出力し，前記第２アドレス保持部は，読み
出しアドレスと第２の禁止アドレスとが一致する場合，
読み出しアドレス一致信号を出力するとともに，前記書
き込み制御部は，書き込みアドレスを保持するアドレス
カウンタと，前記外部書き込み信号から前記読み出し制
御信号を生成するメモリ制御部と，前記書き込みアドレ
ス一致信号により前記アドレスカウンタをカウントアッ
プするカウンタ制御部とを備え，前記読み出し制御部
は，前記読み出しアドレスを保持するアドレスカウンタ
と，前記外部読み出し信号から前記読み出し制御信号を
生成するメモリ制御部と，前記読み出しアドレス一致信
号により前記アドレスカウンタをカウントアップするカ
ウンタ制御部とを備えていることを特徴とするＦＩＦＯ
メモリ装置。 - 【請求項７】 内部メモリを備えたＦＩＦＯメモリ装置
の信頼性向上方法において，前記内部メモリを診断する
診断回路を内蔵することによって，前記内部メモリの故
障を検出するとともに，前記内部メモリに故障が検出さ
れたときに故障が検出されたメモリアドレスを使用する
ことなく書き込み又は読み出しを行うことを特徴とする
ＦＩＦＯメモリ装置の信頼性向上方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128776A JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Ｆｉｆｏメモリ装置及びその信頼性向上方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6128776A JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Ｆｉｆｏメモリ装置及びその信頼性向上方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07334431A true JPH07334431A (ja) | 1995-12-22 |
Family
ID=14993192
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6128776A Pending JPH07334431A (ja) | 1994-06-10 | 1994-06-10 | Ｆｉｆｏメモリ装置及びその信頼性向上方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07334431A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112579040A (zh) * | 2020-12-25 | 2021-03-30 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
| JPH02168314A (ja) * | 1988-12-21 | 1990-06-28 | Fujitsu Ltd | 半導体ディスク装置におけるメモリ制御方式 |
| JPH04312148A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 記憶装置 |
| JPH05257822A (ja) * | 1992-03-12 | 1993-10-08 | Nec Eng Ltd | データバッファ |
-
1994
- 1994-06-10 JP JP6128776A patent/JPH07334431A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450148A (en) * | 1987-08-20 | 1989-02-27 | Nec Corp | Memory resetting circuit |
| JPH02168314A (ja) * | 1988-12-21 | 1990-06-28 | Fujitsu Ltd | 半導体ディスク装置におけるメモリ制御方式 |
| JPH04312148A (ja) * | 1991-04-11 | 1992-11-04 | Nec Ibaraki Ltd | 記憶装置 |
| JPH05257822A (ja) * | 1992-03-12 | 1993-10-08 | Nec Eng Ltd | データバッファ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN112579040A (zh) * | 2020-12-25 | 2021-03-30 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
| CN112579040B (zh) * | 2020-12-25 | 2023-03-14 | 展讯半导体(成都)有限公司 | 嵌入式设备的录音方法及相关产品 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970325 |