JPH02226972A - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
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- JPH02226972A JPH02226972A JP4891189A JP4891189A JPH02226972A JP H02226972 A JPH02226972 A JP H02226972A JP 4891189 A JP4891189 A JP 4891189A JP 4891189 A JP4891189 A JP 4891189A JP H02226972 A JPH02226972 A JP H02226972A
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- Studio Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野］
本発明はビデオ信号処理回路、特に画像を拡大する機能
を有するビデオ信号処理回路に関するものである。
を有するビデオ信号処理回路に関するものである。
［従来の技術］
従来、ビデオ信号の拡大処理としてはランダムアクセス
メモリ（ＲＡＭ）を用いその読み出しアドレスを所定の
プログラムに従って制御することにより、実現する手法
が一般的であった。また、本畠願人は所謂ファーストイ
ンファーストアウトメモリ（以下ＦＩＦＯと記す）を用
いて、上述の拡大処理を実現する手法を先に出願した（
特願昭６３−１７４１３号）。
メモリ（ＲＡＭ）を用いその読み出しアドレスを所定の
プログラムに従って制御することにより、実現する手法
が一般的であった。また、本畠願人は所謂ファーストイ
ンファーストアウトメモリ（以下ＦＩＦＯと記す）を用
いて、上述の拡大処理を実現する手法を先に出願した（
特願昭６３−１７４１３号）。
［発明が解決しようとしている問題点］ところで、この
ような拡大処理の施された画面は単独で鑑賞することも
考えられるが、他の画面と組み合わせて非常に興味ある
画面が得られる。
ような拡大処理の施された画面は単独で鑑賞することも
考えられるが、他の画面と組み合わせて非常に興味ある
画面が得られる。
更には、このような拡大画面のクイズ、フエードなどの
処理を組み合わせれば、更に多様な画像効果が得られる
。
処理を組み合わせれば、更に多様な画像効果が得られる
。
しかしながら、このような処理は一般に業務用機器に搭
載されていても家庭用の民生機器には搭載されていない
のが実情である。その理由は、上記処理を行なうために
は、画像拡大用の処理回路、この画像を合成する画像の
処理回路、更にはこれらを夫々ワイプもしくはフェード
するための処理回路等が必要であり、回路規模が膨大と
なってしまうからである。
載されていても家庭用の民生機器には搭載されていない
のが実情である。その理由は、上記処理を行なうために
は、画像拡大用の処理回路、この画像を合成する画像の
処理回路、更にはこれらを夫々ワイプもしくはフェード
するための処理回路等が必要であり、回路規模が膨大と
なってしまうからである。
本発明は斯かる背景下において、回路構成が簡単で、且
つ、拡大画像を他の画像に合成するに際し、そのワイプ
及びフェードを実現することのできるビデオ信号処理回
路を提供することを目的とする。
つ、拡大画像を他の画像に合成するに際し、そのワイプ
及びフェードを実現することのできるビデオ信号処理回
路を提供することを目的とする。
［問題点を解決するための手段］
斯かる目的下において、本発明のビデオ信号処理回路は
、一画面分のビデオ信号を記憶可能なメモリを用いて拡
大画像を形成可能な拡大処理回路と、該拡大処理回路の
出力と入力ビデオ信号の差をとる減算器と、該減算器の
出力に制御可能な係数を乗する係数器と、該係数器の出
力を前記ビデオ信号とを加算する加算器とを具える構成
としている。
、一画面分のビデオ信号を記憶可能なメモリを用いて拡
大画像を形成可能な拡大処理回路と、該拡大処理回路の
出力と入力ビデオ信号の差をとる減算器と、該減算器の
出力に制御可能な係数を乗する係数器と、該係数器の出
力を前記ビデオ信号とを加算する加算器とを具える構成
としている。
［作用］
上述の如く構成することにより、係数器の係数を制御す
るだけで入力ビデオ信号に対応する画像と、拡大画像と
の合成、フェード及びワイプがすべて実現でき、何ら複
雑な処理回路を設ける必要もない。
るだけで入力ビデオ信号に対応する画像と、拡大画像と
の合成、フェード及びワイプがすべて実現でき、何ら複
雑な処理回路を設ける必要もない。
Ｅ実施例〕
以下、本発明の二実施例について説明する。
第１図は本発明の一実施例としてのビデオ信号処理回路
の構成を示すブロック図であり、図中２で示す入力端子
にはＶＴＲからの再生信号等をデジタル化したのデジタ
ルビデオ信号が供給されている。尚、第１図番部の構成
要素はすべて複数ビットのデジタル信号を取扱うものと
する。
の構成を示すブロック図であり、図中２で示す入力端子
にはＶＴＲからの再生信号等をデジタル化したのデジタ
ルビデオ信号が供給されている。尚、第１図番部の構成
要素はすべて複数ビットのデジタル信号を取扱うものと
する。
まず、第１図の処理回路による通常の動作、即ちノイズ
低減回路として作用する際の動作について説明する。
低減回路として作用する際の動作について説明する。
この場合、操作部３２の操作に伴いシステムコントロー
ラ３０から発生される制御信号により、この処理回路の
出力端子２６側にスイッチ４が接続されており、出力端
子２６へ出力されているビデオ信号がスイッチ４を介し
て１フイ一ルド分の容量を有するＰＩＦＯ６に書込みデ
ータ（ＷＤ）として入力されるゆこのときＰＩＦＯ６は
常にデータの書込み及び読出しを行い、且つ読み出しア
ドレスのリセットタイミングの直後に書込みアドレスの
リセットタイミングが設定されている。
ラ３０から発生される制御信号により、この処理回路の
出力端子２６側にスイッチ４が接続されており、出力端
子２６へ出力されているビデオ信号がスイッチ４を介し
て１フイ一ルド分の容量を有するＰＩＦＯ６に書込みデ
ータ（ＷＤ）として入力されるゆこのときＰＩＦＯ６は
常にデータの書込み及び読出しを行い、且つ読み出しア
ドレスのリセットタイミングの直後に書込みアドレスの
リセットタイミングが設定されている。
これによって、このＦＩＦＯ６は単に１フイールド遅延
回路として作用することになる。
回路として作用することになる。
また、スイッチ１４はシステムコントローラ３０により
制御されるタイミングコントローラ８からのコントロー
ルパルスＣＰにより常に１水平期間遅延線（ＩＨＤＬ）
１２を介さないＦＩＦＯ６の出力を減算器１６に入力し
ている。減算器１６では入力ビデオ信号と、その１フイ
ールド前のビデオ信号との差をとり、これによって得ら
れるノイズ成分及び動き成分の和の信号を後段の回路に
供給する。
制御されるタイミングコントローラ８からのコントロー
ルパルスＣＰにより常に１水平期間遅延線（ＩＨＤＬ）
１２を介さないＦＩＦＯ６の出力を減算器１６に入力し
ている。減算器１６では入力ビデオ信号と、その１フイ
ールド前のビデオ信号との差をとり、これによって得ら
れるノイズ成分及び動き成分の和の信号を後段の回路に
供給する。
更にスイッチ２２はシステムコントローラ３０により、
非線形回路１８側に接続されており、この非線形回路１
８の出力を加算器２４に供給する。この非線形回路１８
は例えば入力１ノベルが所定値以下のときには所定の係
数Ｋ （１＞Ｋ＞Ｏ）を乗算し、該所定値以上の場合に
は該所定値に対応する値を出力するよう構成されている
。上記非線形回路１８の係数には１に近い値に設定され
ており、所定値以下のノイズ成分は出力するがそれ以上
の画像の動きに対応する成分は出力しない構成となって
いる。従って、加算器２４から出力されるビデオ信号は
入力端子２からのビデオ信号からノイズ成分のみを減算
した信号となる。
非線形回路１８側に接続されており、この非線形回路１
８の出力を加算器２４に供給する。この非線形回路１８
は例えば入力１ノベルが所定値以下のときには所定の係
数Ｋ （１＞Ｋ＞Ｏ）を乗算し、該所定値以上の場合に
は該所定値に対応する値を出力するよう構成されている
。上記非線形回路１８の係数には１に近い値に設定され
ており、所定値以下のノイズ成分は出力するがそれ以上
の画像の動きに対応する成分は出力しない構成となって
いる。従って、加算器２４から出力されるビデオ信号は
入力端子２からのビデオ信号からノイズ成分のみを減算
した信号となる。
次に、該第１図の処理回路がＶＴＲの静止画再生用とし
て用いられる場合の動作について説明する。このとき前
述のＰＩＦＯ６の書込みは静止画再生を命令したタイミ
ングで停止され、ＦＩＦＯ６からは同一の画面が繰り返
し読み出されることになる、そして、スイッチ１４はＩ
ＨＤＬ１２を介さないＰＩＦＯ６の出力を減算器１６に
供給する。また、スイッチ２２は乗算器２０側に接続さ
れる。この乗算器２０の係数はシステムコントローラ３
０により制御される係数制御回路２８からの係数データ
（ＤＫ）によって制御される。静止画再生時にはこの係
数データＤＫは常に１に設定されておりこの乗算器２０
の出力は減算器１６の出力と同一になる。従って、加算
器２４では、入力信号分が相殺され、ＰＩＦＯ６の出力
する静止画信号が出力端子２６から出力されることにな
る。
て用いられる場合の動作について説明する。このとき前
述のＰＩＦＯ６の書込みは静止画再生を命令したタイミ
ングで停止され、ＦＩＦＯ６からは同一の画面が繰り返
し読み出されることになる、そして、スイッチ１４はＩ
ＨＤＬ１２を介さないＰＩＦＯ６の出力を減算器１６に
供給する。また、スイッチ２２は乗算器２０側に接続さ
れる。この乗算器２０の係数はシステムコントローラ３
０により制御される係数制御回路２８からの係数データ
（ＤＫ）によって制御される。静止画再生時にはこの係
数データＤＫは常に１に設定されておりこの乗算器２０
の出力は減算器１６の出力と同一になる。従って、加算
器２４では、入力信号分が相殺され、ＰＩＦＯ６の出力
する静止画信号が出力端子２６から出力されることにな
る。
この状態で、乗算器２０への係数データＤＫをタイミン
グコントローラ８からの水平同期信号（ＨＤ）及び垂直
同期信号（ＶＤ）に同期してＯと、１で切換える様にす
れば、画面の一部が記憶されている静止画で、他の部分
が入力ビデオ信号に従う動画となる合成ビデオ信号を得
ることができる。また、例えば係数データＤＫｌｋ局に
設定すれば、記憶されている静止画と入力ビデオ信号に
従う動画との多重画面となる合成ビデオ信号を得ること
ができる。更に、係数データＤＫのＯと１との切換えタ
イミングを時間とともに切換えればワイプによる画面切
換えが可能であり、係数データＤＫの値を時間とともに
０から１へ、もしくは１から０へ変化させてやれば、フ
ェードによる画面切換えが可能となる。
グコントローラ８からの水平同期信号（ＨＤ）及び垂直
同期信号（ＶＤ）に同期してＯと、１で切換える様にす
れば、画面の一部が記憶されている静止画で、他の部分
が入力ビデオ信号に従う動画となる合成ビデオ信号を得
ることができる。また、例えば係数データＤＫｌｋ局に
設定すれば、記憶されている静止画と入力ビデオ信号に
従う動画との多重画面となる合成ビデオ信号を得ること
ができる。更に、係数データＤＫのＯと１との切換えタ
イミングを時間とともに切換えればワイプによる画面切
換えが可能であり、係数データＤＫの値を時間とともに
０から１へ、もしくは１から０へ変化させてやれば、フ
ェードによる画面切換えが可能となる。
次に、本発明に係る画像の拡大処理、並びにこの拡大処
理にて得た拡大画面の他の画面との合成、ワイプ、フェ
ード等について説明する。
理にて得た拡大画面の他の画面との合成、ワイプ、フェ
ード等について説明する。
第２図はこの処理を説明するために用いる構成国、第３
図及び第４図は画像の拡大時におけるＰＩＦＯ６の処理
タイミングを説明するためのタイミングチャートであり
、第３図は垂直走査タイミング第４図は水平走査タイミ
ングに対する処理タイミングを示している。
図及び第４図は画像の拡大時におけるＰＩＦＯ６の処理
タイミングを説明するためのタイミングチャートであり
、第３図は垂直走査タイミング第４図は水平走査タイミ
ングに対する処理タイミングを示している。
同期分離回路１０は端子２からの入力信号から垂直同期
信号（ＶＤ）及び水平同期信号（ＨＤ）を分離するが、
これらの同期信号ＶＤ及びＨＤはタイミングコントロー
ラ８の出力する各制菌信号のタイミングを決定する。
信号（ＶＤ）及び水平同期信号（ＨＤ）を分離するが、
これらの同期信号ＶＤ及びＨＤはタイミングコントロー
ラ８の出力する各制菌信号のタイミングを決定する。
第３図においてＶＤは垂直同期信号であり、ＷＥはＰＩ
ＦＯ６の書込みイネーブル信号、ＲＥは読出しイネーブ
ル信号、ＷＲは書込みリセット信号、ＲＲは読出しリセ
ット信号、ＷＤは書込みデータ、ＲＤは読出しデータで
ある。
ＦＯ６の書込みイネーブル信号、ＲＥは読出しイネーブ
ル信号、ＷＲは書込みリセット信号、ＲＲは読出しリセ
ット信号、ＷＤは書込みデータ、ＲＤは読出しデータで
ある。
今、第２図に示す画面上領域ａの部分を拡大するものと
する。書込みイネーブル信号Ｗ Ｅ ｉ、を第３図に示
すように第２図中の領域ａ及び領域すの部分に対応する
ビデオ信号が入力される期間で書込みを可とするハイレ
ベル（Ｈ）、それ以外の期間は書込みを不可とするロー
レベル（Ｌ）となり、ＰＩＦＯ６にはこの領域ａ及び領
域すの部分に対応するビデオ信号のみ書込まれる。更に
正確に説明すると、この書込みイネーブル信号ＷＥは第
２図中Ｘで示す点を走査しているタイミングでＨに転じ
、その繕フィールド後にＬに転じる。このこの書込みイ
ネーブル信号ＷＥがＨに転じるタイミングは第３図及び
第４図のＸで示すタイミングである。一方、書込みリセ
ット信号ＷＲは２フイールドに一度書込みイネーブル信
号がしてある期間に（第３図の例では垂直同期信号に同
期して）パルスを有する信号であり、かつ、ＰＩＦＯ６
への書込みクロックＷＣはノイズ低減回路として作用す
る際と全（同一のクロックである。従って、ＰＩＦＯ６
が１フイ一ルド分のビデオ信号に対応する容量を持って
いるものとすれば、上記領域ａ及び領域すの部分に対応
するビデオ信号データが２フイ一ルド期間に２フイ一ル
ド分書込まれていくことになる。尚、第３図中の書込み
データＷＤの模式的図中の数値はフィールド番号であり
、斜線部は書込みデータのない期間を示す。また、第４
図の書込みデータＷＤの模式的図中のａ、ｂ。
する。書込みイネーブル信号Ｗ Ｅ ｉ、を第３図に示
すように第２図中の領域ａ及び領域すの部分に対応する
ビデオ信号が入力される期間で書込みを可とするハイレ
ベル（Ｈ）、それ以外の期間は書込みを不可とするロー
レベル（Ｌ）となり、ＰＩＦＯ６にはこの領域ａ及び領
域すの部分に対応するビデオ信号のみ書込まれる。更に
正確に説明すると、この書込みイネーブル信号ＷＥは第
２図中Ｘで示す点を走査しているタイミングでＨに転じ
、その繕フィールド後にＬに転じる。このこの書込みイ
ネーブル信号ＷＥがＨに転じるタイミングは第３図及び
第４図のＸで示すタイミングである。一方、書込みリセ
ット信号ＷＲは２フイールドに一度書込みイネーブル信
号がしてある期間に（第３図の例では垂直同期信号に同
期して）パルスを有する信号であり、かつ、ＰＩＦＯ６
への書込みクロックＷＣはノイズ低減回路として作用す
る際と全（同一のクロックである。従って、ＰＩＦＯ６
が１フイ一ルド分のビデオ信号に対応する容量を持って
いるものとすれば、上記領域ａ及び領域すの部分に対応
するビデオ信号データが２フイ一ルド期間に２フイ一ル
ド分書込まれていくことになる。尚、第３図中の書込み
データＷＤの模式的図中の数値はフィールド番号であり
、斜線部は書込みデータのない期間を示す。また、第４
図の書込みデータＷＤの模式的図中のａ、ｂ。
Ｃは夫々第２図の領域ａ、ｂ、ｃに対応するビデオ信号
データであることを示す。
データであることを示す。
一方、この時の読出しクロックＲＣは書込みクロックＷ
Ｃの局の周波数に設定されており、２フイ一ルド期間に
２フイ一ルド分が２倍に時間軸伸長されてＦＩＦＯ６か
ら読出されることになる。このように読出しクロックＲ
Ｃの周波数が書込みクロックＷＣの周波数の４であるこ
とから、読出しイネーブル信号ＲＥは書込みイネーブル
信号ＷＥの２倍の期間Ｈとならなければならず、垂直同
期期間を除く全ての期間でＨとなる。読出しリセット信
号ＲＲは２フイールドに一度垂直同期信号に同期して第
２図中左上端部を操作するタイミンクでパルスを有する
信号であり、これによって第３図ＲＤ、第４図ＲＤに模
式的に示す如き読出しデータＲＤが得られる。即ち、Ｆ
ＩＦＯ６からの読出しデータは、第２図中左上端及び領
域すを走査する走査線のみが２倍のに時間軸伸長され、
且つｌ水平走査期間毎に領域ａに対応するビデオ信号と
領域すに対応するビデオ信号とを交互に含むこととなる
。
Ｃの局の周波数に設定されており、２フイ一ルド期間に
２フイ一ルド分が２倍に時間軸伸長されてＦＩＦＯ６か
ら読出されることになる。このように読出しクロックＲ
Ｃの周波数が書込みクロックＷＣの周波数の４であるこ
とから、読出しイネーブル信号ＲＥは書込みイネーブル
信号ＷＥの２倍の期間Ｈとならなければならず、垂直同
期期間を除く全ての期間でＨとなる。読出しリセット信
号ＲＲは２フイールドに一度垂直同期信号に同期して第
２図中左上端部を操作するタイミンクでパルスを有する
信号であり、これによって第３図ＲＤ、第４図ＲＤに模
式的に示す如き読出しデータＲＤが得られる。即ち、Ｆ
ＩＦＯ６からの読出しデータは、第２図中左上端及び領
域すを走査する走査線のみが２倍のに時間軸伸長され、
且つｌ水平走査期間毎に領域ａに対応するビデオ信号と
領域すに対応するビデオ信号とを交互に含むこととなる
。
第４図におけるＣＰはタイミングコントローラ８からス
イッチ１４に供給されるコントロールパルスを示し、図
示の如（、ＦＩＦＯ６から領域ａに対応するビデオ信号
データが出力されている水す 平走査期間においてはＨ−、領域嶌に対応するビデオ信
号データが出力されている水平走査期間においてはＬと
なる。スイッチ１４はこのコントロールパルスＣＰがＬ
のときにＩ ＨＤＬ Ｌ ２側に接続され、Ｈのときに
は他方に接続される。
イッチ１４に供給されるコントロールパルスを示し、図
示の如（、ＦＩＦＯ６から領域ａに対応するビデオ信号
データが出力されている水す 平走査期間においてはＨ−、領域嶌に対応するビデオ信
号データが出力されている水平走査期間においてはＬと
なる。スイッチ１４はこのコントロールパルスＣＰがＬ
のときにＩ ＨＤＬ Ｌ ２側に接続され、Ｈのときに
は他方に接続される。
従って、このスイッチ１４からは領域ａに対応するビデ
オ信号データの１水平走査分が２度ずつ繰返し出力され
ることになる。従って、このスイッチ１４の出力するビ
デオ信号は第２図の領域ａの部分の画像を２倍に拡大し
た画像を示すビデオ信号となる。
オ信号データの１水平走査分が２度ずつ繰返し出力され
ることになる。従って、このスイッチ１４の出力するビ
デオ信号は第２図の領域ａの部分の画像を２倍に拡大し
た画像を示すビデオ信号となる。
次に、上述の如（して得た拡大画像を出力する様々な形
態について説明する。まず、拡大画像を単独でみたい場
合にはスイッチ４を入力側に接続すると共にスイッチ２
２を乗算器２０側に接続し、係数データＤＫは常に１に
設定する。これによって、加算器２４では、入力信号分
が相殺され、スイッチ１４の出力する拡大画像信号が出
力端子２６から出力されることになる。
態について説明する。まず、拡大画像を単独でみたい場
合にはスイッチ４を入力側に接続すると共にスイッチ２
２を乗算器２０側に接続し、係数データＤＫは常に１に
設定する。これによって、加算器２４では、入力信号分
が相殺され、スイッチ１４の出力する拡大画像信号が出
力端子２６から出力されることになる。
また、この拡大画像を静止画として出力したい場合には
、ＦＩＦＯ６の書込みを停止する。また、ＰＩＦＯ６の
読出しリセット信号Ｒ，Ｒを１フイールド毎にパルスを
含む信号とする。これによってスイッチ１４は同一画面
の拡大信号を繰返し出力することになる。これ以外の動
作は、拡大画像を単独でみたい場合と同様である。
、ＦＩＦＯ６の書込みを停止する。また、ＰＩＦＯ６の
読出しリセット信号Ｒ，Ｒを１フイールド毎にパルスを
含む信号とする。これによってスイッチ１４は同一画面
の拡大信号を繰返し出力することになる。これ以外の動
作は、拡大画像を単独でみたい場合と同様である。
次に、拡大画像と入力画像との、ワイプもしくはフェー
ドを行なう場合について説明する。スイッチ１４から、
入力画像の拡大画像もしくは静止画像の拡大画像が出力
されている状態で、乗算器２０への係数データＤＫをタ
イミングコントローラ８からの水平同期信号（ＨＤ）及
び垂直同期信号（ＶＤ）に同期して０と１で切換える様
にすれば、画面の一部が拡大画で、他の部分が入力ビデ
オ信号に従う動画となる合成ビデオ信号を得ることがで
きる。また、例えば係数データＤＫを坏に設定すれば、
拡大画と入力ビデオ信号に従う動画との多重画面となる
合成ビデオ信号を得ることができる。更に、係数データ
ＤＫの０と１との切換えタイミングを時間とともに切換
えればワイプによる画面切換えが可能であり、係数デー
タＤＫの値を時間とともにＯから１へ、もしくは１から
Ｏへ変化させてやれば、フェードによる画面切換えが可
能となる。
ドを行なう場合について説明する。スイッチ１４から、
入力画像の拡大画像もしくは静止画像の拡大画像が出力
されている状態で、乗算器２０への係数データＤＫをタ
イミングコントローラ８からの水平同期信号（ＨＤ）及
び垂直同期信号（ＶＤ）に同期して０と１で切換える様
にすれば、画面の一部が拡大画で、他の部分が入力ビデ
オ信号に従う動画となる合成ビデオ信号を得ることがで
きる。また、例えば係数データＤＫを坏に設定すれば、
拡大画と入力ビデオ信号に従う動画との多重画面となる
合成ビデオ信号を得ることができる。更に、係数データ
ＤＫの０と１との切換えタイミングを時間とともに切換
えればワイプによる画面切換えが可能であり、係数デー
タＤＫの値を時間とともにＯから１へ、もしくは１から
Ｏへ変化させてやれば、フェードによる画面切換えが可
能となる。
これらの画像合成は、拡大画像が静止画であっても、動
画であっても同様に行なうことができ、特に拡大画像が
動画の場合には同一画面について通常の画面と動画との
合成が可能となり極めて効果的な画像合成が可能となる
。例えば第５図（Ａ）に示す如き画像に対応する入力画
像信号から、第５図（Ｂ）に示す如き合成画面に対応す
る画像信号を得ることも可能となる。
画であっても同様に行なうことができ、特に拡大画像が
動画の場合には同一画面について通常の画面と動画との
合成が可能となり極めて効果的な画像合成が可能となる
。例えば第５図（Ａ）に示す如き画像に対応する入力画
像信号から、第５図（Ｂ）に示す如き合成画面に対応す
る画像信号を得ることも可能となる。
また、スイッチ１４が拡大画像を出力している状態で、
スイッチ４を１フイールドの期間出力端子２６側に接続
し、この期間の終了と同時にＦＩＦＯ６への書込みを停
止してやれば、拡大画像を更に拡大した静止画像を得る
ことも可能である。
スイッチ４を１フイールドの期間出力端子２６側に接続
し、この期間の終了と同時にＦＩＦＯ６への書込みを停
止してやれば、拡大画像を更に拡大した静止画像を得る
ことも可能である。
上述の如き実施例のビデオ信号処理装置によれば、簡単
な回路構成で、ノイズ低減処理、静止画出力処理、画像
合成処理、ワイプ、フェード、画像拡大処理、拡大画像
の静止画出力処理、拡大画像を用いた画像合成処理、拡
大画像を用いたワイプ５拡大画像を用いたフェード、画
像の再拡大処理等多種多様な処理を同一の回路構成で実
現することが可能となった。
な回路構成で、ノイズ低減処理、静止画出力処理、画像
合成処理、ワイプ、フェード、画像拡大処理、拡大画像
の静止画出力処理、拡大画像を用いた画像合成処理、拡
大画像を用いたワイプ５拡大画像を用いたフェード、画
像の再拡大処理等多種多様な処理を同一の回路構成で実
現することが可能となった。
尚、静止画出力処理、画像合成処理、ワイプ、フェード
、画像拡大処理、拡大画像を用いた画像合成処理、拡大
画像を用いたワイプ、拡大画像を用いたフェードについ
ては、ＰＩＦＯ６から加算器２４に至る構成で実現でき
るものであり、本発明はこのような構成を持つものを全
て包含するものである。
、画像拡大処理、拡大画像を用いた画像合成処理、拡大
画像を用いたワイプ、拡大画像を用いたフェードについ
ては、ＰＩＦＯ６から加算器２４に至る構成で実現でき
るものであり、本発明はこのような構成を持つものを全
て包含するものである。
［発明の効果］
以上、説明した様に本発明のビデオ信号処理回路によれ
ば、回路構成が簡単で、且つ、拡大画像を他の画像に合
成するに際し、そのワイプ及びフェードを実現すること
ができる。
ば、回路構成が簡単で、且つ、拡大画像を他の画像に合
成するに際し、そのワイプ及びフェードを実現すること
ができる。
第１図は本発明の一実施例としてのビデオ信号処理回路
の構成を示す図・、 第２図は第１図の処理回路による拡大処理な説明するた
めの模式図、 第３図、第４図は夫々拡大処理時における第１図の回路
各部の動作を説明するためのタイミングチャート、 第５図は第１図の回路によってえられる特殊画面の一例
を示す図である。 図中 ２は入力端子、 ４はスイッチ、 ６は１フイ一ルド分の容量を有する ＩＦＯ ８はタイミングコントローラ、 １０は同期分離回路、 １２はＩＨＤＬ。 １４はスイッチ、 １６は減算器、 １８は非線形回路、 ２０は乗算器、 ２４は加算器、 ２６は出力端子、 ２８は係数制御回路、 ３０はシステムコントローラ、 ３２は操作部である。 第 、３ 図
の構成を示す図・、 第２図は第１図の処理回路による拡大処理な説明するた
めの模式図、 第３図、第４図は夫々拡大処理時における第１図の回路
各部の動作を説明するためのタイミングチャート、 第５図は第１図の回路によってえられる特殊画面の一例
を示す図である。 図中 ２は入力端子、 ４はスイッチ、 ６は１フイ一ルド分の容量を有する ＩＦＯ ８はタイミングコントローラ、 １０は同期分離回路、 １２はＩＨＤＬ。 １４はスイッチ、 １６は減算器、 １８は非線形回路、 ２０は乗算器、 ２４は加算器、 ２６は出力端子、 ２８は係数制御回路、 ３０はシステムコントローラ、 ３２は操作部である。 第 、３ 図
Claims (3)
- （１）一画面分のビデオ信号を記憶可能なメモリを用い
て拡大画像を形成可能な拡大処理回路と、該拡大処理回
路の出力と入力ビデオ信号の差をとる減算器と、該減算
器の出力に制御可能な係数を乗ずる係数器と、該係数器
の出力を前記ビデオ信号とを加算する加算器とを具える
ビデオ信号処理回路。 - （２）前記メモリへの入力信号として、前記入力ビデオ
信号と前記加算器の出力とを選択的に供給可能としたこ
とを特徴とする特許請求の範囲第（１）項記載のビデオ
信号処理回路。 - （３）前記係数器はその入力レベルに係りなく決定され
た可変の係数を乗する第１の係数器と、前記入力レベル
に応じて決定される係数を乗ずる第２の係数器とを選択
的に利用可能としたことを特徴とする特許請求の範囲第
（２）項記載のビデオ信号処理回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048911A JP2721387B2 (ja) | 1989-02-28 | 1989-02-28 | ビデオ信号処理回路 |
| US07/481,982 US5146334A (en) | 1989-02-27 | 1990-02-20 | Video signal processing device for image editing using memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1048911A JP2721387B2 (ja) | 1989-02-28 | 1989-02-28 | ビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02226972A true JPH02226972A (ja) | 1990-09-10 |
| JP2721387B2 JP2721387B2 (ja) | 1998-03-04 |
Family
ID=12816440
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1048911A Expired - Fee Related JP2721387B2 (ja) | 1989-02-27 | 1989-02-28 | ビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2721387B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2004064033A1 (ja) * | 2003-01-16 | 2006-05-18 | シャープ株式会社 | 表示データ制御装置、方法およびプログラム |
| JP2007316982A (ja) * | 2006-05-26 | 2007-12-06 | Olympus Imaging Corp | 画像表示制御装置、画像表示装置、カメラ、及び画像表示制御プログラム |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54160550U (ja) * | 1978-04-28 | 1979-11-09 | ||
| JPS57154981A (en) * | 1981-03-19 | 1982-09-24 | Matsushita Electric Ind Co Ltd | Artificial interlacing circuit |
| JPS6115879A (ja) * | 1984-06-22 | 1986-01-23 | チバ‐ガイギー アクチエンゲゼルシヤフト | 新規なｎ‐フエニル‐ｎ‐テトラヒドロピラニル‐ｎ‐ベンゾイル尿素、その製法及び該化合物を含有する有害生物防除剤 |
| JPS63109671A (ja) * | 1986-10-20 | 1988-05-14 | ザ・グラス・バレー・グループ・インコーポレイテッド | インターレース方式のテレビジョン信号の特殊効果装置 |
| JPS63114471A (ja) * | 1986-10-31 | 1988-05-19 | Sony Corp | 画像記録装置 |
| JPS63232577A (ja) * | 1987-03-19 | 1988-09-28 | Sony Corp | ノイズ低減回路 |
-
1989
- 1989-02-28 JP JP1048911A patent/JP2721387B2/ja not_active Expired - Fee Related
Patent Citations (6)
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| JP2007316982A (ja) * | 2006-05-26 | 2007-12-06 | Olympus Imaging Corp | 画像表示制御装置、画像表示装置、カメラ、及び画像表示制御プログラム |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2721387B2 (ja) | 1998-03-04 |
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|---|---|---|---|
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