JP3018384B2 - ビデオ信号処理回路 - Google Patents
ビデオ信号処理回路Info
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は走査線数変換を行うビデオ信号処理回路に関
し、特にディジタル化されたビデオ信号を走査線数変換
するものに関する。
し、特にディジタル化されたビデオ信号を走査線数変換
するものに関する。
現在、テレビ放送方式は１垂直走査期間（以下１フレ
ームと略す）中に525本の水平走査期間（以下1Hと略
す）あるNTSC方式と、１フレームが625HからなるPAL、S
ECAM方式（以下代表としてPAL方式と略す）がある。従
来マトリックス型の表示装置において、例えば液晶を用
いた表示装置を考えるとNTSC、PAL方式の両方が表示で
きる方式としては、連続する２本の走査線を１ライン上
に1Hないし2H期間で表示を行うことで、結果的に両方式
の表示期間を同程度にする重なり駆動方式、またマトリ
ックス型の表示体の走査側の駆動にて数本に１本を間引
く等の間引き方式、図５に示すようにディジタルフィル
タ等の内挿フィルタにより補間することで走査線数を交
換する内挿フィルタを用いた走査線変換方式がある。
ームと略す）中に525本の水平走査期間（以下1Hと略
す）あるNTSC方式と、１フレームが625HからなるPAL、S
ECAM方式（以下代表としてPAL方式と略す）がある。従
来マトリックス型の表示装置において、例えば液晶を用
いた表示装置を考えるとNTSC、PAL方式の両方が表示で
きる方式としては、連続する２本の走査線を１ライン上
に1Hないし2H期間で表示を行うことで、結果的に両方式
の表示期間を同程度にする重なり駆動方式、またマトリ
ックス型の表示体の走査側の駆動にて数本に１本を間引
く等の間引き方式、図５に示すようにディジタルフィル
タ等の内挿フィルタにより補間することで走査線数を交
換する内挿フィルタを用いた走査線変換方式がある。
しかし、従来の技術では次の問題があった。重なり駆
動方式の場合は、数ラインを重ねながら書き込むための
垂直方向の解像度が落ちる、単純マトリックス方式でし
か適用でないという欠点があり、間引き方式の場合も、
重なり駆動ほどではないが垂直（斜め方向を含む）方向
の解像度が落ちる。
動方式の場合は、数ラインを重ねながら書き込むための
垂直方向の解像度が落ちる、単純マトリックス方式でし
か適用でないという欠点があり、間引き方式の場合も、
重なり駆動ほどではないが垂直（斜め方向を含む）方向
の解像度が落ちる。
また、内挿フィルタを用いた走査線変換方式では、理
論的に、これらの劣化は起らないが、図５からも分るよ
うにハードウェアの規模が大きくなるため、回路規模の
増大、コストの上昇が問題となる。
論的に、これらの劣化は起らないが、図５からも分るよ
うにハードウェアの規模が大きくなるため、回路規模の
増大、コストの上昇が問題となる。
本発明の目的とするところは、上述したような問題点
を解決するものであり、その目的とするところは、簡単
な回路構成でNTSC方式とPAL方式の表示をマトリックス
型表示装置において両立させ、かつ高画質な走査線変換
を行うビデオ信号処理回路を提供するものである。
を解決するものであり、その目的とするところは、簡単
な回路構成でNTSC方式とPAL方式の表示をマトリックス
型表示装置において両立させ、かつ高画質な走査線変換
を行うビデオ信号処理回路を提供するものである。
上記問題点を解決するために、本発明のビデオ信号処
理回路は、ｎ本の走査線を一組として、前記ｎ本の走査
線の内ｉ番目の走査線とｉ＋１番目（ｉは１以上、ｎ−
１以下の整数）の走査線との相関度を判断する相関判断
回路と、相関判断回路の判断結果に基づきｎ本の走査線
から相関度の最も高い走査線を間引く間引き回路とを有
することを特徴とする。また更に、ｊ番目（ｊは２以
上、ｎ以下の整数）の走査線を間引くことを特徴とす
る。あるいは（または更に）遅延時間が１水平走査期間
の遅延回路をｎ個有することを特徴とする。
理回路は、ｎ本の走査線を一組として、前記ｎ本の走査
線の内ｉ番目の走査線とｉ＋１番目（ｉは１以上、ｎ−
１以下の整数）の走査線との相関度を判断する相関判断
回路と、相関判断回路の判断結果に基づきｎ本の走査線
から相関度の最も高い走査線を間引く間引き回路とを有
することを特徴とする。また更に、ｊ番目（ｊは２以
上、ｎ以下の整数）の走査線を間引くことを特徴とす
る。あるいは（または更に）遅延時間が１水平走査期間
の遅延回路をｎ個有することを特徴とする。
ビデオ信号処理回路を前記のような構成にすること
で、ある範囲内（走査線のある本数の内）で、画面の垂
直方向での相関が最も強い位置、言い替えれば走査線対
が分かる。この位置（実際には何本目の走査線である
か）を記憶しておき、間引き回路にて記憶しておいた位
置にて走査線を間引くことにより、ある範囲内で最も画
面垂直方向の相関が強い走査線を間引くことができる。
これにより、垂直方向の相関が強いところが間引かれて
も画質の劣化は少ないため、一垂直走査期間が異なる数
の水平走査線で構成されるテレビ放送方式をマトリック
ス型の表示体に表示しても、画像劣化が少く、また同じ
表示体で同程度の表示率を達成できる。
で、ある範囲内（走査線のある本数の内）で、画面の垂
直方向での相関が最も強い位置、言い替えれば走査線対
が分かる。この位置（実際には何本目の走査線である
か）を記憶しておき、間引き回路にて記憶しておいた位
置にて走査線を間引くことにより、ある範囲内で最も画
面垂直方向の相関が強い走査線を間引くことができる。
これにより、垂直方向の相関が強いところが間引かれて
も画質の劣化は少ないため、一垂直走査期間が異なる数
の水平走査線で構成されるテレビ放送方式をマトリック
ス型の表示体に表示しても、画像劣化が少く、また同じ
表示体で同程度の表示率を達成できる。
以下に本発明の１実施例を図面をもとに説明する。
第１図は、本発明によるビデオ信号処理回路を実現す
る為のブロック図である。本実施例では相関検出回路の
簡略化、1H遅延回路の有効利用の点から入力信号は輝度
信号としているが、例えばコンポジットビデオ信号によ
っても本発明は適用できる1H遅延回路１（101）は1Hの
遅延が可能なシフトレジスタでよく、また当然1Hライン
メモリでもよい。以下全ての1H遅延回路は同じ構成とし
て考えてよい。減算器（102）は現在の輝度信号と1H前
の輝度信号との差分をとるものである。相関判断回路
（103）は減算器（102）により得た差分信号より走査線
間の相関を判断するもので、詳細な構成は後述する。ス
イッチ制御回路（104）は相関判断回路（103）の出力結
果により、切替えスイッチ（109）を制御する。切替え
スイッチ（109）は1H遅延回路４（107）すなわち4H遅延
信号（111）を選択するａ、1H遅延回路５（108）即ち5H
遅延信号（112）を選択するｂ、どちらも選択しないＣ
の３接点の切替えスイッチである。これは間引き信号の
時間軸変換でさえ問題なければabのいずれかを選択する
ような２接点スイッチでもよい。
る為のブロック図である。本実施例では相関検出回路の
簡略化、1H遅延回路の有効利用の点から入力信号は輝度
信号としているが、例えばコンポジットビデオ信号によ
っても本発明は適用できる1H遅延回路１（101）は1Hの
遅延が可能なシフトレジスタでよく、また当然1Hライン
メモリでもよい。以下全ての1H遅延回路は同じ構成とし
て考えてよい。減算器（102）は現在の輝度信号と1H前
の輝度信号との差分をとるものである。相関判断回路
（103）は減算器（102）により得た差分信号より走査線
間の相関を判断するもので、詳細な構成は後述する。ス
イッチ制御回路（104）は相関判断回路（103）の出力結
果により、切替えスイッチ（109）を制御する。切替え
スイッチ（109）は1H遅延回路４（107）すなわち4H遅延
信号（111）を選択するａ、1H遅延回路５（108）即ち5H
遅延信号（112）を選択するｂ、どちらも選択しないＣ
の３接点の切替えスイッチである。これは間引き信号の
時間軸変換でさえ問題なければabのいずれかを選択する
ような２接点スイッチでもよい。
次に第２図のタイミングチャートに基づき、本実施例
の動作説明を行う。走査線を間引く例としてPAL→NTSC
放送方式を考える。PALは１フィールド312.5本、NTSCは
１フィールド262.5本であるから、５本に１本間引くこ
とにより（すなわち５本→４本）この変換を実現するこ
とができる。
の動作説明を行う。走査線を間引く例としてPAL→NTSC
放送方式を考える。PALは１フィールド312.5本、NTSCは
１フィールド262.5本であるから、５本に１本間引くこ
とにより（すなわち５本→４本）この変換を実現するこ
とができる。
第２図において、番号は走査線の順番を表わすもので
例えば“1"は１本目の走査線を表わしている。また、走
査線を５本の組みと考える場合は１番目〜５番目の走査
線と呼ぶこととする。
例えば“1"は１本目の走査線を表わしている。また、走
査線を５本の組みと考える場合は１番目〜５番目の走査
線と呼ぶこととする。
走査線間の相関により間引く走査線を決めるのである
が、例えば１番目の走査線と２番目の走査線間が最も相
関が大きいとすれば、２番目の走査線を間引くこととす
る。すなわち間引きの対象となるのは５本の走査線の組
みの内、２番目〜５番目の走査線となる。今２番目の走
査線を間引くことを考える。５本の走査線の相関を調べ
るため、この結果が分かるのは輝度信号が現在より5H遅
延した位置である。１番目の走査線から5H遅延した位置
で相関判断回路（103）から“2"の信号が出力される。
スイッチ制御回路（104）は５本の組の走査線の１番目
の走査線時に必ずｂ、つまり5H遅延した信号を選択する
ように制御する。次に相関判断回路（103）の出力信号
により制御を行う。今相関判断回路（103）の主力は
“2"であるので２本目の走査線を間引くよう、２番目の
走査線位置で切替えスイッチ（109）をａ、つまり4H遅
延した信号に切替える。この操作により間引き信号は、
１番目の走査線は5H遅延した信号がそのまま表われ、次
の走査線からは4H遅延信号が選択されるので1H分間引く
ことになり、元輝度信号の２番目の走査線は間引かれ
る。５番目の走査線位置では切替えスイッチを何れの信
号も選択しない状態Ｃにすることで第２図に示すような
間引き信号を得ることができる。このように4H遅延信号
と5H遅延信号をスイッチに切り替えることにより、任意
の位置で間引くことができるため、相関の最も大きい走
査線を間引くことが可能となる。また1H遅延回路の数は
間引く時の組となる数で決まり、例えば８本の走査線か
ら１本間引くのは、本実施例と同様な構成で1H遅延回路
を８個持てば可能となる。
が、例えば１番目の走査線と２番目の走査線間が最も相
関が大きいとすれば、２番目の走査線を間引くこととす
る。すなわち間引きの対象となるのは５本の走査線の組
みの内、２番目〜５番目の走査線となる。今２番目の走
査線を間引くことを考える。５本の走査線の相関を調べ
るため、この結果が分かるのは輝度信号が現在より5H遅
延した位置である。１番目の走査線から5H遅延した位置
で相関判断回路（103）から“2"の信号が出力される。
スイッチ制御回路（104）は５本の組の走査線の１番目
の走査線時に必ずｂ、つまり5H遅延した信号を選択する
ように制御する。次に相関判断回路（103）の出力信号
により制御を行う。今相関判断回路（103）の主力は
“2"であるので２本目の走査線を間引くよう、２番目の
走査線位置で切替えスイッチ（109）をａ、つまり4H遅
延した信号に切替える。この操作により間引き信号は、
１番目の走査線は5H遅延した信号がそのまま表われ、次
の走査線からは4H遅延信号が選択されるので1H分間引く
ことになり、元輝度信号の２番目の走査線は間引かれ
る。５番目の走査線位置では切替えスイッチを何れの信
号も選択しない状態Ｃにすることで第２図に示すような
間引き信号を得ることができる。このように4H遅延信号
と5H遅延信号をスイッチに切り替えることにより、任意
の位置で間引くことができるため、相関の最も大きい走
査線を間引くことが可能となる。また1H遅延回路の数は
間引く時の組となる数で決まり、例えば８本の走査線か
ら１本間引くのは、本実施例と同様な構成で1H遅延回路
を８個持てば可能となる。
次に相関判断回路（103）の詳細な説明を行う。第２
図に、相関判断を実現するためのブロック図を示す。絶
対値化回路（201）は差分信号の絶対値をとるものであ
る。加算器（202）は絶対値化回路（201）の信号と自分
の出力の加算を行い、ラッチ信号の入力によりリセット
されるものとする。これによりラッチ信号周期の累積加
算となる。ラッチ信号は1H周期であるため、1H期間の差
分の絶対値の累積値となる。加算器（202）の出力が1H
毎にラッチ回路（203）に取り込まれ、この値が1Hの相
関値となる。すなわち、この値が大きいほど走査線間の
相関が小さいと言える。メモリ（204）は読み込み信号
（207）が入ってきた時のみラッチ回路（203）の出力デ
ータを記憶するもので、リセット信号が入力されたとこ
ろでデータをリセットし、データを最大値にする。比較
器（205）はメモリ（204）とラッチ回路（203）の出力
を比較し、ラッチ回路（203）の出力がメモリ（204）の
出力より小さい時だけ出力する。カウンタ（206）は比
較器（205）の出力の変化数をカウントするものであ
る。第３図の構成により相関判断を行う動作を第４図の
タイムチャートにより説明する。走査線の差分信号は加
算器（202）により累積加算される。1H周期のラッチ信
号によりこの加算結果をラッチし、その後加算器（20
2）をリセットする。メモリ（204）はリセット信号によ
りまず最も大きな値にセットされる。例えば4bitであれ
ば“1111"にデータセットする。次にラッチ回路は累積
加算結果を出力するため、この出力とメモリの出力とで
比較器（205）にて比較される。メモリデータは最大と
なっているので、ラッチ回路の出力は必ずその値より小
さくなり、比較器（205）に出力が表れる。比較器（20
5）の出力はメモリ（204）の読み込み信号（207）にな
っているため、メモリ（204）はラッチ回路（203）の出
力値を記憶することになる。比較器（205）の出力は、
更にカウンタ（206）にてカウントされる。尚、その出
力はカウンタ（206）でカウントできるように途中で立
ち下げる。同様の操作を繰り返すことにより、例えば前
のラッチ回路（203）出力より小さい出力がラッチされ
れば、比較器（205）は出力を行いカウンタ（206）にて
カウントされ、メモリ（204）の内容も更新され、逆に
大きい出力がラッチされれば、比較器（205）は出力し
ないためカウンタ（206）もメモリ（204）も作動しな
い。従ってカウンタ出力０の時２番目の走査線を、出力
１の時３番目の走査線をとカウンタ出力＋２番目の走査
線を間引くことにスイッチ制御回路（104）で決めてお
けば相関の最も大きい走査線を判断できる。
図に、相関判断を実現するためのブロック図を示す。絶
対値化回路（201）は差分信号の絶対値をとるものであ
る。加算器（202）は絶対値化回路（201）の信号と自分
の出力の加算を行い、ラッチ信号の入力によりリセット
されるものとする。これによりラッチ信号周期の累積加
算となる。ラッチ信号は1H周期であるため、1H期間の差
分の絶対値の累積値となる。加算器（202）の出力が1H
毎にラッチ回路（203）に取り込まれ、この値が1Hの相
関値となる。すなわち、この値が大きいほど走査線間の
相関が小さいと言える。メモリ（204）は読み込み信号
（207）が入ってきた時のみラッチ回路（203）の出力デ
ータを記憶するもので、リセット信号が入力されたとこ
ろでデータをリセットし、データを最大値にする。比較
器（205）はメモリ（204）とラッチ回路（203）の出力
を比較し、ラッチ回路（203）の出力がメモリ（204）の
出力より小さい時だけ出力する。カウンタ（206）は比
較器（205）の出力の変化数をカウントするものであ
る。第３図の構成により相関判断を行う動作を第４図の
タイムチャートにより説明する。走査線の差分信号は加
算器（202）により累積加算される。1H周期のラッチ信
号によりこの加算結果をラッチし、その後加算器（20
2）をリセットする。メモリ（204）はリセット信号によ
りまず最も大きな値にセットされる。例えば4bitであれ
ば“1111"にデータセットする。次にラッチ回路は累積
加算結果を出力するため、この出力とメモリの出力とで
比較器（205）にて比較される。メモリデータは最大と
なっているので、ラッチ回路の出力は必ずその値より小
さくなり、比較器（205）に出力が表れる。比較器（20
5）の出力はメモリ（204）の読み込み信号（207）にな
っているため、メモリ（204）はラッチ回路（203）の出
力値を記憶することになる。比較器（205）の出力は、
更にカウンタ（206）にてカウントされる。尚、その出
力はカウンタ（206）でカウントできるように途中で立
ち下げる。同様の操作を繰り返すことにより、例えば前
のラッチ回路（203）出力より小さい出力がラッチされ
れば、比較器（205）は出力を行いカウンタ（206）にて
カウントされ、メモリ（204）の内容も更新され、逆に
大きい出力がラッチされれば、比較器（205）は出力し
ないためカウンタ（206）もメモリ（204）も作動しな
い。従ってカウンタ出力０の時２番目の走査線を、出力
１の時３番目の走査線をとカウンタ出力＋２番目の走査
線を間引くことにスイッチ制御回路（104）で決めてお
けば相関の最も大きい走査線を判断できる。
以上のように本発明によれば、垂直方向の走査線の相
関が最も大きい走査線を間引くことにより、相関が大き
い所は垂直方向の情報量をあまり持っていないため、走
査線を間引くことによる画質劣化を少なくすることがで
きる。また簡単な回路構成で実現できるため、マトリッ
クス型表示体で異なる数の走査線方式の両立性を、少な
い回路規模で、かつ低コストにて実現できる。
関が最も大きい走査線を間引くことにより、相関が大き
い所は垂直方向の情報量をあまり持っていないため、走
査線を間引くことによる画質劣化を少なくすることがで
きる。また簡単な回路構成で実現できるため、マトリッ
クス型表示体で異なる数の走査線方式の両立性を、少な
い回路規模で、かつ低コストにて実現できる。
第１図は本発明によるビデオ信号処理回路の構成図。 第２図は第１図のビデオ信号処理回路のタイムチャート
図。 第３図は第１図中の相関判断回路を実現するための構成
図。 第４図は第３図のタイムチャート図。 第５図はディジタルフィルタを用いた走査線変換を行う
構成図。 101……1H遅延回路１ 102……減算器 103……相関判断回路 104……スイッチ制御回路 105……1H遅延回路２ 106……1H遅延回路３ 107……1H遅延回路４ 108……1H遅延回路５ 109……切換えスイッチ
図。 第３図は第１図中の相関判断回路を実現するための構成
図。 第４図は第３図のタイムチャート図。 第５図はディジタルフィルタを用いた走査線変換を行う
構成図。 101……1H遅延回路１ 102……減算器 103……相関判断回路 104……スイッチ制御回路 105……1H遅延回路２ 106……1H遅延回路３ 107……1H遅延回路４ 108……1H遅延回路５ 109……切換えスイッチ
Claims (2)
- 【請求項１】走査線数を変換するビデオ信号処理回路に
おいて、 ｎ本の走査線を一組として、前記ｎ本の走査線の内ｉ番
目の走査線とｉ＋１番目（ｉは１以上、ｎ−１以下の整
数）の走査線との相関度を判断する相関判断回路と、 前記相関判断回路の判断結果に基づき前記ｎ本の走査線
から相関度の最も高い走査線を間引く間引き回路とを有
することを特徴とするビデオ信号処理回路。 - 【請求項２】請求項１記載のビデオ信号処理回路におい
て、 前記間引き回路は、 前記ｎ本の走査線の信号を順次遅延させる各々１水平走
査期間の遅延時間をもつｎ個の遅延回路を有し、 前記相関判断回路の判断結果に基づいて、前記ｎ個の遅
延回路で順次遅延された走査線の信号のうち、前記相関
度の最も高い走査線を除いた走査線の信号を選択して間
引き信号として出力することを特徴とするビデオ信号処
理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087981A JP3018384B2 (ja) | 1990-04-02 | 1990-04-02 | ビデオ信号処理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2087981A JP3018384B2 (ja) | 1990-04-02 | 1990-04-02 | ビデオ信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03286690A JPH03286690A (ja) | 1991-12-17 |
| JP3018384B2 true JP3018384B2 (ja) | 2000-03-13 |
Family
ID=13930000
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2087981A Expired - Fee Related JP3018384B2 (ja) | 1990-04-02 | 1990-04-02 | ビデオ信号処理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3018384B2 (ja) |
-
1990
- 1990-04-02 JP JP2087981A patent/JP3018384B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH03286690A (ja) | 1991-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
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Free format text: PAYMENT UNTIL: 20090107 Year of fee payment: 9 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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