JPH02148881A - 誘電体層の形成方法 - Google Patents

誘電体層の形成方法

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JPH02148881A
JPH02148881A JP1178883A JP17888389A JPH02148881A JP H02148881 A JPH02148881 A JP H02148881A JP 1178883 A JP1178883 A JP 1178883A JP 17888389 A JP17888389 A JP 17888389A JP H02148881 A JPH02148881 A JP H02148881A
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dielectric
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JP1178883A
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Andrzej Adamczyk
アンドリュー・アダムクツイック
William E Delaney
ウイリアム・エリス・デラニー
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EI Du Pont de Nemours and Co
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は、セラミック基板上へのプレーナ配線において
誘電体層を形成する方法に関する。
幾つかの配線レベルが互いに誘電体層により絶縁されて
いるセラミック基板上へのプレーナ配線が知られている
。これらの誘電体層は、永久的な導電性コネクションを
受は入れるため及び他の部品との接続のために接続ビン
を通すために役立つ孔を有する。特に、基板に形成され
た、対応する孔の上に位置する後者の種類の孔を、基板
に向かって狭くなるように円錐状に作ることが有利であ
り、そうすることにより、接続ビンが導入され、接続ビ
ンと導体との間に信頼性のある接続がなされるときに、
誘電体層は損傷を受けない。ホトレシストと粉末状誘電
体からなるベストを用いる公知のホトリソグラフィープ
ロセスは、一般に、その側壁が殆ど基板レベルに垂直な
孔のみを生ずる。
これに対し、スクリーン印刷プロセスは、多かれ少なか
れ傾斜しており、通常湾曲している側壁を常に生ずる。
これらの壁の形状は、多くのプロセスパラメーターに異
存し、最終製品の他の特性に影響を与えること無く制御
することは困難である。
傾斜した側壁を有するホトレジストコートにおける孔の
ホトリソグラフィー技術による形成のためのプロセスは
、欧州特許第２２７８５号において公知である。この場
合、イメージ様の露光の後、ホトレジスト層は拡散状に
後露光される。この結果は、層全体の上部領域が少なく
とも少しは可溶となることである。従って、生じた層の
厚さは均一に維持され得ないい。公知のプロセスはまた
、ミクロンオーダーの厚さの純粋のホトレジストに対し
てのみ使用され、２０ミクロンを越える光形成可能なペ
ーストの層に転用することは出来ない。
本発明の目的は、セラミック基板上のプレーナ配線に誘
電体層を形成する方法であって、誘電体層に形成された
孔の側壁の傾斜を、使用される材質または最終製品に影
響を与えるプロセスパラメターを変えること無く、広範
囲に制御することが可能な方法を提供することにある。
この目的は、任意に導電パターンを具備する基板に、ポ
ジ型光形成可能な誘電体ペーストをコートするプロセス
により達成される。コーティング物は、傾斜した側壁を
有する孔が形成されるべき領域に、鋭い境界線のない、
不透明な領域を有し、かつ透明な領域を有するマスクを
通して露光され、次いで現像かつ焼成される。
本発明は、基板面に対し鋭い角度で傾斜した側壁を有す
る孔を備えたセラミック基板上へのプレーナ配線の形成
において、誘電体層を形成する方法であって、 （ａ）任意に導電パターンを具備する基板に、ポジ型光
形成可能な誘電体ペーストをコートし、次いでコーティ
ング物を乾燥する工程、（ｂ）傾斜した側壁を何する孔
が形成されるべき領域に対応する、鋭い境界線のない、
不透明な領域と透明な領域とを有するマスクを通してコ
ーティング物を露光する工程、及び （ｃ）コーティング物を現像しかつ焼成する工程、 を具備することを特徴とする誘電体層の形成方法を提供
する。
適切な光形成可能なペーストは、粉末状の誘電体物質と
ポジ型ホトレジストとを混合することにより達成され得
る。粉末の粒度は、必要とされる解像度に依存する。適
切なホトレジストは、例えば、市販されているキノンジ
アザイドノボラックの溶液である。濃度および粘度をコ
ーティングプロセスに適する値に調整するために、溶媒
またはポリマーバインダーを加えることも出来る。適切
な物質は、当業者に公知である。上述の組成を有するペ
ーストもまた、例えば、東ドイツ特許第２３４１９６号
およびソビエト特許第１１２３０１２号に従って使用可
能である。
適切な誘電体物質は、主として、通常薄膜技術に用いら
れるガラスであり、そのようなしのとしてケイ酸鉛、ま
たはホウケイ酸鉛があり、任意に例えば酸化アルミニウ
ムのような他の誘電体材料が混合される。
本発明の方法を実施するための露光マスクは、好ましく
はポジ型マスク、即ち誘電体層が形成されるべき地点に
おいては透明ではなく、一方、層に形成された孔はマス
クにおける最小の光学密度を有する透明領域として表わ
される。これらの領域は、傾斜する側壁を有する孔に対
応する領域においてシャープではないエツジを有する。
そのようなマスクは薄膜技術においてこれまで知られて
おらず、これに対し、出来るだけシャープであるエツジ
を有する透明領域、即ちエツジのラインとクロスする場
合の光学密度のシャープな変化が非常に重要となってい
る。
マスクの型および誘電体層に形成された孔の形状につき
、以下、図面を参照して詳細に説明する。
基板上に誘電体層が形成されるべき地点または領域にお
いて、ポジ型マスクは高い光学密度Ｄｌ、８を有してい
る。これに対し、誘電体層に孔が形成されるべき透明領
域の光学密度は、非常に低い（Ｄｌ、。）。シャープな
エツジを有する透明領域１１では、光学密度は突然変り
、第１図のカーブはこの点において垂直となる。シャー
プでないエツジを有する領域２１では、光学密度の変化
は空間座標の間隔ａにわたり分布し、即ち密度は徐々に
減少する。領域１１および１２を出ると、密度は上述と
同様に、即ち突然および徐々に上昇する。第２図に示す
ように、マスクがシャープなエツジを有する透明領域１
１を有するとき、垂直な側壁を有する孔１２が誘電体層
に形成される。
これに対し、シャープでないエツジを有する領域２１の
位置に形成された孔２２の側壁は、基板面に対し鋭い角
度で傾斜している。基板面に対する側壁の投影は、その
とき空間座標Ｘの方向に幅すを有する。誘電体に形成さ
れた孔の側壁の幅すは、シャープでないエツジの幅ａに
より制御することが出来る。一般に、ｂはａと異なり、
テストによりこれらの量の相関を決定することが必要で
ある。
なぜなら、例えば光形成可能なペーストの感度カブまた
は焼成の際の誘電体の収縮特性のような計算が困難な関
数により決定されるからである。
非点光源から短距離離れたネガ型ハーフトーン膜に、孔
が形成されるべき、透明であるシャープなネガ型マスク
をコピーすることにより、適切なネガ型マスクを製造す
ることが出来る。もし誘電体層が垂直な側壁を有する孔
をも含むならば、っ直接接する対応ネガ型マスクを同時
にコピーすることが出来る。その時、シャープおよびシ
ャープでないエツジを有する透明領域を具備し、光形成
可能な層にコピーされ得るポジ型マスクが得られる。し
かし、光形成可能な層にシャープおよびシャープでない
ポジ型マスクをコピーすることも可能である。
本発明の方法によると、側壁が基板に垂直および広範な
角度で傾斜する孔を有する誘電体層を一つの操作で、一
つの光形成可能なペーストを用いて得ることが出来る。
本発明は特に、構造素子が約１０〜１００ミクロンの寸
法のセラミック基板上へのハイブリッド回路の製造に用
いることが出来る。
本発明をさらに説明するため、以下に実施例を示す。
実施例 固形分１７％のキノンジアザイドノボラックホトレジス
ト組成物（シラプレー１３５０）２４ｇを、ベーターテ
ルピネオール４ｍｌと、ガラスフリット７．２５ｇと、
酸化アルミニウム５ｇと混合し、ボールミルで１６時間
粉砕した。次いで、粘度が約１０Ｐａ、ｓに上昇するま
で溶媒を蒸発させた。スクリーン印刷により、酸化アル
ミニウム支持体上に、このペーストの３０ミクロンの厚
さの被覆を形成し、次いで６０℃で乾燥した。誘電体層
に孔を形成するため、約３の最大密度、０．１未満の最
小密度を有するポジ型マスクが形成された。それは、０
．５ｍｍの径の円形透明領域を有していた。これらの領
域の幾つかのエツジはシャープであり、即ちミクロ濃度
計によりサンプリングしたときに５ミクロン未満の範囲
において最小値から最大値間での濃度の増加が観察され
た。他の領域はシャープでないエツジを含んでいた。濃
度は４５または７５ミクロンから成るインターバルで徐
々に上昇した。このマスクを高圧水銀ランプにより１５
０　ｍ　Ｊ　／　ｃ−の接触照射で光形成可能な層にコ
ピーした。次に、この層をブラッシングの下で０．ＩＮ
の水酸化ナトリウム溶液で現像し、乾燥後、８５０℃で
焼成した。その結果、２０ミクロンの厚さの誘電体層を
得た。走査型電子顕微鏡によりテストしたところ（基板
面に垂直な観察方向）、垂直な側壁を有する孔と、基板
面への側壁の投影が２０または３３ミクロンの幅すを有
する孔が観察された。
【図面の簡単な説明】
第１図は、シャープなエツジを有する透明領域の中央と
シャープでないエツジを有するものをミクロ濃度計でサ
ンプリングしたときに見られるような、マスク面の空間
座標Ｘに沿ったマスクの光学濃度りを示し、第２図は、
基板面へのＸの直角平行投影により形成された空間座標
Ｘ″にわたって、 光形成可能なペース ト層の露光、 現像、 焼 成により、 第１図のマスクにより得た誘電体層の 厚さｈを示す。 出願入代１１人２ 、−４土鈴江武彦 Ｃ 手 続 補 正 書 （方式） 、事件の表示 特願平１−１７８８８３号 、発明の名称 誘導体層の形成方法 宅 、補正をする者 事件との関係 名称　イー アン 、代理人

Claims (4)

    【特許請求の範囲】
  1. （１）基板面に対し鋭い角度で傾斜した側壁を有する孔
    を備えたセラミック基板上へのプレーナ配線の形成にお
    いて、誘電体層を形成する方法であって、 （ａ）任意に導電パターンを具備する基板 に、ポジ型光形成可能な誘電体ペーストをコートし、次
    いでコーティング物を乾燥する工程、（ｂ）傾斜した側
    壁を有する孔が形成され るべき領域に対応する、鋭い境界線のない、不透明な領
    域と透明な領域とを有するマスクを通してコーティング
    物を露光する工程、及び （ｃ）コーティング物を現像しかつ焼成す る工程、 を具備することを特徴とする誘電体層の形成方法。
  2. （２）前記光形成可能な誘電体ペーストは、粉末状の誘
    電体物質とホトレジストとを含有する請求項１に記載の
    誘電体層の形成方法。
  3. （３）鋭い境界線のない、透明な領域と不透明な領域と
    を有する露光用マスク。
  4. （４）透明な領域と不透明な領域との間に鋭い境界線を
    有する請求項３に記載の露光用マスク。
JP1178883A 1988-07-11 1989-07-11 誘電体層の形成方法 Pending JPH02148881A (ja)

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DE3823463A DE3823463C1 (ja) 1988-07-11 1988-07-11
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EP (1) EP0350876A3 (ja)
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DE (1) DE3823463C1 (ja)

Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7018793B1 (en) * 1995-12-07 2006-03-28 Diversa Corporation Combinatorial screening of mixed populations of organisms
DE19607671B4 (de) * 1996-02-29 2004-08-26 INSTITUT FüR MIKROTECHNIK MAINZ GMBH Verfahren zur Herstellung optischer Bauelemente mit angekoppelten Lichtwellenleitern und nach diesem Verfahren hergestellte Bauelemente
KR100229611B1 (ko) * 1996-06-12 1999-11-15 구자홍 액정표시장치의 제조방법
JP3810043B2 (ja) * 1998-09-30 2006-08-16 ペルメレック電極株式会社 クロムめっき用電極
US6569604B1 (en) * 1999-06-30 2003-05-27 International Business Machines Corporation Blind via formation in a photoimageable dielectric material
US6548224B1 (en) * 2000-03-07 2003-04-15 Kulicke & Soffa Holdings, Inc. Wiring substrate features having controlled sidewall profiles
US20060027307A1 (en) * 2004-08-03 2006-02-09 Bidwell Larry A Method of application of a dielectric sheet and photosensitive dielectric composition(s) and tape(s) used therein
US20210231345A1 (en) * 2020-01-27 2021-07-29 Lexmark International, Inc. Thin-walled tube heater for fluid

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5783094A (en) * 1980-11-11 1982-05-24 Nippon Telegraph & Telephone Method of producing multilayer printed circuit board
JPS62283699A (ja) * 1986-05-31 1987-12-09 旭化成株式会社 多層配線基板の製造法
JPS6318351A (ja) * 1986-07-11 1988-01-26 Hitachi Micro Comput Eng Ltd パタ−ン形成用マスク

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DD234196A3 (de) * 1983-02-09 1986-03-26 Ptnjj Npo Elektronpribor Fotoempfindliche dielektrische mischung
JPS60135949A (ja) * 1983-12-23 1985-07-19 Matsushita Electric Works Ltd 光成形体の製造方法
US4750092A (en) * 1985-11-20 1988-06-07 Kollmorgen Technologies Corporation Interconnection package suitable for electronic devices and methods for producing same
EP0227851B1 (de) * 1985-12-21 1991-02-27 Ibm Deutschland Gmbh Verfahren zum Herstellen eines Photolackmusters
US4912022A (en) * 1988-12-27 1990-03-27 Motorola, Inc. Method for sloping the profile of an opening in resist

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5783094A (en) * 1980-11-11 1982-05-24 Nippon Telegraph & Telephone Method of producing multilayer printed circuit board
JPS62283699A (ja) * 1986-05-31 1987-12-09 旭化成株式会社 多層配線基板の製造法
JPS6318351A (ja) * 1986-07-11 1988-01-26 Hitachi Micro Comput Eng Ltd パタ−ン形成用マスク

Also Published As

Publication number Publication date
EP0350876A2 (en) 1990-01-17
KR900002434A (ko) 1990-02-28
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DE3823463C1 (ja) 1990-02-01
US5098815A (en) 1992-03-24

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