JPH02131020A - Feedback type pulse width modulation system a/d converter - Google Patents

Abstract

PURPOSE:To attain the measurement with high resolution in a short time regardless of employing comparatively low speed circuit components by allowing a fraction time detection circuit to detect a fraction time of a leading and a trailing of an output signal of a comparator with resolution of a half the period of a count clock pulse. CONSTITUTION:While a counter 10 counts a pulse width of a output signal PWM with a 1st control signal CTL at an H level, a signal PWM is fed back to a switch circuit 8 as a signal FB. Then a signal CMP is fed back to a switch circuit 8 as the signal FB in the opposite state to the above. Thus, the charge in a capacitor of an integration device 3 is zero while the counter 10 does not count the pulse width of the signal PWM. The correction of the counter 10 with respect to count result CNT is executed by detecting the level of the flags UP, DN outputted from a fraction time detection circuit 13 with the software and applying arithmetic operation to the level. Through the correction calculation in this way, the resolution of measurement is enhanced.

Description

【発明の詳細な説明】 〈産業上の利用分野〉 本発明は、帰還形パルス幅変調方式Ａ／Ｄ変換器に関す
るものであり、詳しくは分解能の改善に関するものであ
る。DETAILED DESCRIPTION OF THE INVENTION <Industrial Application Field> The present invention relates to a feedback pulse width modulation type A/D converter, and specifically relates to improvement of resolution.

〈従来の技術〉 Ａ／Ｄ変換器の一種に、帰還形パルス幅変調方式Ａ／Ｄ
変換器がある。<Prior art> Feedback pulse width modulation A/D is a type of A/D converter.
There is a converter.

第５図はこのようなＡ／Ｄ変換器の一例を示す構成説明
図である。第５図において、１は被変換アナログ入力信
号■χの入力端子、２は基準クロッつて用いる矩形波を
出力する矩形波信号発生器であり、これら入力端子１お
よび矩形波信号発生器２の出力端子は積分器３の入力端
子に接続されている。４はコンパレータであり、積分器
３の出力信号ＩＮＴと接地電位とを比較する。このコン
パレータ４の出力端子はフリップフロップ６のデータ端
子に接続されている。５はカウントクロック発生器であ
り、その出力端子はフリップフロップ６のクロック端子
に接続されるとともにアンドゲート９の第３の入力端子
に接続されている。フリップフロップ６はコンパレータ
４の出力信号ＣＭＰをカウントクロックＣＬ　Ｋに同期
させるものであり、その出力信号ＰＷＭはアンドゲート
９の第３の入力端子に加えられるとともに切換スイッチ
回路８に切換駆動信号ＦＢとして加えられている。切換
スイッチ回路８の一方の固定接点ａには基準電圧源子Ｖ
ｓの陽極側が接続され、他方の固定接点には基準電圧源
−Ｖｓの陰極側が接続され、可動接点は積分器３の入力
端子に接続されている。FIG. 5 is a configuration explanatory diagram showing an example of such an A/D converter. In FIG. 5, 1 is an input terminal for the analog input signal to be converted χ, 2 is a rectangular wave signal generator that outputs a rectangular wave used as a reference clock, and the outputs of these input terminals 1 and the rectangular wave signal generator 2 are The terminal is connected to the input terminal of the integrator 3. A comparator 4 compares the output signal INT of the integrator 3 with the ground potential. The output terminal of this comparator 4 is connected to the data terminal of a flip-flop 6. 5 is a count clock generator whose output terminal is connected to the clock terminal of the flip-flop 6 and also to the third input terminal of the AND gate 9. The flip-flop 6 synchronizes the output signal CMP of the comparator 4 with the count clock CLK, and its output signal PWM is applied to the third input terminal of the AND gate 9 and is also applied to the changeover switch circuit 8 as a switching drive signal FB. has been added. One fixed contact a of the changeover switch circuit 8 has a reference voltage source V.
s is connected to the anode side, the other fixed contact is connected to the cathode side of the reference voltage source -Vs, and the movable contact is connected to the input terminal of the integrator 3.

なお、基準電圧源＋Ｖｓの陰極側および基準電圧源−ｖ
ｓの陽極側はそれぞれ接地電位点に接続されている。７
は制御信号発生器であり、その出力端子はアンドゲート
９の第１の入力端子に接続されている。この制御信号発
生器７の出力信号ＣＴＬの周期は、矩形波信号発生器２
の出力信号ＥＣの周期の少なくとも２倍に設定される。Note that the cathode side of the reference voltage source +Vs and the reference voltage source -v
The anode sides of s are each connected to a ground potential point. 7
is a control signal generator, the output terminal of which is connected to the first input terminal of the AND gate 9. The period of the output signal CTL of the control signal generator 7 is the same as that of the rectangular wave signal generator 2.
is set to be at least twice the period of the output signal EC.

１０はアンドゲート９から出力されるクロックパルスＣ
ＬＫをカウントするカウンタである。10 is a clock pulse C output from AND gate 9
This is a counter that counts LK.

第６図は、このような回路の動作を説明するためのタイ
ミングチャートである。第７図において、（ア）は矩形
波信号発生器２から出力される矩形波信号ＥＣを示し、
（イ）は積分器３の出力信号ＩＮＴを示し、（つ）はフ
リップフロップ６の出力信号ＰＷＭを示し、（１）はカ
ウントクロック発生器５の出力パルスＣＬＫを示し、（
オ）は制御信号発生器７の出力パルスＣＴＬを示し、（
力）はオアゲート９の出力信号ＯＵＴを示し、（キ）は
スイッチ回路８を介して積分器３に加えられる基準電圧
源±ｖｓの出力電圧Ｅｓを示している。FIG. 6 is a timing chart for explaining the operation of such a circuit. In FIG. 7, (A) shows a rectangular wave signal EC output from the rectangular wave signal generator 2,
(A) shows the output signal INT of the integrator 3, (T) shows the output signal PWM of the flip-flop 6, (1) shows the output pulse CLK of the count clock generator 5, and (
E) shows the output pulse CTL of the control signal generator 7, and (
(g) indicates the output signal OUT of the OR gate 9, and (g) indicates the output voltage Es of the reference voltage source ±vs applied to the integrator 3 via the switch circuit 8.

矩形波信号発生器２の出力レベルは例えばＨレベルで＋
５Ｖ、Ｌレベルで一５ｖになるように設定され、基準電
圧源＋Ｖｓ、−Ｖｓの出力レベルも例えば＋５Ｖ、　−
５Ｖになるように設定されている。積分器３の入力抵抗
に着目すると、矩形波信号発生器２から入力される電流
ｉｃか各基準電圧源＋Ｖｓ、　−Ｖｓから入力される電
流ｉｓの例えば２．５倍になるように設定されている。For example, the output level of the rectangular wave signal generator 2 is + at H level.
5V, the L level is set to -5V, and the output levels of the reference voltage sources +Vs, -Vs are also, for example, +5V, -
It is set to 5V. Focusing on the input resistance of the integrator 3, it is set to be, for example, 2.5 times the current ic input from the rectangular wave signal generator 2 or the current is input from each reference voltage source +Vs, -Vs. There is.

また、被変換アナログ入力信号Ｖχとの関係は、被変換
アナログ入力信号Ｖχから積分器３に入力される電流ｉ
χの最大値か各基準電圧源＋Ｖｓ、　−Ｖｓから入力さ
れる電流ｉｓと等しくなるように設定されている。Further, the relationship with the analog input signal to be converted Vχ is that the current i input from the analog input signal to be converted Vχ to the integrator 3 is
The maximum value of χ is set to be equal to the current is input from each reference voltage source +Vs, -Vs.

矩形波信号Ｅｃが立ち上がる時刻ｔ１において切換スイ
ッチ回路８の可動接点は基準電圧源＋ＶＳ側の固定接点
ａに切換接続され、制御信号発生器７の出力信号ＣＴＬ
も立ち上がる。この状態では、積分器３には被変換アナ
ログ入力信号Ｖχ。At time t1 when the rectangular wave signal Ec rises, the movable contact of the changeover switch circuit 8 is switched and connected to the fixed contact a on the reference voltage source +VS side, and the output signal CTL of the control signal generator 7 is connected.
also stands up. In this state, the integrator 3 receives the converted analog input signal Vχ.

矩形波信号子Ｅｃおよび基準電圧源子ｖｓのそれぞれに
関連した電流ｉχ＋ＩＣ＋ＩＳか入力され、積分器３の
出力信号ＩＮＴは最大傾斜で減少して時刻ｔ２で零レベ
ルになる。積分器３の出力信号ＩＮＴが零レベルになる
とコンパレータ４の出力信号ＣＭＰは反転し、フリップ
フロップ６の出力信号ＰＷＭもＨレベルになる。フリッ
プフロップ６の出力信号ＰＷＭがＨレベルになることに
より切換スイッチ回路８の可動接点は基準電圧源−■Ｓ
側の固定接点すに切換接続される。これにより、積分器
３には被変換アナログ入力信号Ｖχ、矩形波信号十Ｅｃ
および基準電圧源−ＶＳのそれぞれに関連した電流ｉχ
＋ＩＣ＋　−１９が入力され、積分器３の出力信号ＩＮ
Ｔは最大傾斜よりも緩い傾斜で減少する。また、フリッ
プフロップ６の出力信号ＰＷＭかＨレベルになることに
よりアンドゲート９が開かれ、カウントクロック発生器
５の出力パルスＣＬ　Ｋはカウンタ１０に加えられてカ
ウントされることになる。矩形波信号ＥＣは立ち上がり
時刻ｔ、から一定の時間Ｔ／２が経過した時刻ｔ３で立
ち下がる。これにより、積分器３には被変換アナログ入
力信号Ｖχ、矩形波信号−ＥＣおよび基準電圧源−Ｖｓ
のそれぞれに関連した電流ｉχ＋　　　ＩＣ＋　　ｉ９
が入力されて積分器３の出力信号ＩＮＴは反転し、最大
傾斜で増加して時刻ｔ４で零レベルになる。積分器３の
出力信号ＩＮＴが零レベルになるとコンパレータ４の出
力信号ＣＭＰは再び反転してフリップフロップ６の出力
信号ＰＷＭはＬレベルになる。フリップフロップ６の出
力信号ＰＷＭがＬレベルになることにより切換スイッチ
回路８の可動接点は基準電圧源＋Ｖｓ側の固定接点すに
切換接続される。この状態では、積分器３には被変換ア
ナログ入力信号Ｖχ、矩形波信号−Ｅｃおよび基準電圧
源＋Ｖｓのそれぞれに関連した電流１χ＋　　ＩＣ＋Ｉ
Ｇが入力され、積分器３の出力信号ＩＮＴは最大傾斜よ
りも緩い傾斜で増加する。また、フリップフロッグ６の
出力信号ＰＷＭがＬレベルになることによりアンドゲー
ト９は閉じられ、カウンタ１０はカウントクロック発生
器５から出力されるクロックパルスＣＬＫのカウントを
中断してカウント値を保持する。矩形波信号ＥＣは立ち
下かり時刻ｔ３から一定の時間Ｔ／２が経過しな時刻ｔ
５で立ち上がる。以下、同様の動作を時刻ｔ６で制御信
号ＣＴＬが立ち下がるまでの間繰り返す。第７図では、
制御信号ＣＴＬは矩形波信号Ｅｃの３周期間Ｈレベルが
保たれている。Currents iχ+IC+IS associated with each of the rectangular wave signal element Ec and the reference voltage source element vs are input, and the output signal INT of the integrator 3 decreases at the maximum slope and reaches the zero level at time t2. When the output signal INT of the integrator 3 becomes zero level, the output signal CMP of the comparator 4 is inverted, and the output signal PWM of the flip-flop 6 also becomes H level. When the output signal PWM of the flip-flop 6 becomes H level, the movable contact of the changeover switch circuit 8 connects to the reference voltage source -■S.
It is switched and connected to the fixed contact on the side. As a result, the integrator 3 receives the converted analog input signal Vχ, the rectangular wave signal 0Ec
and the current iχ associated with each of the reference voltage source −VS
+IC+ -19 is input, and the output signal IN of integrator 3
T decreases with a slope less steep than the maximum slope. Furthermore, when the output signal PWM of the flip-flop 6 becomes H level, the AND gate 9 is opened, and the output pulse CLK of the count clock generator 5 is added to the counter 10 and counted. The rectangular wave signal EC falls at a time t3 after a predetermined time T/2 has elapsed from the rise time t. As a result, the integrator 3 receives the analog input signal to be converted Vχ, the rectangular wave signal -EC and the reference voltage source -Vs.
The currents associated with each of iχ+ IC+ i9
is input, the output signal INT of the integrator 3 is inverted, increases at the maximum slope, and reaches the zero level at time t4. When the output signal INT of the integrator 3 becomes zero level, the output signal CMP of the comparator 4 is inverted again and the output signal PWM of the flip-flop 6 becomes L level. When the output signal PWM of the flip-flop 6 becomes L level, the movable contact of the change-over switch circuit 8 is switched and connected to the fixed contact on the reference voltage source +Vs side. In this state, the integrator 3 has currents 1χ+IC+I associated with the analog input signal to be converted Vχ, the square wave signal -Ec and the reference voltage source +Vs, respectively.
G is input, and the output signal INT of the integrator 3 increases with a slope that is gentler than the maximum slope. Further, when the output signal PWM of the flip-flop 6 becomes L level, the AND gate 9 is closed, and the counter 10 stops counting the clock pulse CLK output from the count clock generator 5 and holds the count value. The rectangular wave signal EC falls at a time t after a certain period of time T/2 has elapsed from the falling time t3.
Get up at 5. Thereafter, similar operations are repeated until the control signal CTL falls at time t6. In Figure 7,
The control signal CTL is maintained at the H level for three cycles of the rectangular wave signal Ec.

これにより、カウンタ１０は、矩形波信号Ｅｃの３周期
間の積分によるパルス幅信号ＰＷＭの時間に関連したク
ロックパルスＣＬＫをカウントする。従って、被変換ア
ナログ入力信号■χが零の時とフルスケールの時におけ
るカウンタ／ｎのカウント値を予め校正しておくことに
より、カウンタ１００カウント値から未知の被変換アナ
ログ入力信号■χの値を求めることができる。Thereby, the counter 10 counts clock pulses CLK related to the time of the pulse width signal PWM, which is obtained by integrating over three periods of the rectangular wave signal Ec. Therefore, by calibrating the count value of the counter/n in advance when the converted analog input signal ■χ is zero and at full scale, the value of the unknown converted analog input signal ■χ can be calculated from the counter 100 count value. can be found.

また、制御信号ＣＴＬを矩形波信号ＥＣのＮ周期分に設
定してパルス幅信号ＰＷＭをカウントするのにあたって
、スイッチ回路８はカウントクロックＣＬＫに同期した
信号ＦＢで駆動されることからＭ−１周期までの誤差は
Ｍ周期目のパルス幅信号ＰＷＭで補正されることになり
、全カウントの誤差はＮ周期口のパルス幅信号ＰＷＭに
依存して±１パルスになる。In addition, when counting the pulse width signal PWM by setting the control signal CTL to N periods of the rectangular wave signal EC, the switch circuit 8 is driven by the signal FB synchronized with the count clock CLK, so that it has an M-1 period. The error up to this point will be corrected by the pulse width signal PWM of the Mth cycle, and the total count error will be ±1 pulse depending on the pulse width signal PWM of the Nth cycle.

〈発明か解決しようとする課題〉 ところで、このように構成されるＡ／Ｄ変換器の分解能
はカウンタ１０に加えられるクロックパルスＣＬＫの周
波数と制御信号ＣＴＬにより制御されるカウンタ／ｎの
カウント時間によって決定される。すなわち、従来の構
成では、カウンタ１０に加えられるクロックパルスＣＬ
Ｋの周波数を高くし、カウンタ／ｎのカウント時間を長
くすることにより測定分解能を高めることができる。<Problem to be solved by the invention> By the way, the resolution of the A/D converter configured as described above is determined by the frequency of the clock pulse CLK applied to the counter 10 and the count time of the counter/n controlled by the control signal CTL. It is determined. That is, in the conventional configuration, the clock pulse CL applied to the counter 10
The measurement resolution can be increased by increasing the frequency of K and lengthening the counting time of counter/n.

しかし、クロックパルスＣＩ、Ｋの周波数を高くした場
合には回路素子としてクロックパルスの周波数に応じて
高速素子を用いなければならず、コストが高くなってし
まう。However, when the frequencies of the clock pulses CI and K are increased, high-speed elements must be used as circuit elements in accordance with the frequency of the clock pulses, resulting in an increase in cost.

また、カウント時間を長くすると測定時間が長くなり、
高速測定が行えなくなる。Also, increasing the count time will increase the measurement time.
High-speed measurement will no longer be possible.

本発明は、このような点に着目したものであり、その目
的は、比較的低速の回路素子を用いながら比較的短時間
で高分解能の測定が行える帰還形パルス幅変調方式Ａ／
Ｄ変換器を提供することにある。The present invention has focused on these points, and its purpose is to provide a feedback pulse width modulation method A/A that can perform high-resolution measurements in a relatively short time while using relatively low-speed circuit elements.
The purpose of the present invention is to provide a D converter.

〈課題を解決するための手段〉 本発明の帰還形パルス幅変調方式Ａ／Ｄ変換器は、 基準クロック発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイッチ回路
と、 前記基準クロック、前記スイッチ回路を介して送出され
る基準電圧源の出力信号および被変換アナログ入力信号
を加算して積分する積分器と、この積分器の出力信号と
接地電位を比較するコンパレータと、 前記基準クロックの周期よりも短い周期を有し基準クロ
ックに同期したｎ相（ｎは２以上）のカウントクロック
パルスを出力するカウントクロックパルス発生手段と、 前記基準クロックのＮ倍（Ｎは２以上）の周期を有し基
準クロックに同期した第１の制御信号と、この第１の制
御信号の周期内における基準クロックのＮ番目の周期間
のみ立ち上がる第２の制御信号と、第１の制御信号に先
行してクリア信号を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウントクロック
パルスを入力として前記コンパレータの出力信号の立ち
上かりおよび立ち下がりの端数時間をカウントクロック
パルスの周期の１　／　ｎの分解能で検出する端数時間
検出手段と、 前記コンパレータの出力信号、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第２の制御信号を入力として前記積分器に入力される電
流の平均値が零になるように前記スイッチ回路をカウン
トクロックパルスの周期の１　／　ｎの分解能で駆動す
るスイッチ駆動手段と、 基本カウントクロックパルス、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第１の制御信号が入力されるゲートと、 このゲートから出力されるカウントクロックパルスをカ
ウントするカウンタ、 とで構成されたことを特徴とする。<Means for Solving the Problems> The feedback pulse width modulation type A/D converter of the present invention includes: a reference clock generating means; a pair of positive and negative reference voltage sources; and selectively sending out the output of the reference voltage sources. an integrator that adds and integrates the reference clock, an output signal of a reference voltage source sent through the switch circuit, and an analog input signal to be converted; a comparator for comparison; a count clock pulse generating means for outputting n-phase (n is 2 or more) count clock pulses having a cycle shorter than the cycle of the reference clock and synchronized with the reference clock; (N is 2 or more) a first control signal synchronized with the reference clock and a second control signal that rises only during the Nth cycle of the reference clock within the cycle of the first control signal; control signal generating means for outputting a clear signal in advance of a first control signal; and fractional times of the rising and falling edges of the output signal of the comparator by inputting the output signal of the comparator and the count clock pulse of each phase. fractional time detection means for detecting with a resolution of 1/n of the period of the count clock pulse; switch driving means for driving the switch circuit with a resolution of 1/n of the period of the count clock pulse so that the average value of the current input to the integrator becomes zero; The device is characterized by comprising: a gate into which the synchronized output signal of the comparator and the first control signal are input; and a counter that counts count clock pulses output from the gate.

（実施例） 以下、図面を用いて本発明の実施例を詳細に説明する。(Example) Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は本発明の一実施例を示す構成説明図であり、第
５図と同一部分には同一符号を付けている。FIG. 1 is a configuration explanatory diagram showing an embodiment of the present invention, and the same parts as in FIG. 5 are given the same reference numerals.

第１図において、１１はカウントクロック発生器であり
、このカウントクロック発生器１１からは位相が１８０
°すれた基本カウントクロックパルスＣＬＫと反転カウ
ントクロックパルスＣＬＫ−が出力されている。In FIG. 1, 11 is a count clock generator, and the phase from this count clock generator 11 is 180.
A delayed basic count clock pulse CLK and an inverted count clock pulse CLK- are output.

１２は制御信号発生器であり、この制御信号発生器１２
からは、基準クロックとして用いる矩形波信号ＥＣのＮ
倍（Ｎは２以上）の周期を有し基準クロックＥＣに同期
した第１の制御信号ＣＴ　Ｌと、この第１の制御信号Ｃ
Ｔ　Ｌの周期内における基準クロックＥｃのＮ番目の周
期間のみ立ち上がる第２の制御信号ＥＯＣと、第１の制
御信号ＣＴ１−に先行したクリア信号ＣＬＲが出力され
る。12 is a control signal generator, and this control signal generator 12
From, N of the rectangular wave signal EC used as the reference clock
A first control signal CT L having a period twice (N is 2 or more) and synchronized with the reference clock EC, and this first control signal C
A second control signal EOC that rises only during the Nth cycle of the reference clock Ec within the cycle of T L and a clear signal CLR that precedes the first control signal CT1- are output.

１３は端数時間検出回路であり、コンパレータ４の出力
信号ＣＭＰと各相のカウントクロックパルスＣＬＫ、Ｃ
ＬＫ−を入力としてコンパレータ４の出力信号ＣＭＰの
立ち上がりおよび立ち下がりの端数時間をカウントクロ
ックパルスＣＬＫの周期の１／２の分解能で検出する。Reference numeral 13 denotes a fractional time detection circuit, which detects the output signal CMP of the comparator 4 and the count clock pulses CLK and C of each phase.
With LK- as an input, the fractional times of rise and fall of the output signal CMP of the comparator 4 are detected with a resolution of 1/2 of the period of the count clock pulse CLK.

端数時間検出回路１３において、１４〜１７はＤ形フリ
ップフロップ、１８〜２３はアンドゲート、２４．２６
はＪＫフリップフロップである。Ｄ形フリップフロップ
１４．１６のデータ端子りにはコンパレタ４の出力信号
ＣＭＰが入力され、Ｄ形フリップフロップ１４．１５の
クロック端子にはクロックＣＬＫが入力され、Ｄ形フリ
ップフロップ１６゜１７のクロック端子にはクロックＣ
ＬＫ−が入力されている。Ｄ形フリップフロップ１４の
出力端子ＱはＤ形フリヅプフロップ１５のデータ端子り
に接続されるとともにアンドゲート１８の一方の入力端
子に接続され、出力端子Ｑ゛はアンドゲート１９の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
５の出力端子Ｑはアンドゲート１９の他方の入力端子に
接続され、出力端子Ｑ゛はアンドゲート１８の他方の入
力端子に接続されている。Ｄ形フリップフロップ１６の
出力端子ＱはＤ形フリップフロップ１７のデータ端子り
に接続されるとともにアンドゲート２０の一方の入力端
子に接続され、出力端子Ｑ−はアンドゲート２１の一方
の入力端子に接続されている。Ｄ形フリップフロップ１
７の出力端子Ｑはアンドゲート２１の他方の入力端子に
接続され、出力端子Ｑ−はアンドゲート２０の他方の入
力端子に接続されている。アンドゲート２２にはアンド
ゲート１８゜２０の出力信号■、■および第２の制御信
号ＥＯＣが加えられ、その出力信号■はＪＫフリップフ
ロップ２４のＪ端子に加えられている。アンドゲート２
３にはアンドゲート１９，２１の出力信号■、■および
第２の制御信号ＢＯＣが加えられ、その出力信号■はＪ
Ｋフリップフロップ２６のＪ端子に加えられている。Ｊ
Ｋフリップフロップ２４の出力端子Ｑ−からはフラグＵ
Ｐが出力端子２５に出力され、ＪＫフリップフロップ２
６の出力端子Ｑ−からはフラグＤＮか出力端子２７に出
力されている。なお、ＪＫフリップフロップ２４゜２６
のに端子にはクリア信号ＣＬＲ，が加えられ、クロック
端子には基本カウントクロックＣＬＫが加えられている
。In the fraction time detection circuit 13, 14 to 17 are D-type flip-flops, 18 to 23 are AND gates, and 24.26
is a JK flip-flop. The output signal CMP of the comparator 4 is input to the data terminal of the D-type flip-flop 14.16, and the clock CLK is input to the clock terminal of the D-type flip-flop 14.15. Clock C on the terminal
LK- is input. The output terminal Q of the D-type flip-flop 14 is connected to the data terminal of the D-type flip-flop 15 and also to one input terminal of an AND gate 18, and the output terminal Q' is connected to one input terminal of an AND gate 19. has been done. D type flip-flop 1
The output terminal Q of 5 is connected to the other input terminal of the AND gate 19, and the output terminal Q' is connected to the other input terminal of the AND gate 18. The output terminal Q of the D-type flip-flop 16 is connected to the data terminal of the D-type flip-flop 17 and to one input terminal of an AND gate 20, and the output terminal Q- is connected to one input terminal of an AND gate 21. It is connected. D type flip-flop 1
The output terminal Q of 7 is connected to the other input terminal of the AND gate 21, and the output terminal Q- is connected to the other input terminal of the AND gate 20. The AND gate 22 is applied with the output signals ■, ■ of the AND gate 18.degree. 20 and the second control signal EOC, and the output signal ■ is applied to the J terminal of the JK flip-flop 24. and gate 2
3 are applied with the output signals ■, ■ of the AND gates 19 and 21, and the second control signal BOC, and the output signal ■ is applied to the J
It is added to the J terminal of the K flip-flop 26. J
A flag U is output from the output terminal Q- of the K flip-flop 24.
P is output to the output terminal 25, and the JK flip-flop 2
The flag DN is outputted from the output terminal Q- of 6 to the output terminal 27. In addition, JK flip-flop 24°26
A clear signal CLR, is applied to the terminal, and a basic count clock CLK is applied to the clock terminal.

アンドゲート９には基本カウントクロックＣＬＫ、第１
の制御信号ＣＴＬおよびＤ形フリッグフロップ１４の出
力端子Ｑの出力信号ＰＷＭが入力され、その出力信号Ｏ
ＵＴはカウンタ１０に加えられている。カウンタ１０に
はクリア信号ＣＬＲも加えられている。AND gate 9 has a basic count clock CLK, the first
The control signal CTL of the D-type flip-flop 14 and the output signal PWM of the output terminal Q of the D-type flip-flop 14 are input, and the output signal O
UT is added to counter 10. A clear signal CLR is also applied to the counter 10.

２８はセレクタであり、一方の入力端子Ａにはコンパレ
ータ４の出力信号ＣＭＰか入力され、他方の入力端子Ｂ
にはＤ形フリップフロップ１４の出力端子Ｑの出力信号
ＰＷＭが入力され、制御端子Ａ”／Ｂには第１の制御信
号ＣＴＬが入力され、出力端子Ｙから出力される信号Ｓ
Ｌはオアゲート３０の一方の入力端子に接続されている
。このセレクタ２８は、第１の制御信号ＣＴＬがＨレベ
ルの状態では端子Ｂに入力されるＤ形フリップフロップ
１７の出力信号ＰＷＭを信号ＳＬとしてオアゲート３０
に出力し、第１の制御信号ＣＴＬがＬレベルの状態では
端子Ａに入力されるコンパレタ４の出力信号ＣＭＰを信
号ＳＬとしてオアゲート３０に出力する。28 is a selector, one input terminal A receives the output signal CMP of the comparator 4, and the other input terminal B
The output signal PWM of the output terminal Q of the D-type flip-flop 14 is input to the input terminal 14, the first control signal CTL is input to the control terminal A''/B, and the signal S output from the output terminal Y
L is connected to one input terminal of the OR gate 30. When the first control signal CTL is at H level, the selector 28 uses the output signal PWM of the D-type flip-flop 17, which is input to the terminal B, as the signal SL to send to the OR gate 30.
When the first control signal CTL is at L level, the output signal CMP of the comparator 4 inputted to the terminal A is outputted to the OR gate 30 as the signal SL.

２９はアンドゲートあり、一方の入力端子にはアンドゲ
ート２０の出力信号■（ＳＢ）が入力され、他方の入力
端子には第２の制御信号ＥＯＣが入力され、出力信号Ｓ
Ｐはオアゲート３０の他方の入力端子に加えられている
。オアゲート３０の出力信号ＦＢはスイッチ回路８に切
換駆動信号として加えられている。29 has an AND gate, one input terminal receives the output signal (SB) of the AND gate 20, the other input terminal receives the second control signal EOC, and the output signal S
P is applied to the other input terminal of OR gate 30. The output signal FB of the OR gate 30 is applied to the switch circuit 8 as a switching drive signal.

第２図は第１図の要部における各信号のタイミングを示
したものであり、（ア）は矩形波信号発生器２の出力信
号ＥＣを示し、（イ）は制御信号発生器１２から出力さ
れる第１の制御信号ＣＴＬを示し、（つ）は制御信号発
生器１２から出力される第２の制御信号ＥＯＣを示し、
（１）は制御信号発生器１２から出力されるクリア信号
ＣＬＲを示し、（オ）はカウントクロックＪ１％ｚ１１
から出力される基本カウントクロックＣＬＫを示し、（
力）はＤ形フリップフロップ１４から出力されるＰＷＭ
信号を示し、（キ）はアンドゲート９の出力信号ＯＵＴ
を示している。FIG. 2 shows the timing of each signal in the main part of FIG. (1) indicates a second control signal EOC output from the control signal generator 12,
(1) shows the clear signal CLR output from the control signal generator 12, and (o) shows the count clock J1%z11.
Indicates the basic count clock CLK output from (
power) is the PWM output from the D-type flip-flop 14.
(g) is the output signal OUT of AND gate 9
It shows.

第１の制御信号ＣＴＬは矩形波信号ＥＣの立ち上かりに
同期して時刻ｔ３で立ち上がり、矩形波信号ＥＣの４周
期間Ｈレベルになっている。第２の制御信号ＥＯＣは矩
形波信号ＥＣの４周期目の立ち上がりに同期して時刻ｔ
４で立ち上がって５周期目の立ち上がりに同期して時刻
ｔ５で立ち下がり、４周期目の間だけ■］レベルになっ
ている。The first control signal CTL rises at time t3 in synchronization with the rise of the rectangular wave signal EC, and remains at the H level for four cycles of the rectangular wave signal EC. The second control signal EOC is generated at time t in synchronization with the rising edge of the fourth period of the rectangular wave signal EC.
It rises at time t5 and falls at time t5 in synchronization with the rise of the fifth cycle, and remains at the [■] level only during the fourth cycle.

クリア信号ＣＬＲは第１の制御信号ＣＴＬの立ち上がり
に先行する時刻ｔ、で立ち上がって時刻ｔ３に達する前
の時刻ｔ２で立ち下がり、カウンタ１０をクリアする。The clear signal CLR rises at time t preceding the rise of the first control signal CTL, falls at time t2 before reaching time t3, and clears the counter 10.

なお、この間における積分器３の動作は従来と同じであ
る。Note that the operation of the integrator 3 during this period is the same as the conventional one.

第３図および第４図は第２図の時刻ｔ４からｔ５の間に
おける端数時間検出回路１３の動作に着目したタイミン
グチャートであり、第３図はＣＭＰ信号とＰＷＭ信号の
ずれが立ち上かり、立ち下がりともカウントクロックの
周期の１／２よりも大きい状態を示し、第４図はＣＭＰ
信号とＰＷＭ信号のずれが立ち上がり、立ち下がりとも
カウントクロックの周期の１／２よりも小さい状態を示
している。これら図において、（ア）はカウントクロッ
ク発生器１１から出力される基本カラン１へクロックＣ
ＬＫを示し、（イ）はカウントクロック発生器１１から
出力される反転カウントクロックＣＬＫ−を示し、（つ
）は制御信号発生器１２から出力される第２の制御信号
ＥＯＣを示し、（１）はコンパレータ４の出力信号ＣＭ
Ｐを示している。（オ）はアンドゲート１８の出力信号
■であってＣＭＰ信号の立ち上がりを基本カウントクロ
ックＣＬＫで同期微分したものであり、（力）はアンド
ゲート２０の出力信号■であってＣＭＰ信号の立ち上が
りを反転カウントクロックＣＬＫ−で同期微分したもの
である。（キ）はアンドゲート２２の出力信号■を示し
、（り）はＪＫフリップフロップ２４の出力信号ＵＰを
示している。3 and 4 are timing charts focusing on the operation of the fractional time detection circuit 13 between time t4 and t5 in FIG. The falling edge also indicates a state that is larger than 1/2 of the period of the count clock, and Figure 4 shows the CMP
The difference between the signal and the PWM signal is smaller than 1/2 of the period of the count clock both at the rising edge and the falling edge. In these figures, (a) shows the clock C to the basic count clock 1 output from the count clock generator 11.
LK, (a) shows the inverted count clock CLK- outputted from the count clock generator 11, (t) shows the second control signal EOC outputted from the control signal generator 12, (1) is the output signal CM of comparator 4
It shows P. (E) is the output signal ■ of the AND gate 18, which is obtained by synchronously differentiating the rising edge of the CMP signal with the basic count clock CLK, and (power) is the output signal ■ of the AND gate 20, which is the rising edge of the CMP signal. It is synchronously differentiated using the inverted count clock CLK-. (K) shows the output signal (2) of the AND gate 22, and (R) shows the output signal UP of the JK flip-flop 24.

（ゲ）はアンドゲート１９の出力信号■であってＣＭＰ
信号の立ち下がりを基本カウントクロックＣＬＫで同期
微分したものであり、（コ）はアンドゲート２１の出力
信号■であってＣＭＰ信号の立ち下がりを反転カウント
クロックＣＬＫ−で同期微分したものである。（す）は
アンドゲート２３の出力信号■を示し、（シ）はＪＫフ
リップフロップ２６の出力信号ＤＮを示し、（ス）はＤ
形フリップフロップ１４の出力信号ＰＷＭを示し、（セ
）はオアゲート３０の出力信号ＦＢを示している。(ge) is the output signal ■ of the AND gate 19 and is the CMP
The falling edge of the signal is synchronously differentiated with the basic count clock CLK, and (C) is the output signal 2 of the AND gate 21, which is the synchronously differentiating the falling edge of the CMP signal with the inverted count clock CLK-. (S) indicates the output signal ■ of the AND gate 23, (C) indicates the output signal DN of the JK flip-flop 26, and (S) indicates the D
The output signal PWM of the flip-flop 14 is shown, and (C) is the output signal FB of the OR gate 30.

第３図では、信号■は反転カウントクロックＣＬＫ−の
立ち上かりに同期して時刻ｔ１で立ち上がって反転カウ
ントクロックＣＬＫ−の次の立ち上がりに同期して時刻
ｔ３で立ち下がり、信号■は基本カウントクロックＣＬ
Ｋの立ち上がりに同期して時刻ｔ２で立ち上がって基本
カウントクロックＣＬＫの次の立ち上かりに同期して時
刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の間
のカウントクロックの周期の１／２の間だけＨレベルに
なる。これらの間では基本カウントクロックＣＬＫは立
ち上がっていないのでフラグＵＰはＨレベルのままであ
る。同様に、信号■は反転カウントクロックＣＬＫ−の
立ち上がりに同期して時刻ｔ５で立ち上かって反転カウ
ントクロックＣＬ　Ｋ−の次の立ち上かりに同期して時
刻ｔ７で立ち下かり、信号■は基本カウントクロックＣ
ＬＫの立ち上がりに同期して時刻ｔ６で立ち上がって基
本カウントクロックＣＬＫの次の立ち上がりに同期して
時刻を日で立ち下がるので、信号■は時刻ｔ６とｔ７の
間のカウントクロックの周期の１／２の間たけＨレベル
になる。これらの間では基本カウントクロックＣＬＫは
立ち上かっていないのでフラグＤＮもＨレベルのままで
ある。信号ＦＢは信号ＣＭＰが立ち上がった後の最初の
反転カウントクロックＣＬＫ−の立ち上がりに同期して
時刻ｔ１で立ち上かり、信号ＣＭＰが立ち下がった後の
最初の基本カウントクロックＣＬＫの立ち上がりに同期
して時刻ｔ６で立ち下がるので、信号ＦＢのパルス幅は
信号ＰＷＭのパルス幅に対してカウントクロックの周期
の１／２が加算されることになる。In Figure 3, the signal ■ rises at time t1 in synchronization with the rising edge of the inverted count clock CLK-, falls at time t3 in synchronization with the next rising edge of the inverted count clock CLK-, and the signal ■ is the basic count clock. C.L.
Since it rises at time t2 in synchronization with the rise of K and falls at time t4 in synchronization with the next rise of basic count clock CLK, signal ■ is 1/2 of the period of the count clock between times t2 and t3. It becomes H level only during this period. During these periods, the basic count clock CLK does not rise, so the flag UP remains at the H level. Similarly, the signal ■ rises at time t5 in synchronization with the rising edge of the inverted count clock CLK-, and falls at time t7 in synchronization with the next rising edge of the inverted count clock CLK-. clock C
Since it rises at time t6 in synchronization with the rise of LK and falls in synchronization with the next rise of basic count clock CLK, the signal ■ is 1/2 of the period of the count clock between times t6 and t7. It becomes H level for a while. During these periods, the basic count clock CLK does not rise, so the flag DN also remains at H level. The signal FB rises at time t1 in synchronization with the first rise of the inverted count clock CLK- after the rise of the signal CMP, and in synchronization with the first rise of the basic count clock CLK after the fall of the signal CMP. Since the pulse width of the signal FB falls at time t6, 1/2 of the period of the count clock is added to the pulse width of the signal PWM.

これにより、矩形波信号ＥＣの（Ｎ−１）周期までの誤
差はカウントクロックの周期の１／２の分解能で補正さ
れることになる。As a result, errors up to (N-1) cycles of the rectangular wave signal EC are corrected with a resolution of 1/2 of the cycle of the count clock.

第４図では、信号■は基本カウントクロックＣＬ　Ｋの
立ち上かりに同期して時刻ｔ１で立ち上がって基本カウ
ントクロックＣＬＫの次の立ち上がりに同期して時刻ｔ
３で立ち下かり、信号■は反転カウントクロックＣＬＫ
”の立ち上かりに同期して時刻ｔ２で立ち上がって反転
カウントクロックＣＬＫ−の次の立ち上がりに同期して
時刻ｔ４で立ち下がるので、信号■は時刻ｔ２とｔ３の
間のカウントクロックの周期の１／２の間だけト■レベ
ルになる。これらの間の時刻ｔ３における基本カウント
クロックＣＬＫの立ち上がりに同期してフラグＵＰはＬ
レベルに変化する。同様に、信号■は基本カウントクロ
ックＣＬＫの立ち上がりに同期して時刻ｔ５で立ち上が
って基本カウントクロックＣＬＫの次の立ち上がりに同
期して時刻ｔ７で立ち下がり、信号■は反転カウントク
ロックＣＬＫ−の立ち上がりに同期して時刻ｔ６で立ち
上がって反転カウントクロックＣＬ　Ｋ−の次の立ち上
かりに同期して時刻ｔＢで立ち下がるので、信号■は時
刻ｔ６とｔ７の間のカウントクロックの周期の１／２の
間たけＨレベルになる。これらの間の時刻ｔ７における
基本カウントクロックＣＬＫの立ち上かりに同期してフ
ラグＤＮもＩ−レベルに変化する。信号ＦＢは信号ＣＭ
Ｐが立ち上がった後の最初の基本カウントクロックＣＬ
Ｋの立ち上かりに同期して時刻ｔ１で立ち上がり、信号
ＣＭＰが立ち下がった後の最初の基本カウントクロック
ＣＬＫの立ち上かりに同期して時刻ｔ５で立ち下がるの
で、信号ＦＢのパルス幅は信号ＰＷＭのパルス幅と等し
くなり、カウンタクロックの周期の１／２か加算される
ことはない。In FIG. 4, the signal ■ rises at time t1 in synchronization with the rising edge of the basic count clock CLK, and rises at time t1 in synchronization with the next rising edge of the basic count clock CLK.
Falling at 3, signal ■ is inverted count clock CLK
” rises at time t2 and falls at time t4 in synchronization with the next rise of the inverted count clock CLK-, so the signal ■ is 1/1 of the period of the count clock between times t2 and t3. The flag UP goes to low level only during 2. In synchronization with the rise of the basic count clock CLK at time t3 during these periods, the flag UP goes low.
Change in level. Similarly, the signal ■ rises at time t5 in synchronization with the rising edge of the basic count clock CLK, falls at time t7 in synchronization with the next rising edge of the basic count clock CLK, and the signal ■ rises in synchronization with the rising edge of the inverted count clock CLK-. Since it rises synchronously at time t6 and falls at time tB in synchronization with the next rising edge of the inverted count clock CLK-, the signal ■ lasts for 1/2 of the period of the count clock between times t6 and t7. Become H level. In synchronization with the rising edge of the basic count clock CLK at time t7 between these, the flag DN also changes to the I-level. Signal FB is signal CM
The first basic count clock CL after P rises
It rises at time t1 in synchronization with the rise of signal CMP, and falls at time t5 in synchronization with the rise of the first basic count clock CLK after the fall of signal CMP, so the pulse width of signal FB is equal to that of signal PWM. It is equal to the pulse width, and 1/2 of the period of the counter clock is not added.

ところで、第１の制御信号ＣＴＬかＨレベルでカウンタ
１０が信号ＰＷＭのパルス幅をカウントしている状態で
は信号ＰＷＭが信号ＦＢとしてスイッチ回路８に帰還さ
れるが、第１の制御信号ＣＴＬがＬレベルでカウンタ１
０が信号ＰＷＭのパルス幅をカウントしていない状態で
は信号ＣＭＰが信号ＦＢとしてスイッチ回路８に帰還さ
れる。By the way, when the first control signal CTL is at the H level and the counter 10 is counting the pulse width of the signal PWM, the signal PWM is fed back to the switch circuit 8 as the signal FB, but when the first control signal CTL is at the L level. Counter 1 at level
0 is not counting the pulse width of the signal PWM, the signal CMP is fed back to the switch circuit 8 as the signal FB.

これにより、カウンタ１０が信号ＰＷＭのパルス幅をカ
ウントしていない状態での積分器３のコンデンサのチャ
ージは零になる。As a result, the charge in the capacitor of the integrator 3 becomes zero while the counter 10 is not counting the pulse width of the signal PWM.

カウンタ／ｎのカウント結果ＣＮＴに対する補正は、こ
のようにして端数時間検出回路１３から出力されるフラ
グＵＰ、ＤＮのレベルを例えばソフトウェアで検出し、
次表に示すそれらのレベルの組合せに応じて選択的に（
ＣＮＴ±０．５力ウントクロヅク周期）の演算を行うこ
とにより実行される。The count result CNT of the counter/n is corrected by detecting the levels of the flags UP and DN outputted from the fractional time detection circuit 13 using software, for example.
Selectively (
This is executed by calculating CNT±0.5 force and clock period).

（表） このような補正演算を行うことにより、測定分解能を従
来の２倍にすることができる。(Table) By performing such a correction calculation, the measurement resolution can be doubled compared to the conventional one.

このような構成によれば、従来と同じカウントクロック
周波数および測定時間で測定分解能を２倍にすることが
できる。According to such a configuration, the measurement resolution can be doubled with the same count clock frequency and measurement time as the conventional one.

なお、上記実施例では、カウントクロックを２相化する
例を示したが、必要に応じて３相以上に多相化してもよ
い。In the above embodiment, an example is shown in which the count clock is made into two phases, but it may be multiphased into three or more phases if necessary.

このように多相化することにより、得ようとする測定分
解能に従来必要とされた回路素子の動作速度条件を相対
的に緩和できて低コスト化を図ることかできる。By using multiple phases in this manner, it is possible to relatively ease the operating speed conditions of circuit elements conventionally required for the desired measurement resolution, and it is possible to reduce costs.

また、上記実施例では、基準クロックとして矩形波信号
を用いる例を示したが、例えば三角波信号であってもよ
い。Further, in the above embodiment, an example is shown in which a rectangular wave signal is used as the reference clock, but a triangular wave signal may also be used, for example.

〈発明の効果〉 以上説明したように、本発明によれば、比較的低速の回
路素子を用いながら比較的短時間で高分解能の測定が行
える帰還形パルス幅変調方式Ａ／Ｄ変換器か実現でき、
実用上の効果は大きい。<Effects of the Invention> As explained above, according to the present invention, it is possible to realize a feedback pulse width modulation type A/D converter that can perform high-resolution measurements in a relatively short time while using relatively low-speed circuit elements. I can,
The practical effects are significant.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本発明の一実施例を示すブロック図、第２図〜
第４図は第１図の動作を説明するためのタイミングチャ
ート、第５図は従来の回路の一例を示す構成説明図、第
６図は第５図の動作を説明するためのタイミングチャー
トである。FIG. 1 is a block diagram showing an embodiment of the present invention, and FIG.
4 is a timing chart for explaining the operation of FIG. 1, FIG. 5 is a configuration explanatory diagram showing an example of a conventional circuit, and FIG. 6 is a timing chart for explaining the operation of FIG. 5. .

Claims (1)

【特許請求の範囲】 基準クロック発生手段と、 正負一対の基準電圧源と、 この基準電圧源の出力を選択的に送出するスイッチ回路
と、 前記基準クロック、前記スイッチ回路を介して送出され
る基準電圧源の出力信号および被変換アナログ入力信号
を加算して積分する積分器と、この積分器の出力信号と
接地電位を比較するコンパレータと、 前記基準クロックの周期よりも短い周期を有し基準クロ
ックに同期したｎ相（ｎは２以上）のカウントクロック
パルスを出力するカウントクロックパルス発生手段と、 前記基準クロックのＮ倍（Ｎは２以上）の周期を有し基
準クロックに同期した第１の制御信号と、この第１の制
御信号の周期内における基準クロックのＮ番目の周期間
のみ立ち上がる第２の制御信号と、第１の制御信号に先
行してクリア信号を出力する制御信号発生手段と、 前記コンパレータの出力信号と各相のカウントクロック
パルスを入力として前記コンパレータの出力信号の立ち
上がりおよび立ち下がりの端数時間をカウントクロック
パルスの周期の１／ｎの分解能で検出する端数時間検出
手段と、 前記コンパレータの出力信号、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第２の制御信号を入力として前記積分器に入力される電
流の平均値が零になるように前記スイッチ回路をカウン
トクロックパルスの周期の１／ｎの分解能で駆動するス
イッチ駆動手段と、 基本カウントクロックパルス、基本カウントクロックパ
ルスに同期化されたコンパレータの出力信号および前記
第１の制御信号が入力されるゲートと、 このゲートから出力されるカウントクロックパルスをカ
ウントするカウンタ、 とで構成されたことを特徴とする帰還形パルス幅変調方
式Ａ／Ｄ変換器。[Scope of Claims] Reference clock generation means; a pair of positive and negative reference voltage sources; a switch circuit that selectively sends out the output of the reference voltage source; the reference clock and a reference sent out via the switch circuit. an integrator that adds and integrates the output signal of the voltage source and the analog input signal to be converted; a comparator that compares the output signal of the integrator with a ground potential; and a reference clock having a cycle shorter than the cycle of the reference clock. a count clock pulse generating means for outputting n-phase (n is 2 or more) count clock pulses synchronized with the reference clock; and a first count clock pulse generation means that is synchronized with the reference clock and has a cycle that is N times (N is 2 or more) the reference clock. a control signal, a second control signal that rises only during the Nth cycle of the reference clock within the cycle of the first control signal, and a control signal generating means that outputs a clear signal in advance of the first control signal. , Fractional time detection means that receives the output signal of the comparator and the count clock pulse of each phase as input and detects the fractional time of rising and falling edges of the output signal of the comparator with a resolution of 1/n of the period of the count clock pulse; The switch circuit is configured such that the average value of the current input to the integrator by using the output signal of the comparator, the output signal of the comparator synchronized with the basic count clock pulse, and the second control signal as input becomes zero. a switch driving means driven with a resolution of 1/n of the period of the count clock pulse; and a gate to which a basic count clock pulse, an output signal of a comparator synchronized with the basic count clock pulse, and the first control signal are input. A feedback pulse width modulation type A/D converter comprising: a counter for counting count clock pulses output from the gate;